JP2010050982A - 歪みを低減するためのバイアス方法と回路 - Google Patents
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Abstract
【課題】温度変動や製造プロセスドリフトに依存することなく、トランジスタの2次または3次の非線形性をキャンセルする。
【解決手段】数学的に、非線形性は、いくつかの成分が負符号を持つ複数成分の合計によって表現されうる。この成分は、僅かに異なるバイアス電圧においては、トランジスタの直流電流に比例する。各バイアストランジスタは、この成分の1つを表している直流電流を生成する。フィードバック回路は、この直流電流信号を感知し、この直流電流信号を零にするバイアストランジスタのバイアス電圧を生成する。このバイアス電圧のうちの1つは、メイントランジスタに印加され、その結果、選択された非線形性がキャンセルされる。
【選択図】図4
【解決手段】数学的に、非線形性は、いくつかの成分が負符号を持つ複数成分の合計によって表現されうる。この成分は、僅かに異なるバイアス電圧においては、トランジスタの直流電流に比例する。各バイアストランジスタは、この成分の1つを表している直流電流を生成する。フィードバック回路は、この直流電流信号を感知し、この直流電流信号を零にするバイアストランジスタのバイアス電圧を生成する。このバイアス電圧のうちの1つは、メイントランジスタに印加され、その結果、選択された非線形性がキャンセルされる。
【選択図】図4
Description
本出願は、2001年4月18日に出願された米国仮出願60/284,791の優先権を主張する。米国仮出願60/284,791の全体は、ここでは参照によって組み込まれている。
本発明は、一般に、トランジスタ回路に係り、更に詳しくは、歪みを低減するためのバイアス方法および回路に関する。
トランジスタ増幅器およびミキサは、オーディオから無線の周波数(RF)に至る範囲の周波数で動作するアナログ回路のブロックの生成に広く使用されている。一般に、これらの回路は、信号によって搬送される情報を維持するために、動作する信号の歪みを最小限にとどめることが要求されている。
動作中の回路における信号歪みは、トランジスタの非線形性によって生成される。単純な共通ソース型のNMOS増幅器と、図1(a)および図1(b)にそれぞれ示すようなその等価回路について考える。図1(a)において、M1はNMOSトランジスタ、Cは直流電流(DC)ブロックコンデンサ、RLはドレンバイアス抵抗である。図1(b)に示す等価回路は、図1(a)の回路の理想的モデルである。図1(b)において、VGSはゲートソース電圧であり、IDはM1のドレン電流である。ドレン電流IDは、VGSの関数である。適切な動作のため、零ではないDCドレン電流がトランジスタM1を介して流れるように、トランジスタM1のゲートは、閾電圧以上にバイアスされねばならない。このゲートバイアス電圧は、一般的に図1(a)および図1(b)においてバイアス回路として示される付加的な回路によって生成される。
広く使用されている従来技術であるバイアス回路を図2に示す。ここで、トランジスタM2は、ゲート長さは同一であるが、幅は狭いトランジスタM1の縮小版(複製品)である。また、図2には、リファレンス電流ソースIREFと、バイアス抵抗RBが示されている。バイアス抵抗は、増幅器の動作周波数において、増幅器入力からバイアス回路を隔離する。トランジスタM1のドレンは、高ゲインのために、飽和領域でバイアスされる。理想的には、トランジスタM1は、下記の式(1)に示すような特徴を有する線形電圧制御型電流ソースとして動作する。
ここで、VTHはトランジスタM1の閾電圧であり、gmはトランスコンダクタンスと呼ばれるバイアスに依存しない係数であり、その単位はボルトVに対するアンペアAである(A/V)。
ここで、ID0はDCドレン電流、VGS0はバイアス回路によって生成されたM1のDCゲートソース電圧である。式(2)において、VGSは、入力信号電圧(vIN)に等しいACゲートソース電圧であり、iDはACドレン電流である。式(1)は、導入されたAC値について、下記に示す式(3)の通り書き換えられる。
なお、全ての項は、既に定義した通りである。
AC入力信号vINがこの回路に印加された場合、トランジスタM1は、ドレンバイアス抵抗RLを通った電圧降下−gmvINRLをもたらす出力AC電流gmvINを生成する。ドレンバイアス抵抗RLにおける電圧は、増幅器の出力信号であり、−gmRLはそのゲインである。
図1(a)および図1(b)に示すような理想的な増幅器では、出力信号は、入力信号がスケールされたものである(すなわち、システムのみせかけの応答はない)。出力信号のスペクトルは、入力信号と同様に、同じ周波数成分を有する。
残念ながら、現実のトランジスタにおけるトランスコンダクタンスは一定ではなく、入力バイアス電圧の関数となっている。この関数は、しばしば、洗練された方程式、あるいは方程式のシステムによって記述される。回路の分析を簡単にするために、この関数は、式(4a)に示すように、VGS0近傍におけるテイラー展開によって置き換えられる。ここで、g1、g2およびg3は、それぞれ式(4b)に示すような展開係数である。
この展開は、ベキ級数と呼ばれる。この級数における第1項は、線形項であり、トランジスタ(例えばトランジスタM1)の望ましい関数を表している。第2項は2次非線形性、第3項は3次非線形性、というように呼ばれる。この非線形性は、望ましいものではない。というのも、望ましい信号と干渉し、誤った応答をもたらすからである。
望ましい基礎的な応答に関連して、回路誤応答を低減するための良く知られた技術はたくさんある。これら技術は、しばしば、線形化技術として参照される。最も簡単で、広く使われている技術は、FET出力電流の2次展開係数g2および3次展開係数g3は、閾電圧よりも十分高いゲート対ソース電圧における線形トランスコンダクタンスg1に対応して減少する事実に基づいている。従って、十分に大きなVGS0を選択すれば、回路の基礎的な応答に対応した十分小さな誤応答になる。残念ながら、この技術は、回路のDC電流の消費を増大させるために、ある応用(たとえばバッテリー動作するデバイス)には適用することができない。
別の技術は、多くの電界効果トランジスタにとって、2次展開係数または3次展開係数のうちの何れか一方が零になるような特定の入力バイアス電圧が存在するという事実に基づいている。これらのバイアス電圧は、一般に、閾電圧に近いので、大きなDCドレン電流にはならない。仮に、トランジスタがそのような電圧でバイアスされた場合には、理論的に、零の2次歪み、または3次歪みを生成する。シミュレーションあるいは測定されたトランジスタの伝達特性から、g2またはg3が零であるバイアス電圧を計算することは可能である。計算されたバイアス電圧は、モデルが抽出された典型的なトランジスタか、測定されたトランジスタサンプルかの何れか一方についてのみ最適である。これはまた、シミュレーションまたは測定された伝達特性における特定温度においてのみ最適である。例えば、抵抗デバイダを用いることによって、g2またはg3が零になるように計算されたゲート対ソース電圧を生成するようなバイアス回路を設計することは可能である。しかしながら、動作温度が変化すると、抵抗製造プロセスのパラメータがドリフトするので、これによる歪みを満足行くように除去することができない。
したがって、温度変動や製造プロセスドリフトに依存することなく、歪み成分を取り除くバイアス回路の必要性が大きいと認識されよう。本発明は、以下に示す詳細説明および補足図面から明らかなように、上記利点および他の利点を提供するものである。
本発明は、トランジスタをバイアスする方法と回路に具体的に示される。バイアスされるトランジスタは、線形すなわち、直線を描く1次項と、非線形すなわち、2次非線形および3次非線形のような、直線からの伝達特性の偏差を示す高次項とによって特徴付けられうる伝達特性を有している。この創造的な方法は、選択されたトランジスタの非線形性に比例した直流電流(以下、「DC」と称する。)信号を生成し、このDC信号を使って、選択された非線形性が零となるトランジスタのバイアス電圧を生成する。
ある実施例では、この選択された非線形性は2次非線形性であり、DC信号は、第1、第2、および第3の部分からなる。この第1、第2、および第3の部分が合成されることによってDC信号を形成する。別の実施例では、選択された非線形性は、3次非線形性であって、DC信号は、第1、第2、第3、および第4の部分からなる。第1、第2、第3、および第4の部分が合成されることによってDC信号を形成する。
この方法は、DC信号を生成するバイアス回路素子にミラーを備えることを含みうる。また、DC信号を感知し、DC信号および選択された非線形性が零であるバイアス電圧を生成するために、フィードバック回路が提供されることもありうる。このDC信号は、電流または電圧であって、単一端値または差分値でありうる。
このトランジスタの応答は、線形項と、非線形項すなわち非線形性とを持つベキ級数によって特徴付けられる。この非線形性は、それぞれ複数の成分から成っている。このバイアス回路は、選択された非線形性の各々の成分に対応したDC信号部分を生成するために設計された各バイアストランジスタを備えている。各DC信号部分は合成され、選択された非線形性に比例したDC信号を形成する。DC信号を感知し、DC信号と、選択された非線形性とが零であるバイアストランジスタのバイアス電圧を生成するために、フィードバック回路が提供されうる。例えば、2次非線形性は、第1、第2、および第3の成分によって特徴付けられうる。このバイアス回路は、第1、第2、および第3の成分に対応するDC信号部分を生成する第1、第2、および第3のバイアストランジスタを備えうる。各DC信号部分は合成され、2次非線形性に比例したDC信号が生成される。フィードバック回路は、このDC信号を感知し、DC信号が零であるバイアストランジスタのバイアス電圧を生成する。これら電圧のうちの1つは、2次非線形性を効果的にキャンセルするメイントランジスタに印加される。
本発明は、トランジスタにおける2次または3次の非線形性、および対応する信号歪みを選択的に低減する方法およびバイアス回路を開示する。ここに記載された技術は、ある回路から別の回路へのプロセス変化や、温度変動に関わらず、満足行くように動作する。
本発明の原理は、多くの電界効果トランジスタにとって、出力電流の2次展開係数および3次展開係数(すなわちg2およびg3)が、入力バイアス電圧に依存するという事実に基づいている。すなわち、式(5)におけるAC出力電流iDは、2次展開係数g2および3次展開係数g3によって特徴付けられる2次非線形性および3次非線形性をもつベキ級数である。また、展開係数g2,g3の値は、入力バイアス電圧に依存する。この依存は、特定の入力バイアス電圧において、g2またはg3の何れかが零となるようにされる。仮に、増幅器入力が、この電圧でバイアスされる場合には、2次非線形性または3次非線形性はキャンセルされ、この信号は、2次または3次の歪みを表さない。
一例として、図1(a)におけるトランジスタと、図1(b)に記載された等価回路とについて検討してみる。既に述べたように、ドレン電流IDは、ゲート対ソース電圧VGSの関数である。ショートチャンネルNMOSトランジスタの伝達特性は、図3(a)に示す通りである。ここで、ドレン電流IDは、ゲート対ソース電圧VGSの関数としてプロットされている。図3(b)から図3(d)は、式(4a)から導出される展開係数g1〜g3のグラフである。図3(b)は、トランジスタM1の線形的なトランスコンダクタンスを示している。図3(c)は、2次非線形性の係数を示している。展開係数g2と、それに対応する2次歪みは、VGSが1.63Vの場合、零であることに留意されたい。図3(d)は、トランジスタM1の3次非線形性の係数を示している。展開係数g3と、それに対応する3次歪みは、VGSが0.74Vの場合、零であることに留意されたい。
従来技術で知られている技術を使うことによって、既存の抵抗デバイダを用い、固定されたDC電圧でトランジスタM1にバイアスをかけることが可能である。例えば、図3(d)は、約0.74Vのバイアス電圧は、展開係数g3の値が零になることを示している。しかしながら、図3(a)から図3(d)の特性曲線は、特定温度において単一のNMOSトランジスタを示すことに着目すべきである。トランジスタの製造プロセスにおける温度変動とドリフトは、これらの特性を、VGS軸に対してシフトさせる。図3(d)において、零を通る点近傍のg3の急な傾きは、仮にバイアス電圧が0.74Vに固定されているならば、この点における僅かなシフトであっても、3次歪みを大幅に増加させることを示している。従って、当該技術分野で知られている固定DCバイアス電圧回路は、2次または3次歪みを安定した低減または除去を達成するには不十分である。温度が変動し、プロセス条件がドリフトするような環境において、選択された非線形性をキャンセルするような最適なバイアス電圧を自動的に生成し、維持するようなバイアス回路を設計することは魅力的である。本発明は、これに対処する。
2次または3次の歪みが零になるような最適なバイアス電圧を生成し、自動的に維持するために、バイアス回路は、図2に示すバイアストランジスタM2のような増幅トランジスタの複製品と、この複製品のトランジスタのg2またはg3に比例したDC電圧や電流のような測定可能な電気量を生成する手段とを備えるべきである。このバイアス回路は更に、この電気量を感知し、増幅トランジスタとその複製品のg2=0またはg3=0の場合におけるバイアス電圧を自動的に調整するDCフィードバックを備えるべきである。
は、電圧(VGS+3ΔVGS/2)における電流IDを示している。ΔVGSは、VGSからの小さな変位である。式(6b)および式(6c)における中括弧内の項は、2次歪みおよび3次歪みをそれぞれキャンセルするために、g2=0またはg3=0の場合に零に設定される測定可能な量である。図4は、式(6b)の中括弧内の項を生成し、この項を零に設定するようにVGSを自動的に調整するバイアス回路の一例を示している。
トランジスタM2a,M2B,M2cは、図1に示すトランジスタM1の複製品であり、M1と同一のゲート長さを有しているが、その幅は縮小されている。これら3つの複製品のゲートは、抵抗チェーン2R,2Rを介し、電流シンクI0でバイアスされる。抵抗ユニット値Rと電流値I0は、電圧降下I0Rが、式(6a)から式(6c)におけるΔVGS/2に等しくなるように選択される。図4における各抵抗の値は、電圧降下がΔVGSにおいて容易に測定できるように2Rに選択される。
図4に示す回路は、ΔVGSの値が、VGSの値よりもはるかに小さく、(VGS+ΔVGS)と(VGS−ΔVGS)がVGSに近いことを確認した場合には、満足するように動作する。例えば、仮にI0が0.05mAの値を持つように選択され、2Rが400Ωに選択された場合には、ΔVGSは20mVとなる。ΔVGSの実際の値は、ここで記載された原理を使った回路設計者の知識の範囲内で選択される。従って、本発明は、特定の電流値I0、抵抗ユニット値R、あるいは選択されたΔVGS値に限定されない。
3つのバイアストランジスタM2a,M2b,M2cは全て同じW/L比を有している。トランジスタM2a,M2cは単一のトランジスタデバイスである。一方、トランジスタM2bは、2つのパラレルデバイスからなり、それら各々は、トランジスタM2aおよびトランジスタM2cと同一サイズである。これは、図4の回路において、トランジスタM2bに関連してm=2が指定されたことによって示される。なお、mは多重度ファクターである。
に等しい値を持つ電流を生成する。更に、トランジスタM2bは、式(6b)の中括弧に示されている第3のサマンドで示された電流を生成する。
トランジスタM2a,M2cの電流は、ドレンを一体的に接続することによって加えられる。トランジスタM2a,M2cの共通ドレンと、トランジスタM2bのドレンは、一対のトランジスタM3a,M3bを備えた電流ミラーを介してバイアスされる。ここでトランジスタM3a,M3bは同一サイズのPMOSトランジスタである。トランジスタM3aとトランジスタM3bの各ドレンの間の差分DC電圧は、式(6b)の中括弧内の数学項、すなわち、2次展開係数g2に比例したDC信号である。仮に差分電圧が零である場合には、トランジスタM2aとトランジスタM2cとの合成電流は、トランジスタM2bの電流に等しく、式(6b)の中括弧内の項は零である。ドレン電圧がトランジスタM3aのものと同一である場合、トランジスタM3bは、トランジスタM3aと同一の電流を生成する電流ミラーである。
この電流のバランスは、図4のオペレーショナル増幅器OA1によって保証される。オペレーショナル増幅器OA1は、トランジスタM3aとトランジスタM3bとの各ドレン間の差分DC電圧を感知し、抵抗チェーン2R,2R用の入力電圧を生成し、もって、フィードバックループを生成する。オペレーショナル増幅器OA1の機能は、図4に示すような回路の一例に基づいて、回路設計者によって容易に理解される。手短にいえば、オペレーショナル増幅器OA1は、この差分入力電圧を高いゲインで増幅し、ドレン電圧が等しくなるまで各トランジスタの動作ポイントが調整されるように、この増幅した電圧を、極性とともに、トランジスタM2a,M2b,M2cのゲートに供給する。
トランジスタM3aのゲートおよびドレンは、互いに結合されている。オペレーショナル増幅器OA1の正の入力は、トランジスタM3b,M2bの各ドレンの合流点に結合されている。仮に、一例として、トランジスタM3bのドレン電圧が増加した場合には、オペレーショナル増幅器OA1の出力は、増加した信号を直接的に、トランジスタM2aのゲートと、抵抗ネットワーク2R,2Rを経由してトランジスタM2b,M2cのゲートとに与える。トランジスタM2bにおけるこの増加したゲート電圧は、ドレン電圧を低下させ、もって、トランジスタM3bのドレン電圧を、そのゲート電圧と平衡にする。このゲート電圧はまた、トランジスタM3aのゲートおよびドレンの電圧である。従って、トランジスタM3a,M3bのドレン電流は、等しく維持される。
したがって、図4における電圧VGSは、2次非線形性の寄与を除去する(すなわちg2=0)望ましいバイアス電圧である。このバイアス電圧は、トランジスタRBを介してトランジスタM1(図1(a)参照)のゲートに与えられる。これによって、動作周波数において、トランジスタM1からのバイアス回路を孤立させる。典型的な実施例において、この孤立トランジスタRBは、約10kΩの値を持ちうる。図4におけるフィードバックループは、プロセス及び温度の変動があった場合であっても、2次非線形性を零にするようなレベルで図1(a)におけるゲートM1に供給されるVGSを自動的に維持する。
図4の回路は、選択的に、2次非線形性の成分に比例する電流を生成する。これは、2次非線形性を効果的にキャンセルするバイアス電圧の生成に使用される。同様なアプローチは、3次非線形性をキャンセルするためにも使用されうる。図5は、式(6c)の中括弧内の数学項を効果的にキャンセルし、もって、展開係数g3の値を零に設定する回路の典型的な実施例を示している。
図5の回路は、図4の回路と同様に動作するが、以下に補足する。式(6c)は、中括弧内に4つのサマンドがあることを示している。図5における各トランジスタM2a,M2b,M2c,M2dは、式(6c)の中括弧内の各サマンドによって示されているDC電流を生成する。トランジスタM2a,M2b,M2c,M2dは、図1におけるトランジスタM1の複製品であり、トランジスタM1と同一のゲート長さを有しているが、幅は縮小されている。これら4つの複製品のゲートは、抵抗チェーン2R,R,R,2Rを介して、電流シンクI0でバイアスされている。
抵抗Rを介して電流I0が通ることによって生成される電圧降下は、式(6a)から式(6c)におけるΔVGS/2に等しい。この電圧降下は、(VGS+3ΔVGS/2)と、(VGS−3ΔVGS/2)とがVGSに近くなるように、相対的に小さく選択される。既に述べたように、唯一の要求は、ΔVGSがVGSよりも十分小さいことである。同様に、抵抗R,2Rの値は、便利な抵抗値を持つようにエンジニアリング的に選択されうる。電流シンクI0の値もまた、ここで記載した内容に基づいて、設計事項として選択される。例えば、仮に、本発明の回路がバッテリーで動作する回路に使用されることを意図している場合には、選択されたΔVGSによって、電流シンクI0における電流ドローと、抵抗R,2R内の電力消費とを最小化することが望ましい。それに対し、外部電源を有する回路はそのような制約はない。従って、本発明は、抵抗R,2Rに対して選択された特別な値、または電流シンクI0を介した電流の値に限定されるものではない。4つのトランジスタは全て同一のW/L比を持っている。しかしながら、トランジスタM2aおよびトランジスタM2dは単一のトランジスタデバイスである。一方、トランジスタM2bおよびトランジスタM2cはそれぞれトランジスタM2aおよびトランジスタM2dと同一サイズの3つのパラレルデバイスで構成されている。これは、図5の回路において、トランジスタM2b,M2cについてm=3が指定されたことによって示される。
に等しい電流を生成する。
トランジスタM2a,M2cの電流は、各々のドレンを接続することによって印加される。トランジスタM2b,M2dの電流も、同様にして印加される。
トランジスタM2a,M2cとトランジスタM2b,M2dとの共通ドレンは、トランジスタM3a,M3bを備えた電流ミラーを介してバイアスされる。ここでトランジスタM3a,M3bは同一サイズのPMOSトランジスタである。トランジスタM3aとトランジスタM3bの各ドレンの間の差分DC電圧は、式(6c)の中括弧内の数学項、すなわち、3次展開係数g3に比例したDC信号である。仮に差分電圧が零である場合には、トランジスタM2a,M2cを介して印加された電流と、トランジスタM2b,M2dを介して印加された電流とは等しく、式(6c)の中括弧内の項は零である。
この電流のバランスは、図5のオペレーショナル増幅器OA1によって保証される。このオペレーショナル増幅器OA1は、図4のオペレーショナル増幅器OA1と類似した方法で動作する。特に、図5のオペレーショナル増幅器OA1は、トランジスタM3aとトランジスタM3bとの各ドレン間の差分DC電圧を感知し、フィードバックループを形成している抵抗チェーン2R,R,R,2R用の入力電圧を生成する。このフィードバックループは、プロセスおよび温度の変動があった場合であっても、3次非線形性を零にするようなレベルで、図1(a)におけるゲートM1に供給されるVGSを自動的に維持する。
従って、本発明は、2次非線形性あるいは3次非線形性のうちの何れかの実質的な減少を達成するとともに、トランジスタの製造に使用されるプロセスの変動や温度変化に対して低い感度を持つ簡単なアプローチを可能にする。図4および図5における典型的なバイアス回路は、付加的な回路素子を加えるにも関わらず、本発明のバイアス回路を動作するために必要なDC電流増加は、無視して良い。これは、バッテリーで動作するアプリケーションに特に有利である。更に、本発明のバイアス回路は、トランジスタM1(図1(a)参照)の雑音指数のような他の回路特性を低下させない。更に、本発明のDCバイアス回路は、現実的にいかなる周波数でも動作するトランジスタ(例えば、図1(a)におけるトランジスタM1)に使用されうる。
記載されたバイアス回路は、本発明において可能な実施例である。DC電圧を零にしたり、2次展開係数または3次展開係数に比例する電流に基づいて最適なバイアス電圧を生成することができる他のバイアス回路トポロジーもある。本発明は、あらゆる周波数で動作するMOSFET、MESFET、HEMT、BJT、およびHBTのゲインステージに使用することが可能である。たとえ、本発明の種々の実施例および利点が、前述の記載に規定され、上記開示が実例のみであり、その詳細において変更がなされようとも、本発明の一般的な原理の範囲内にあると理解されるべきである。すなわち、本発明は、請求項によってのみ限定されるものである。
Claims (30)
- バイアス回路が備えられたトランジスタにバイアスをかける方法であって、
選択された非線形性に比例した直流電流信号を生成し、
この直流電流信号を使って、前記選択された非線形性が零になるような前記トランジスタのバイアス電圧を生成する方法。 - 請求項1に記載の方法において、
前記選択された非線形性は2次非線形性であって、
前記直流電流信号は、第1、第2、および第3の部分からなる方法。 - 請求項2に記載の方法において、
前記第1、第2、および第3の部分が合成されると、前記直流電流信号となる方法。 - 請求項1に記載の方法において、
前記選択された非線形性は3次非線形性であって、
前記直流電流信号は、第1、第2、第3、および第4の部分からなる方法。 - 請求項4に記載の方法において、
前記第1、第2、第3、および第4の部分が合成されると、前記直流電流信号となる方法。 - 請求項1に記載の方法において、
前記直流電流信号を生成するバイアス回路素子に更に電流ミラーを備えるようにした方法。 - 請求項1に記載の方法において、
前記直流電流信号を感知し、前記直流電流信号と前記選択された非線形性が零になるような前記バイアス電圧を生成するフィードバック回路を更に備えるようにした方法。 - 請求項1に記載の方法において、
前記直流電流信号は、単一端電流または差分電流である方法。 - 請求項1に記載の方法において、
前記直流電流信号は、単一端電圧または差分電圧である方法。 - トランジスタバイアス回路であって、
選択された非線形性に比例した直流電流信号の一部分である直流電流をそれぞれ生成する複数のバイアストランジスタと、
前記各直流電流を合成して、前記直流電流信号を生成する合成回路と、
前記直流電流信号を感知し、前記選択された非線形性をキャンセルするバイアストランジスタの入力バイアス電圧を生成するフィードバック回路と
を備えたトランジスタバイアス回路。 - 請求項10に記載のトランジスタバイアス回路において、
前記選択された非線形性は、第1、第2、および第3の成分によって特徴付けられる2次非線形性であり、
前記複数のバイアストランジスタは、前記第1、第2、および第3の成分にそれぞれ比例した直流電流信号の各部分を生成する第1、第2、および第3のバイアストランジスタを備えたトランジスタバイアス回路。 - 請求項11に記載のトランジスタバイアス回路において、
前記合成回路は、前記第1、第2、および第3の直流電流信号の各部分を合成し、前記直流電流信号を生成するようにしたトランジスタバイアス回路。 - 請求項12に記載のトランジスタバイアス回路において、
前記フィードバック回路を、
前記直流電流信号を感知し、前記2次非線形性をキャンセルするバイアストランジスタの入力バイアス電圧を生成するように構成したトランジスタバイアス回路。 - 請求項10に記載のトランジスタバイアス回路において、
前記選択された非線形性は、第1、第2、第3、および第3の成分によって特徴付けられる3次非線形性であり、
前記複数のバイアストランジスタは、前記第1、第2、第3、および第4の成分にそれぞれ比例した直流電流信号の各部分を生成する第1、第2、第3、および第4のバイアストランジスタを備えたトランジスタバイアス回路。 - 請求項14に記載のトランジスタバイアス回路において、
前記合成回路は、前記第1、第2、第3、および第4の直流電流信号の各部分を合成し、前記直流電流信号を生成するようにしたトランジスタバイアス回路。 - 請求項15に記載のトランジスタバイアス回路において、
前記フィードバック回路を、
前記直流電流信号を感知し、前記3次非線形性をキャンセルするバイアストランジスタの入力バイアス電圧を生成するように構成したトランジスタバイアス回路。 - 請求項10に記載のトランジスタバイアス回路において、
前記合成回路は、前記複数のバイアストランジスタに結合され、前記複数のバイアストランジスタにバイアスをかける電流ミラーを含んでいるトランジスタバイアス回路。 - 請求項10に記載のトランジスタバイアス回路において、
前記フィードバック回路は、前記直流電流信号を感知し、増幅するオペレーショナル増幅器を含んでいるトランジスタバイアス回路。 - 請求項10に記載のトランジスタバイアス回路において、
前記フィードバック回路は、前記複数のバイアストランジスタの個々のバイアス電圧を生成し、前記直流電流信号の一部分の生成を確実にする抵抗チェーンを含んでいるトランジスタバイアス回路。 - 請求項10に記載のトランジスタバイアス回路において、
前記直流電流信号は、単一端電流または差分電流であるトランジスタバイアス回路。 - 請求項10に記載のトランジスタバイアス回路において、
前記直流電流信号は、単一端電圧または差分電圧であるトランジスタバイアス回路。 - トランジスタの信号歪みを最小化するトランジスタバイアス回路であって、
選択された非線形性に比例した直流電流信号を生成する手段と、
前記直流電流信号を用いて、前記選択された非線形性が零になるような前記トランジスタのバイアス電圧を生成する手段と
を備えたトランジスタバイアス回路。 - 請求項22に記載のトランジスタバイアス回路において、
前記選択された非線形性は、2次非線形性であり、
前記直流電流信号を生成する手段は、第1、第2、および第3の部分を生成するようにしたトランジスタバイアス回路。 - 請求項23に記載のトランジスタバイアス回路において、
前記第1、第2、および第3の部分が合成されると前記直流電流信号になるトランジスタバイアス回路。 - 請求項22に記載のトランジスタバイアス回路において、
前記選択された非線形性は、3次非線形性であり、
前記直流電流信号を生成する手段は、第1、第2、第3、および第4の部分を生成するようにしたトランジスタバイアス回路。 - 請求項25に記載のトランジスタバイアス回路において、
前記第1、第2、第3、および第4の部分が合成されると前記直流電流信号になるトランジスタバイアス回路。 - 請求項22に記載のトランジスタバイアス回路において、
前記直流電流信号を生成する手段にバイアスをかける電流ミラーを備えた手段を更に備えたトランジスタバイアス回路。 - 請求項22に記載のトランジスタバイアス回路において、
前記直流電流信号を感知し、前記直流電流信号と前記選択された非線形性が零になるような前記バイアス電圧を生成するフィードバック手段を更に備えたトランジスタバイアス回路。 - 請求項22に記載のトランジスタバイアス回路において、
前記直流電流信号は、単一端電流または差分電流であるトランジスタバイアス回路。 - 請求項22に記載のトランジスタバイアス回路において、
前記直流電流信号は、単一端電圧または差分電圧であるトランジスタバイアス回路。
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