JP2010050847A - 光伝送用並列直列変換器、光伝送システム、及び電子機器 - Google Patents

Abstract

【課題】コスト及びサイズの増加なしに、簡単な構成で、コーディング機能がない信号発生源であってもビットの連続防止を実現する。
【解決手段】本発明のシリアライザー１５は、複数の２値信号がそれぞれ並列に入力される複数の入力端子１５ａ・１５ｂを備え、入力された複数の２値信号を、直列の２値信号に変換し、光伝送モジュール１へ伝送するものであり、複数の入力端子１５ａ・１５ｂには、直列の２値信号について、同一の値が所定のビット数連続しないように、“１”信号または“０”信号を挿入するためのビット連続防止用入力端子１５ａが割り当てられているので、コスト及びサイズの増加なしに、簡単な構成で、ビットの連続防止を実現できる。
【選択図】図１

Description

本発明は、光伝送用並列直列変換器、光伝送システム、及び電子機器に関するものである。

近年、携帯電話のＬＣＤ（Liquid Crystal Display）の高精細化にともない、ＬＣＤとアプリケーションプロセッサとの間のデータの伝送速度の高速化が要求されている。また、携帯電話の薄型化が進むにつれ、データ伝送のための配線の数の削減が要求されている。このような背景のもと、ＬＣＤとアプリケーションプロセッサとの間のデータの伝送方式として、従来のパラレル伝送に代わり、シリアル伝送が広く普及され始めている。しかしながら、従来の電気配線では、配線の小スペース化、電磁輻射（ＥＭＩ；Electromagnetic interference）が顕著化するため、伝送速度の高速化には限界がある。そこで、このような問題を解決するため、ＬＣＤとアプリケーションプロセッサとを光導波路などの光伝送路で接続し、データ信号を光信号として伝送する方法が試みられている。

光導波路は、コアと呼ばれる芯とそれを覆うクラッドと呼ばれる鞘の二重構造になっており、クラッドよりもコアの屈折率が高くなっている。これにより、コアに入射した光信号は、コア内部で全反射を繰り返すことによって伝搬される。

ここで、光伝送路を備えた光伝送モジュールの概略構成について、図面を用いて以下に示す。図１８は、光伝送モジュールを内蔵した折り畳み式携帯電話機における、光伝送モジュールが適用されている部分のブロック図である。

光伝送モジュール１００は、主制御基板（マスター側基板）２０と、アプリケーション回路基板（スレーブ側基板）３０とを備えている。主制御基板２０には、ＣＰＵ２９が搭載されている。また、アプリケーション回路基板３０には、ＬＣＤ（Liquid Crystal Display）、ＬＣＤを駆動制御するＬＣＤドライバ３９、カメラモジュール等の各種アプリケーションが搭載されている。

主制御基板２０には、光源駆動回路（発光駆動部）及び発光部（発光素子；ＶＣＳＥＬ（Vertical Cavity-Surface Emitting Laser））を含む光送信処理部２が接続されている。また、スレーブ側基板３０には、受光部（受光素子；ＰＤ（Photo-Diode））及び受信（アンプ）ＩＣを含む光受信処理部３が接続されている。そして、光ファイバや高屈曲の光導波路などの光伝送路４が、光送信処理部２及び光受信処理部３との間を接続し、光信号を伝送している。

次に、光伝送モジュールに１００おける光伝送の仕組みについて簡単に説明する。まず、主制御基板２０からインターフェイス回路（以下、Ｉ／Ｆ回路とする）２１を介して入力される電気信号に基づいて、発光駆動部（ドライバ）２２が発光部３３の発光を駆動し、発光部２３が光伝送路４の光入射面に対して光を照射する。そして、光伝送路４の光入射面に照射された光は、光伝送路４内に導入され、光伝送路４の光出射面から出射される。そして、光伝送路４の光出射面から出射された光は、受光部３１により受光され、検出回路３２にて受光が検出された後、電気信号に変換される。変換された電気信号は、増幅部（アンプ）３３により所望の値に増幅され、Ｉ／Ｆ回路３４を介して、アプリケーション回路基板３０の例えばＬＣＤドライバ３９に入力される。

このような光伝送モジュールを用いることによって、例えば携帯電話機内に搭載される主制御基板からアプリケーション回路基板への高速かつ大容量のデータ伝送が可能になる。このように、光伝送モジュールは、データ伝送モジュールとして非常に優れたものである。

ところが、上記の構成のように、既存の携帯電話向け電気配線用Ｉ／Ｆ回路に光伝送モジュールを適用した場合、光伝送モジュールの特性上、低域の信号を伝送しにくいという問題がある。特に、伝送される信号のビットの連続長が長くなると、伝送信号の低域特性が延びる。それゆえ、従来の電気配線によるシリアル伝送にそのまま光伝送路を導入することには課題がある。

例えば特許文献１には、光伝送システムにおいて、伝送信号のビット連続を防止する（低域信号の伝送を防止する）ために、ＣＰＵ２９に出力信号を符号化する符号部を設け、コーディング機能を付加した構成が開示されている。また、コーディング機能としては、８Ｂ１０Ｂ変換が一般的に知られている。この８Ｂ１０Ｂ変換とは、８ビットの情報を１０ビットのシンボル（伝送キャラクタ）で表現するデータ伝送符号化のアルゴリズムである。この８Ｂ１０Ｂ変換により、伝送信号に一定数以上、“０”の値が連続しないようになる。
特開２００１−２３０６７８号公報（平成１３(2001)年 ８月２４日公開）

しかしながら、コーディング機能を付加したＣＰＵ２９は、消費電力、サイズ、及びコストが増大するという問題がある。それゆえ、上記特許文献１に開示された構成は、実用に供し得ない。

また、コーディング機能のみを有するＩＣ市販品が数少ないため、コーディング機能がないＣＰＵ２９を光伝送システムに採用することが困難である。また、コーディング機能のみを有するＩＣ市販品を、コーディング機能を付加しないＣＰＵ２９を光伝送システムに採用した場合、光通信用ＩＣの消費電力の増大、信号波形特性劣化、シーケンスタイミングの調整といった数々の問題があり、実用に供し得ないという問題がある。

本発明は、上記の問題点に鑑みてなされたものであり、その目的は、コスト及びサイズを増加させることなく、簡単な構成で、コーディング機能がない信号発生源（ＣＰＵ）であってもビットの連続を防止することができる光伝送用並列直列変換器、光伝送システム、及び電子機器を実現することにある。

本発明の光伝送用並列直列変換器は、上記の課題を解決するために、複数の２値信号がそれぞれ並列に入力される複数の入力端子を備え、入力された複数の２値信号を、直列の２値信号に変換し、光伝送モジュールへ伝送する光伝送用並列直列変換器であって、上記複数の入力端子には、上記直列の２値信号について、同一の値が所定のビット数連続しないように、“１”信号または“０”信号を挿入するためのビット連続防止用入力端子が割り当てられていることを特徴としている。

上記の構成によれば、予め、光伝送用並列直列変換器における、複数の２値信号がそれぞれ並列に入力される複数の入力端子に、ビット連続防止用入力端子が割り当てられている。そして、このビット連続防止用入力端子は、光伝送モジュールへ伝送する直列の２値信号について、同一の値が所定のビット数連続しないように、“１”信号または“０”信号を挿入するようになっている。これにより、上記の構成によれば、直列の２値信号は、同一ビットの連続数が制限され、連続ビットの問題が解決される。

また、上記の構成では、光伝送用並列直列変換器の複数の入力端子に、ビット連続防止用入力端子を割り当てるだけで連続ビットの問題を解決しているので、特許文献１のように符号部を設けた構成と比較して、コスト、サイズ、及び消費電力を増加させることなく、簡易な構成で連続ビットを回避することができる。

本発明の光伝送用並列直列変換器では、上記光伝送モジュールの信号伝送レートの最小値をｆｍｉｎとし、上記直列の２値信号の信号伝送レートをＲとしたとき、上記所定のビット数ｎは、下記式（１）
ｎ＜Ｒ／ｆｍｉｎ …（１）
を満たすものであることが好ましい。

光伝送システムにおいて、光伝送用並列直列変換器に入力される並列信号の数と光伝送用並列直列変換器の入力端子数の関係上、割り当て可能なビット連続防止用入力端子の数に制限がある場合がある。このような場合、上記のようにビット連続数ｎを制限することにより、適切に、ビット連続防止用入力端子の割り当て数を確保することができる。

また、ビット連続防止用入力端子の割り当て数が比較的多くなると、画像データの伝送に必要なシリアル信号に、ビット連続防止用入力端子からの信号が付加することになる。そして、この付加された信号分だけ、光伝送モジュールの信号伝送レートが増加し、結果として、消費電力が増大する。上記のようにビット連続数ｎを制限することにより、ビット連続防止用入力端子からの信号分の消費電力の増大を防ぐことができる。

本発明の光伝送用並列直列変換器では、上記ビット連続防止用入力端子として、“０”の値が所定のビット数連続しないように“１”信号を挿入するための第１のビット連続防止用入力端子、または、“１”の値が所定のビット数連続しないように“０”信号を挿入するための第２のビット連続防止用入力端子が割り当てられていることが好ましい。

上記の構成によれば、上記ビット連続防止用入力端子として、“０”の値が所定のビット数連続しないように“１”信号を挿入するための第１のビット連続防止用入力端子、または、“１”の値が所定のビット数連続しないように“０”信号を挿入するための第２のビット連続防止用入力端子が割り当てられているので、コスト、サイズ、及び消費電力を増加させることなく、簡易な構成で連続ビットを回避することができる。

本発明の光伝送用並列直列変換器では、上記第１のビット連続防止用入力端子、及び上記第２のビット連続防止用入力端子の両方が割り当てられていることが好ましい。

上記の構成によれば、上記第１のビット連続防止用入力端子、及び上記第２のビット連続防止用入力端子の両方が割り当てられているので、光伝送モジュールを伝送する直列の２値信号は、“０”の値及び“１”の値が交互に周期的に挿入された信号になる。これにより最小のビット連続防止用入力端子の割り当て数で、直列の２値信号の“０”の値または“１”の値の連続ビット数を小さくすることができる。

本発明の光伝送用並列直列変換器では、上記複数の入力端子において、上記第１のビット連続防止用入力端子、及び上記第２のビット連続防止用入力端子は、互いに等間隔であり、かつ交互になるように割り当てられていることが好ましい。

上記の構成によれば、上記複数の入力端子において、上記第１のビット連続防止用入力端子、及び上記第２のビット連続防止用入力端子は、互いに等間隔であり、かつ交互になるように割り当てられているので、特に光伝送用並列直列変換器の入力端子数と入力される２値信号の数との関係上、ビット連続防止用入力端子の割り当て数に限りがある場合、効果的に、直列の２値信号の“０”の値または“１”の値の連続ビット数を小さくすることができる。

本発明の光伝送用並列直列変換器では、上記第１のビット連続防止用入力端子、及び上記第２のビット連続防止用入力端子が隣接していることが好ましい。

上記の構成によれば、上記第１のビット連続防止用入力端子、及び上記第２のビット連続防止用入力端子が隣接しているので、光伝送モジュールを伝送する直列の２値信号は、“０”の値及び“１”の値の連続が周期的に挿入された信号になる。それゆえ、確実に直列の２値信号の“０”の値または“１”の値の連続ビット数を小さくすることができる。

本発明の光伝送用並列直列変換器では、上記第１のビット連続防止用入力端子には、電源電圧が入力されており、上記第２のビット連続防止用入力端子には、接地電圧が入力されていることが好ましい。

上記の構成によれば、上記第１のビット連続防止用入力端子には、電源電圧が入力されており、上記第２のビット連続防止用入力端子には、接地電圧が入力されているという簡易な構成で、光伝送モジュールを伝送する直列の２値信号の“０”の値または“１”の値の連続ビット数を小さくすることができる。

本発明の光伝送用並列直列変換器では、電源用端子及び接地用端子をさらに備えており、上記第１のビット連続防止用入力端子は、上記電源用端子に近接して配置されて接続されており、上記第２のビット連続防止用入力端子は、上記接地用端子に近接して配置されて接続されていることが好ましい。

上記の構成によれば、電源用端子及び接地用端子をさらに備えており、上記第１のビット連続防止用入力端子は、上記電源用端子に近接して配置されて接続されているので、光伝送用並列直列変換器の実装基板面における、第１のビット連続防止用入力端子の電源用端子への配線引き回しが容易になり、電源電圧の入力が容易になる。また、上記の構成によれば、上記第２のビット連続防止用入力端子は、上記接地用端子に近接して配置されて接続されているので、第２のビット連続防止用入力端子の接地用端子への配線の引き回しが容易になり、接地電圧の入力が容易になる。

本発明の光伝送用並列直列変換器では、大部分の期間“０”の値となる上記２値信号が入力される端子を、上記第２のビット連続防止用入力端子として割り当て、大部分の期間“１”の値となる上記２値信号が入力される端子を、上記第１のビット連続防止用入力端子として割り当てることが好ましい。

光伝送システムの構成・仕様によっては、光伝送モジュールを伝送すべき２値信号の中に、大部分の期間“０”の値となる２値信号、または大部分の期間“１”の値となる２値信号が存在することがある。上記の構成によれば、大部分の期間“０”の値となる上記２値信号が入力される端子を、上記第２のビット連続防止用入力端子として割り当て、大部分の期間“１”の値となる上記２値信号が入力される端子を、上記第１のビット連続防止用入力端子として割り当てるので、確実にビット連続を防止することができる。

本発明の光伝送用並列直列変換器では、上記複数の入力端子には、データ信号が入力されるデータ信号入力端子が割り当てられており、上記ビット連続防止用入力端子には、クロック信号が入力されていることが好ましい。

上記の構成によれば、上記複数の入力端子には、データ信号が入力されるデータ信号入力端子が割り当てられており、上記ビット連続防止用入力端子には、クロック信号が入力されているので、光伝送用並列直列変換器から出力した直列の２値信号は、一定の間隔で“０”の値及び“１”の値が挿入された信号になり、ビット連続を防止することができる。

本発明の光伝送用並列直列変換器では、上記クロック信号が、上記データ信号よりも低速であることが好ましい。

本発明の光伝送用並列直列変換器では、上記クロック信号が、上記データ信号よりも高速もしくは同速であることが好ましい。

上記の構成によれば、光伝送用並列直列変換器から出力された直列の２値信号は、データ信号にクロック信号が挿入された信号になる。つまり、所定ビット数のデータ信号毎に、“０”の値及び“１”の値が交互に変わって、挿入された信号になる。このような直列の２値信号が、光伝送モジュールを伝送することで、信号のビット連続が防止される。

本発明の光伝送用並列直列変換器では、上記複数の入力端子には、上記クロック信号の反転信号がさらに入力されていることが好ましい。これにより、確実に信号のビット連続が防止される。

本発明の光伝送システムは、上記の課題を解決するために、複数の２値信号をそれぞれ並列に出力する信号発生部と、上記複数の２値信号を入力し、直列の２値信号に変換する、上述の光伝送用並列直列変換器と、上記光伝送用並列直列変換器から出力した直列の２値信号を光信号に変換する光変換器を有し、該光変換器により変換された光信号を、光伝送路を介して伝送させる光伝送モジュールとを備えたことを特徴としている。

これにより、特許文献１のように符号部を設けた構成と比較して、コスト、サイズ、及び消費電力を増加させることなく、簡易な構成で連続ビットを回避することができる光伝送システムを実現できる。

本発明の光伝送システムでは、上記信号発生部から出力されるデータ信号に対し、該信号発生部から出力されるクロック信号に基づいて制御を行う制御部を備え、上記信号発生部は、上記データ信号及びクロック信号を、並列の２値信号として出力し、上記クロック信号を上記信号発生部から上記制御部に伝送する電気信号線をさらに備えており、上記光伝送用並列直列変換器は、上記電気信号線からの上記クロック信号が上記ビット連続防止用入力端子に入力されていることが好ましい。

上記の構成により、光伝送路を伝送する直列の２値信号は、データ信号にクロック信号が挿入された信号になるので、簡易な構成で連続ビットを回避することができる。

本発明の光伝送システムでは、上記信号発生部から出力されるデータ信号に対し、該信号発生部から出力されるクロック信号に基づいて制御を行う制御部を備え、上記信号発生部は、上記データ信号及びクロック信号を、並列の２値信号として出力し、上記光伝送モジュールは、上記光変換器により、少なくともクロック信号を光信号に変換し、該光信号を、光伝送路を介して伝送させ、上記制御部へ出力することが好ましい。

上記の構成によれば、上記信号発生部から出力されるデータ信号に対し、該信号発生部から出力されるクロック信号に基づいて制御を行う制御部を備え、上記信号発生部は、上記データ信号及びクロック信号を、並列の２値信号として出力し、上記光伝送モジュールは、上記光変換器により、少なくともクロック信号を光信号に変換し、該光信号を、光伝送路を介して伝送させ、上記制御部へ出力するので、光伝送路を伝送する直列の２値信号は、データ信号にクロック信号が挿入された信号になり、パラレル変換後、上記制御部へ出力することになる。それゆえ、上記の構成によれば、クロック信号を伝送する媒体としての電気信号線を削減できる光伝送システムを実現することができる。

本発明の電子機器は、上記の課題を解決するために、上述の光伝送システムを備えたことを特徴としている。

これにより、特許文献１のように符号部を設けた構成と比較して、コスト、サイズ、及び消費電力を増加させることなく、連続ビットを回避することができる。さらには、簡易な構成で光伝送モジュールによる光伝送システムを電子機器に適用することができる。また、電子機器に本発明の光伝送システムを適用することで、電子機器内の実装基板の配線引き回しの簡易化、電子機器内部の省スペース化を実現することができる。

本発明の光伝送用並列直列変換器は、以上のように、上記複数の入力端子には、上記直列の２値信号について、同一の値が所定のビット数連続しないように、“１”信号または“０”信号を挿入するためのビット連続防止用入力端子が割り当てられている構成である。

本発明の光伝送システムは、以上のように、複数の２値信号をそれぞれ並列に出力する信号発生部と、上記複数の２値信号を入力し、直列の２値信号に変換する、上記光伝送用並列直列変換器と、上記光伝送用並列直列変換器から出力した直列の２値信号を光信号に変換する光変換器を有し、該光変換器により変換された光信号を、光伝送路を介して伝送させる光伝送モジュールとを備えた構成である。

本発明の電子機器は、以上のように、上記光伝送システムを備えた構成である。

それゆえ、特許文献１のように符号部を設けた構成と比較して、コスト、サイズ、及び消費電力を増加させることなく、連続ビットを回避することができる。さらには、簡易な構成で光伝送モジュールによる光伝送システムを電子機器に適用することができる。また、電子機器に本発明の光伝送システムを適用することで、電子機器内の実装基板の配線引き回しの簡易化、電子機器内部の省スペース化を実現することができる。

本発明の一実施形態について図１ないし図１７に基づいて説明すると以下の通りである。

すなわち、本実施形態では、操作キーを備える本体部と、表示画面を備える蓋部と、上記本体部に上記蓋部を回転可能に接続するヒンジ部とからなる折り畳み式携帯電話機において、上記本体部及び上記蓋部の間での情報（データ）伝送を上記ヒンジ部内に設けられた光伝送モジュールを介して行う構成を例に挙げて説明する。

図１は、本実施形態の折り畳み携帯電話機４０内に設けられた光伝送システム１の概略構成を示すブロック図である。図２（ａ）は本実施形態の光伝送モジュール１を内蔵した折り畳み式携帯電話機４０の外観を示す斜視図である。図２（ｂ）は、図２（ａ）におけるヒンジ部４１（破線で囲んだ部分）の透視平面図である。

図１及び図２（ａ）・（ｂ）に示すように、本実施の形態に係る折り畳み式携帯電話機４０（以下、単に携帯電話機４０と示す）は、本体部４２と、本体部４２の一端に設けられたヒンジ部４１と、ヒンジ部４１を軸として回転可能に設けられた蓋部４３とから構成されている。

本体部４２は、携帯電話機４０を操作するための操作キー４４を備えるとともに、その内部に主制御基板２０を備えている。蓋部４３は、外部に表示画面４５及びカメラ（図示せず）を備えるとともに、内部にアプリケーション回路基板３０を備えている。ドライバ３９などが搭載されている。

上述のような構成を有する携帯電話機４０において、主制御基板２０とアプリケーション回路基板との間の情報（データ）伝送は、光伝送モジュール１を介して行われる。

図１に示されるように、本体部４２側の主制御基板２０は、自基板２０に搭載される各素子（図示せず）を統括制御するＣＰＵ（信号発生部）２９と、シリアル／パラレル変換器としてのシリアライザー１５とを備えている。このシリアライザー（Ｐ／Ｓ変換器）１５は、パラレル（並列）の信号（以下、パラレル信号と記す）をシリアル（直列）の信号（以下、シリアル信号と記す）に変換する。

アプリケーション回路基板３０は、ＣＰＵ２９から転送される画像データ（２値信号）に基づいて画像を表示するＬＣＤ（Liquid Crystal Display）（図示せず）、ＬＣＤを駆動制御する駆動部としてのＬＣＤドライバ（制御部）３９と、シリアル／パラレル変換器としてのデシリアライザー１６とを備えている。このデシリアライザー１６は、シリアル信号をパラレル信号に変換する。

（光伝送モジュールの構成）
次に図１及び図３を参照して上記光伝送モジュール１の構成について説明する。図３は、本実施の形態に係る携帯電話機４０における、光伝送モジュール１の概略構成を示すブロック図である。

図１及び図３に示すように、光伝送モジュール１は、ＣＰＵ２９を搭載する主制御基板２０に接続される光送信処理部２と、ＬＣＤドライバ３９などのアプリケーション回路を搭載するアプリケーション回路基板３０に接続される光受信処理部３と、光送信処理部２及び光受信処理部３同士を接続する光配線となる光伝送路４とを備えてなる構成である。

上記光伝送路４は、発光部２３から出射されるデータ信号としての光信号を受光部３１まで伝送する媒体である。光伝送路４の詳細については後述する。

図３に示すように光送信処理部２は、インターフェイス回路（以下、Ｉ／Ｆ回路と記す）２１、発光駆動部（光変換器）２２、及び発光部２３を備えてなる構成である。

上記Ｉ／Ｆ回路２１は、外部から周波数レベルの異なる信号を受信するための回路である。このＩ／Ｆ回路２１は、外部から光伝送モジュール１内に入力される電気信号の電気配線と発光駆動部２２との間に設けられている。

上記発光駆動部２２は、Ｉ／Ｆ回路２１を介して外部から光伝送モジュール１内に入力された電気信号に基づいて発光部２３の発光を駆動するものである。この発光駆動部２２は、例えば発光駆動用のＩＣ（Integrated Circuit）によって構成することができる。

発光部２３は、発光駆動部２２による駆動制御に基づいて発光するものである。この発光部２３は、例えばＶＣＳＥＬ（Vertical Cavity-Surface Emitting Laser）などの発光素子によって構成することができる。この発光部２３から発せられた光は、光信号として光伝送路４の光入射側端部に照射される。

このように、光送信処理部２は、該光送信処理部２に入力される電気信号を、該電気信号に応じた光信号に変換して、光伝送路４に出力する。

次に、光受信処理部３は、受光部３１、検出回路３２、増幅部（アンプ）３３、及びＩ／Ｆ回路３４を備えてなる構成である。

上記受光部３１は、光伝送路４の光出射側端部から出射された光信号としての光を受光し、光電変換によって電気信号を出力するものである。この受光部３１は、例えばＰＤ（Photo-Diode）などの受光素子によって構成することができる。また、検出回路３２は、受光部３１が光信号を受信したか否かを判断する。

増幅部３３は、受光部３１・検出回路３２から出力された電気信号を所望の値に増幅して外部に出力するものである。この増幅部３３は、例えば増幅用のＩＣによって構成することができる。

Ｉ／Ｆ回路３４は、増幅部３３により増幅された電気信号を光伝送モジュール１の外部へ出力するための回路である。Ｉ／Ｆ回路３４は、外部へ電気信号を伝送する電気配線と接続しており、増幅部３２とこの電気配線との間に設けられる。

このように、光受信処理部３は、光伝送路４を通じて光送信処理部２から出力される光信号を受信して、該光信号に応じた電気信号に変換した後、所望の信号値に増幅して外部に出力することができる。

（光伝送路の構成）
次に、光伝送路４の詳細について図４（ａ）及び図４（ｂ）を用いて説明する。図４（ａ）は、光伝送路４の側面図を示している。同図に示すように、光伝送路４は、光伝送方向を軸とする柱状形状のコア部４αと、コア部４αの周囲を囲むように設けられたクラッド部４βとを備えた構成となっている。コア部４α及びクラッド部４βは透光性を有する材料によって構成されているとともに、コア部４αの屈折率は、クラッド部４βの屈折率よりも高くなっている。これにより、コア部４αに入射した光信号は、コア部４α内部で全反射を繰り返すことによって光伝送方向に伝送される。

コア部４α及びクラッド部４βを構成する材料としては、ガラスやプラスチックなどを用いることが可能であるが、十分な可撓性を有する光伝送路４を構成するためには、アクリル系、エポキシ系、ウレタン系、及びシリコーン系等の樹脂材料を使用することが好ましい。また、クラッド部４βを空気などの気体で構成してもよい。さらに、クラッド部４βをコア部４αよりも屈折率の小さい液体の雰囲気下において使用しても同様の効果が得られる。

次に、光伝送路４による光伝送の仕組みについて図４（ｂ）を用いて説明する。図４（ｂ）は、光伝送路４における光伝送の状態を模式的に示している。同図に示すように、光伝送路４は可撓性を有する柱状形状の部材によって構成される。また、光伝送路４の光入射側端部には光入射面４Ａが設けられているとともに、光出射側端部には光出射面４Ｂが設けられている。

発光部２３から出射された光は、光伝送路４の光伝送方向に対して直角または略直角となる方向から、光伝送路４の光入射側端部に入射される。入射された光は、光入射面４Ａにおいて反射されることによって光伝送路４内に導入されコア部４α内を進行する。光伝送路４内を進行して光出射側端部に到達した光は、光出射面４Ｂにおいて反射されることによって、光伝送路４の光伝送方向に対して直角または略直角となる方向へ出射される。出射された光は、受光部３１に照射され、受光部３１において光電変換が行われる。

このような構成によれば、光伝送路４における光伝送方向に対して直角または略直角となる方向に、光源としての発光部２３を配置する構成とすることが可能となる。よって、例えば基板面に平行に光伝送路４を配置することが必要とされる場合に、光伝送路４と基板面との間に、該基板面の法線方向に光を出射するように発光部２３を設置すればよいことになる。このような構成は、例えば発光部２３を基板面に平行に光を出射するように設置する構成よりも、実装が容易であり、また、構成としてもよりコンパクトにすることができる。これは、発光部２３の一般的な構成が、光を出射する方向のサイズよりも、光を出射する方向に直角な方向のサイズの方が大きくなっていることによるものである。さらに同一面内に電極と発光部２３がある平面実装向け発光素子を使用する構成にも適用が可能である。

なお、同図に示す光伝送路４は、上述のように、光入射面４Ａ及び光出射面４Ｂが傾斜している構成であるが、本実施形態における光伝送路４は、両端面が光伝送方向に対して直交する構成であってもよい。すなわち、光伝送路４の外形が、直方体状に形成されていてもよい。

（光伝送システム１００）
次に、本体部４２と蓋部４３との間、すなわち主制御基板２０とアプリケーション回路基板３０との間での情報伝送について、図１、図３を用いて説明すれば、以下の通りである。

光伝送モジュール１を介した光伝送システム１００では、ＣＰＵ２９、ＬＣＤドライバ３９で、パラレル信号（並列の２値信号）のデータ通信が行われ、光伝送路４で、シリアル信号（直列の２値信号）のデータ通信が行われる。ここでは、データ通信の一例として、ＣＰＵ２９が、図示しないＬＣＤに画像を表示させるために、画像データをＬＣＤドライバ３９へ転送する場合について説明する。ＣＰＵ２９は、ＬＣＤで表示させる画像の画像データ信号をパラレル信号で出力する。ＣＰＵ２９から出力された画像データ信号は、シリアライザー（光伝送用並列直列変換器）１５に入力される。

シリアライザー１５は、ＣＰＵ２９から出力された画像データ信号(data)をシリアル信号（直列の２値信号）に変換し、光送信処理部２へ出力する。シリアル信号化された画像データ信号(data)は、光送信処理部２のＩ／Ｆ回路２１を介して、発光駆動部２２に入力される。そして、発光駆動部２２が発光部２３を駆動させることにより、発光部２３が発光する。発光部２３から出射された光は、光伝送路４を介して、光受信処理部３に伝送される。

光受信処理部３の受光部３１は、光伝送路４を介して伝送された、画像データ信号(data)の光信号の光を受光し、光電変換により電気信号に変換し、この電気信号を検出回路３２に出力する。検出回路３２は、この電気信号に基づき、受光部３１が光信号を受信したか否かを判断し、画像データ信号(data)の電気信号を増幅部３３へ出力する。増幅部３３は、画像データ信号(data)の電気信号を増幅した後、Ｉ／Ｆ回路３４を介して、デシリアライザー１６へ出力する。

デシリアライザー１６は、主制御基板２０側から伝送されたシリアル信号である、画像データ信号(data)をパラレル信号に変換し、ＬＣＤドライバ３９に入力する。

なお、光受信処理部３は、上記のような、シリアル信号を受信できる処理部に限定されない。光受信処理部３は、パラレル信号でしか受信できないものであってもよい。この場合、光受信処理部３内または光受信処理部３外に、光伝送路４を介して伝送されたシリアル信号をパラレル信号に変換するデシリアライザーを備えた構成が挙げられる。

ＬＣＤドライバ３９は、画像データ信号(data)に基づき、画像データの書き込みを行い、ＬＣＤ（図示せず）の表示制御を行う。また、ＬＣＤ（図示せず）は、ＬＣＤドライバ３９の制御により、ＣＰＵ２９から伝送された画像データに基づいた画像を表示する。

本実施形態における光伝送システム１００は、ＣＰＵ２９から出力されたパラレル信号のシリアライザー１５を介したシリアル信号化に特徴がある。図５は、光伝送モジュールの光伝送路を伝送するシリアル信号の信号パターンを示す概念図であり、図５（ａ）は、従来の光伝送システムにおけるシリアル信号パターンを示し、図５（ｂ）は、本実施形態の光伝送システム１００におけるシリアル信号パターンを示す。

図５（ａ）及び図５（ｂ）に示される「？」は、シリアライザー１５に入力されるパラレル信号に応じて、“０”の値または“１”の値となり、異なる値の信号が入力される。ここで、シリアライザー１５に入力されるパラレル信号の入力端子数がｂ個である場合、光伝送路を伝送するシリアル信号は、ｎビット（ｎ≧ｂ）の信号パターンが繰り返される。つまり、パラレル信号の入力端子数がｂ個である場合においても、シリアライザー１５によっては、シリアライザー１５から出力される信号は、パリティーチェック機能などの信号を付加され、ｎビットとなる。

図５（ａ）に示されるように、従来の光伝送システムでは、光伝送路を伝送するシリアル信号は、入力されるパラレル信号に応じて異なるｎビットの信号パターンが繰り返される。このため、信号パターンによっては、“０”の値または“１”の値が無限に連続するという連続ビットが発生するおそれがある。この連続ビットの問題を解決するため、例えば特許文献１の技術では、光伝送路を伝送するシリアル信号を符号化する符号化部が設けられている。

これに対し、本実施形態の光伝送システム１００では、予め、シリアライザー１５の入力端子にビット連続防止用入力端子（ダミービット）１５ａが割り当てられている。それゆえ、光伝送路を伝送するシリアル信号は、図５（ｂ）に示されるように、所定のビット（ｎビット）毎に“０”の値及び“１”の値の連続（“１０”または“０１”）が挿入されることになる。これにより、シリアル信号は、同一ビットの連続数が制限され、連続ビットの問題が解決される。

光伝送システム１００では、上記のように、光伝送路を伝送するシリアル信号について、予め所定ビット毎に“０”の値及び“１”の値の連続が割り当てられている。それゆえ、特許文献１のように符号部を設けた構成と比較して、コスト、サイズ、及び消費電力を増加させることなく、簡易な構成で連続ビットを回避することができる。

（光伝送路を伝送するシリアル信号のビット連続の制限数の定義）
光伝送モジュール１の信号伝送は、該モジュールに搭載される光通信用ＩＣ（ＩＦ回路２１、発光駆動部２２、検出回路３２、増幅部３３、Ｉ/Ｆ回路３４）の帯域特性の制約を受けており、信号伝送レートの限界値（以下、伝送可能レートｆｍｉｎとする）が存在する。仕様以外の伝送レートよりも低い、すなわち、光伝送モジュール１の信号伝送レートが伝送可能レートｆｍｉｎ以下である場合、図６に示されるような不具合が生じる。図６は、光伝送モジュール１における、信号伝送レートとエラーレートとの関係を示したグラフである。なお、同図に示された波形図は、光伝送モジュール１の光受信処理部３から出力される信号の波形を示し、６角形で示した領域がエラーレートの規格を示す。すなわち、波形図に示された波形が、上記６角形の領域に重複すると、伝送規格のエラーレート仕様を満たさず、信号伝送レートが悪化することになる。なお、このエラーレートの規格を示す領域は、マスクパターンといわれている。また、マスクパターンは、図６に示される６角形に限定されず、エラーレートの規格に応じて適宜設定されうる。例えば、マスクパターンとしては、図６に示す６角形以外に、ひし形などが挙げられる。

同図に示されるように、光伝送モジュール１の信号伝送レートが伝送可能レートｆｍｉｎ以下である場合、光受信処理部３から出力される信号の波形が、上記６角形の領域に重複しているか、一部重複しており、エラーレートが上昇している。一方、信号伝送レートが伝送可能レートｆｍｉｎよりも大きい場合、光受信処理部３から出力される信号の波形が、上記６角形の領域に重複しておらず、伝送規格のエラーレート仕様を満たし、エラーレートが減少している。

また、光伝送モジュール１の信号伝送レートが同じであっても、モジュールに“０”信号または“１”信号が連続して入力された場合、結果として、モジュールに低域信号が入力されたことを同等になる。このため、モジュールに“０”信号または“１”信号が連続して入力された場合においても、エラーレートが上昇する。

光伝送システム１００では、光伝送路４を伝送するシリアル信号の連続ビット数ｎは、伝送可能レートｆｍｉｎに基づき定義される。また、上記のモジュールに“０”信号または“１”信号が連続して入力された場合を考慮すると、光伝送モジュールの信号伝送レートｆをＲ／ｎとする（ただし、Ｒは、シリアライザー１５から出力されるシリアル信号の信号伝送レート）。

すなわち、光伝送システム１００においては、光伝送モジュール１の信号伝送レートの最小値をｆｍｉｎとし、シリアライザー１５から出力されるシリアル信号の信号伝送レートをＲとしたとき、光伝送路４を伝送するシリアル信号について、ビット連続数ｎが下記式（１）
ｎ＜Ｒ／ｆｍｉｎ …（１）
を満たすように、シリアライザー１５の入力端子部分にビット連続防止用入力端子が割り当てられている。

以下、上記式（１）に基づき算出した、ビット連続の制限数Ｒ／ｆｍｉｎについて検証実験を行った結果について、説明する。この検証実験における、信号伝送レートＲ、伝送可能レートｆｍｉｎの条件は、以下の通りである。
信号伝送レートＲ；４５０Ｍｂｉｔ／ｓ
伝送可能レートｆｍｉｎ；３０Ｍｂｉｔ／ｓ（低域カットオフ周波数；６ＭＨｚ）
なお、伝送可能レートｆｍｉｎは、光伝送モジュール１の低域カットオフ周波数の表現で仕様化される場合がある。この伝送可能レートｆｍｉｎと低域カットオフ周波数との関連については、後述する。

信号伝送レートＲ、伝送可能レートｆｍｉｎの条件で算出される、ビット連続の制限数は、１５ｂｉｔである。そこで、実際に連続ビットの連続数ｎが、１５（制限数）よりも小さい場合、伝送規格のエラーレート仕様を満たすか否かを検証した。その検証結果を図７に示す。

連続ビット数が７，９，１１，１３，１５である信号が光伝送モジュール１に入力されるとき、光受信処理部３から出力される信号の波形が伝送規格のエラーレート仕様を満たすか否かを検証した。図７に示されるように、連続ビット数が１３よりも小さい信号が光伝送モジュール１に入力されるとき、伝送規格のエラーレート仕様を満たし、光伝送モジュール１による信号伝送が成り立つことがわかる。一方、連続ビット数が１５である信号が光伝送モジュール１に入力されるとき、伝送規格のエラーレート仕様を満たさず、信号伝送レートが悪化していることがわかる。

以上の検証結果より、ビット連続数ｎが下記式（１）
ｎ＜Ｒ／ｆｍｉｎ …（１）
を満たすように制限されると、伝送規格のエラーレート仕様を満たし、光伝送モジュール１による信号伝送が成り立つことがわかる。

光伝送システム１００において、ＣＰＵ２９から出力されたパラレル信号の数とシリアライザー１５の入力端子数の関係上、割り当て可能なビット連続防止用入力端子の数に制限がある場合がある。このような場合、上記のようにビット連続数ｎを制限することにより、適切に、ビット連続防止用入力端子の割り当て数を確保することができる。

また、ビット連続防止用入力端子の割り当て数が比較的多くなると、画像データの伝送に必要なシリアル信号に、ビット連続防止用入力端子からの信号が付加することになる。そして、この付加された信号分だけ、光伝送モジュール１の信号伝送レートが増加し、結果として、消費電力が増大する。上記のようにビット連続数ｎを制限することにより、ビット連続防止用入力端子からの信号分の消費電力の増大を防ぐことができる。

上述したように、伝送可能レートｆｍｉｎは、光伝送モジュール１の低域カットオフ周波数の表現で仕様化される場合がある。ここでは、この伝送可能レートｆｍｉｎと低域カットオフ周波数との関連について、図８に基づいて説明する。図８は、光伝送モジュール１における利得の周波数特性を示し、周波数と利得との関係を示したグラフである。

同図において、低域カットオフ周波数は、周波数特性がフラットな部分（周波数に依存せず一定になった部分）と比較して、低域周波数側で、利得が−３ｄＢ変化したときの周波数として定義される。

光伝送モジュール１の伝送可能レートｆｍｉｎと低域カットオフ周波数との関係は、以下の式（２）で示される。
伝送可能レートｆｍｉｎ＝低域カットオフ周波数×ｍ
ここで、ｍは、光伝送モジュール１に搭載される光通信用ＩＣにおける、低域カットオフ周波数特性を決定するフィルタ構成により決定される。

フィルタ構成が１次であるとき、ｍ≒５となり、ｍが最も大きくなる。なお、多くの光通信用ＩＣは、１次のフィルタ構成を採用している。このような場合、連続ビットの制限数が最も大きくなる。一方、フィルタ構成が２次であるとき、ｍ＞５となり、周波数に対する利得の傾きが急峻になる。なお、少数の光通信用ＩＣは、２次のフィルタ構成を採用している。

以下、シリアライザー１５に割り当てられたビット連続防止用入力端子の具体的な構成について、図１に基づいて説明する。

図１に示されるように、シリアライザー１５の入力端子部分には、ビット連続防止用入力端子１５ａ、及び入力端子１５ｂが設けられている。入力端子１５ｂは、入力信号線１８と接続している。入力信号線１８は、ＣＰＵ２９からシリアライザー１５へパラレル伝送するための信号線である。ビット連続防止用入力端子１５ａは、入力端子１５ｂとは別に割り当てられている。ビット連続防止用入力端子１５ａには、常に電圧レベルがＬＯＷレベルの信号が入力されるか、もしくは、常に電圧レベルがＨＩＧＨレベルの信号が入力される。そして、ビット連続防止用入力端子１５ａに入力される信号の電圧レベル応じて、入力信号が“０”信号または“１”信号であるか決定される。

このような構成により、例えば、シリアライザー１５に入力されるパラレル信号の入力数がｍである場合、光伝送路４を伝送するシリアル信号は、ｍビット毎に、“０”信号、または“１”信号が繰り返された信号になり、連続ビットを回避することができる。

また、光伝送路４を伝送するシリアル信号は、デシリアライザー１６にてパラレル信号に変換される。このとき、デシリアライザー１６の端子１６ａに、ビット連続防止用入力端子１５ａからの信号が入力されるようになっている。図１に示されるように、端子１６ａとＬＣＤドライバ３９との間は、接続されておらず、ビット連続防止用入力端子１５ａからの信号がＬＣＤドライバ３９に入力されないようになっている。

ここで、ビット連続防止用入力端子１５ａの数は、シリアライザー１５の入力端子部分に割り当てられている入力端子１５ｂの数、光伝送システム１００の設計などに応じて、適宜設定されうる。

また、シリアライザー１５の入力端子部分には、ビット連続防止用入力端子１５ａとして、常に“１”の値の信号が入力される第１のビット連続防止用入力端子、及び常に“０”の値の信号が入力される第２のビット連続防止用入力端子の両方が割り当てられていてもよい。図９（ａ）は、第１のビット連続防止用入力端子、及び第２のビット連続防止用入力端子の両方が割り当てられた構成を示すブロック図であり、図９（ｂ）は、第１のビット連続防止用入力端子、及び第２のビット連続防止用入力端子の両方が割り当てられた場合におけるシリアル信号パターンとを示す概念図である。

図９（ａ）に示されるように、シリアライザー１５の入力端子部分には、ビット連続防止用入力端子１５１ａ（第１のビット連続防止用入力端子）、及びビット連続防止用入力端子１５２ａ（第２のビット連続防止用入力端子）の両方が割り当てられている。このような構成により、図９（ｂ）に示されるように、光伝送路４を伝送するシリアル信号は、“０”の値及び“１”の値が交互に周期的に挿入された信号になる。これにより、最小のビット連続防止用入力端子の割り当て数で、シリアル信号の“０”の値または“１”の値の連続ビット数を小さくすることができる。

なお、図９（ａ）では、第１のビット連続防止用入力端子１５１ａ、及び第２のビット連続防止用入力端子１５２ａが隣接している構成としている。しかしながら、第１のビット連続防止用入力端子１５１ａ、及び第２のビット連続防止用入力端子１５２ａは、図９（ａ）の構成に限定されず、両者が離間していてもよい。

また、シリアライザー１５の入力端子数と入力されるパラレル信号の数との関係上、ビット連続防止用入力端子１５１ａ・１５２ａの割り当て数に限りがある場合、ビット連続防止用入力端子１５１ａ・１５２ａは、互いに等間隔であり、かつ交互になるように割り当てられていることが好ましい。例えば、シリアライザー１５の入力端子数が３０であり、ビット連続防止用入力端子１５１ａ・１５２ａの割り当て可能な端子数が３である場合、ビット連続防止用入力端子１５１ａ・１５２ａは、１番目、１１番目、及び２１番目の入力端子に交互に割り当てられていることが好ましい。このような構成とすることにより、効果的に、シリアル信号の“０”の値または“１”の値の連続ビット数を小さくすることができる。

また、ビット連続防止用入力端子を多く割り当てると、割り当てた分だけシリアル信号の伝送レートが増大し、結果として消費電力が増大する。上記の構成によれば、ビット連続防止用入力端子１５１ａ・１５２ａを過度に割り当てることなく、効果的にシリアル信号の連続ビット数を小さくすることができるので、消費電力の増大を防ぐことができる。

図１０は、第１のビット連続防止用入力端子、及び第２のビット連続防止用入力端子の具体例を示したブロック図である。

同図に示されるように、ビット連続防止用入力端子１５１ａは、電源電圧（Ｖ）が入力されるＶ（１）端子になっている。また、ビット連続防止用入力端子１５２ａは、接地電圧が入力されるＧＮＤ（０）端子になっている。また、Ｖ（１）端子には、“１”の値を認識する範囲の信号が入力される。

このような構成により、例えば、シリアライザー１５に入力されるパラレル信号の入力数がｍである場合、光伝送路４を伝送するシリアル信号は、ｍビット毎に、“０”の値、または“１”の値が繰り返された信号になり、連続ビットを回避することができる。

さらに、光伝送システム１００は、シリアライザー１５の入力端子部分にＧＮＤ（０）端子またはＶ（１）端子が割り当てられた簡易な構成であるので、符号部を設けた構成と比較して、コスト、サイズ、及び消費電力の増加を無くすことができる。また、現在、符号部を備えていない（コーディング機能を有していない）シリアライザーが市販されているが、このようなシリアライザーに対しても、簡易な構成で、光伝送モジュール１の信号伝送を実現することができる。

また、シリアライザー１５は、上記のように、入力端子部分にＧＮＤ（０）端子及びＶ（１）端子が割り当てられた構成であればよく、ＣＰＵ２９内に設けられていても、ＣＰＵ２９外に設けられていてもよい。

また、光伝送路４を伝送するシリアル信号に、“０”の値及び“１”の値を割り当てるに際し、Ｖ（１）端子またはＧＮＤ（０）端子に接続する信号線の構成をフローティング構成とすることが可能である。この場合、フローティング構成となった信号線からの信号は、シリアライザー１５に搭載されたＩＣ回路により、“０”、もしくは“１”と認識される。

（変形例１）
本実施形態の光伝送システム１００の構成において、図１、及び図８に示す構成の他の変形例について説明する。

光伝送システムの構成・仕様によっては、ＣＰＵ２９から出力されるパラレル信号の中に、大部分の期間“０”の値、または“１”の値となる２値信号（以下、固定信号と記す）が存在することがある。すなわち、入力信号線１８の中には、固定信号をシリアライザー１５へ出力する信号線が存在する。

光伝送システム１００の変形例として、上記のような固定信号を考慮して、シリアライザー１５にビット連続防止用入力端子１５１ａまたは１５２ａを割り当てることができる。図１１（ａ）は、この変形例１として光伝送システム１００における、ＣＰＵ２９とシリアライザー１５との間の信号線の配置を模式的に示したブロック図である。

図１１（ａ）に示されるように、データ入力信号線１８の中には、固定信号を出力する信号線１８’が配されている。そして、シリアライザー１５には、この信号線１８’と接続するデータ入力端子１５ｂ’が設けられている。また、Ｖ（１）端子及びＧＮＤ（０）端子は、データ入力端子１５ｂ’とは別に割り当てられている。

図１１（ｂ）は、変形例１としての光伝送システム１００におけるシリアル信号パターンを示す概念図である。同図に示されるように、シリアライザー１５に入力されるパラレル信号の入力数がｍである場合、データ入力端子１５ｂ’からの信号（図１０（ｂ）中四角で囲った固定信号）は、ｍビット毎に繰り返される。そして、データ入力端子１５ｂ’からの信号とは別に、Ｖ（１）端子及びＧＮＤ（０）端子からの信号が、ｍビット毎に繰り返される。変形例１では、シリアル信号パターンのｍビット内に、“０”信号及び“１”信号が挿入される位置が２つ存在するので、確実にビット連続を防止することができる。

また、変形例１では、ＣＰＵ２９から出力されるパラレル信号のうち、固定信号を利用して、連続ビットを防止している（固定信号を入力する端子をビット連続防止用端子として利用する）ので、シリアライザー１５の入力端子部分でのビット連続防止用入力端子の割り当て数を少なく確保することができる。特に、ＣＰＵ２９から出力される信号数とシリアライザー１５の入力端子数との関係上、ビット連続防止用入力端子の割り当て数が制限されている場合、変形例１の構成は、特に有効である。

また、ビット連続防止用入力端子を多く割り当てると、割り当てた分だけシリアル信号の伝送レートが増大し、結果として消費電力が増大する。変形例１では、ビット連続防止用入力端子の割り当て数を少なく確保することができるので、消費電力の増大を防ぐことができる。

なお、上記固定信号としては、大部分の期間“０”の値、または“１”の値となる（ＣＰＵ２９から出力されるデータ信号に対し変化する周波数が十分に長い）信号を利用することができる。この固定信号は、データ信号の伝送中常に“０”の値、または“１”の値となる信号、または、１データビット毎に信号の値が異なる信号であってもよい。例えば、ＣＰＵ２９から出力されるデータ信号を制御するための制御信号（垂直同期信号等）を、上記固定信号として利用することができる。また、光伝送システムの構成によっては、チップセレクト信号、アドレス／データセレクター入力信号等を、上記固定信号として利用することができる。

（ビット連続防止用入力端子の割り当てについて）
以下、ビット連続防止用入力端子の割り当ての一例について、説明する。

シリアライザー１５の入力ポート（入力端子の割り当て部分）には、ＣＰＵ２９からのパラレル信号を入力するための入力端子以外に、シリアライザー１５の電源電圧が入力される電源用端子、接地電圧が入力される接地用端子が割り当てられている。

図１２は、シリアライザー１５の入力ポートの一例を示した模式図である。この図に示された例は、ＢＧＡタイプ（Flip chip）の入力ポートである。なお、シリアライザー１５の入力ポートの構成は、図１２に示された構成に限定されるものではない。例えば、ＢＧＡタイプ以外に、ＳＭＤタイプであっても、シリアライザー１５の入力ポートとして適用可能である。

同図に示した「Ｖ」は、電源用端子の割り当て位置を示す。また、「Ｇ」は、接地用端子の割り当て位置を示す。また、四角で囲まれた領域Ｃは、ＩＣ回路の構成上、シリアル化すべき信号の入力端子のために割り当てられた領域を示す。

シリアライザー１５では、電源用端子「Ｖ」に近接したポートＡにＶ（１）端子が割り当てられていることが好ましい。また、接地用端子「Ｇ」に近接したポートＢにＧＮＤ（０）端子が割り当てられていることが好ましい。このように割り当てることにより、シリアライザー１５の実装基板面における、Ｖ（１）端子の電源用端子「Ｖ」への配線引き回しが容易になる。また、ＧＮＤ（０）端子の接地用端子「Ｇ」への配線の引き回しが容易になる。これにより、シリアライザー１５に“０”信号及び“１”信号を入力することが容易になる。

（変形例２）
本実施形態の光伝送システム１００の構成において、図１、及び図８に示す構成の他の変形例について説明する。図１３は、この変形例２の光伝送システムに備えられたシリアライザー１５の構成を示すブロック図である。

同図に示されるように、シリアライザー１５の入力端子部分には、データ信号、及びクロック信号が入力されている。データ信号及びクロック信号のうち、データ信号入力には、入力端子１５ｂが割り当てられている。一方、クロック信号入力には、ビット連続防止用入力端子１５ａが割り当てられている。クロック信号は、“０”の値と“１”の値とが、一定の周期で繰り返された信号であり、ビット連続防止用入力端子１５ａに入力される信号として利用することができる。すなわち、シリアライザー１５から出力されたシリアル信号は、一定の間隔で“０”信号及び“１”信号が挿入された信号になり、ビット連続を防止することができる。

以下、変形例２のシリアライザー１５を備えた光伝送システム１００について、説明する。図１４は、変形例２の光伝送システム１００の構成を示したブロック図である。

同図に示されるように、光伝送システム１００は、ＣＰＵ２９とＬＣＤドライバ３９との間を接続する電気伝送路５を備えている。電気伝送路５は、光伝送路４と並行して設けられ、ＣＰＵ２９から出力されるクロック信号を伝送する媒体である。一方、光伝送路４は、上述のように、ＣＰＵ２９から出力されるデータ信号を伝送する媒体である。

変形例２の光伝送システム１００では、電気伝送路５に分岐したクロック信号配線１８ａが配されている。そして、このクロック信号配線１８ａを介して、シリアライザー１５のビット連続防止用入力端子１８ｂにクロック信号が入力されるようになっている。これにより、シリアライザー１５から出力されたシリアル信号は、クロック信号が挿入された信号になる。そして、このようなシリアル信号が光伝送路４を伝送するので、ビット連続を防止することができる。

図１４に示された構成は、シリアライザー１５の入力端子にダミービットとしてのビット連続防止用入力端子１８ｂが設けられ、このダミービットにクロック信号が入力した構成であった。しかしながら、変形例２の光伝送システム１００は、この構成に限定されるものではない。

図１５（ａ）は、変形例２の光伝送システム１００の他の構成を示したブロック図であり、図１５（ｂ）は、図１５（ａ）に示す光伝送システム１００を伝送するクロック信号がデータ信号よりも低速である場合の信号波形図であり、図１５（ｃ）は、図１５（ａ）に示す光伝送システム１００を伝送するクロック信号が高速である（データ信号と同速である）場合の信号波形図である。なお、図１５（ｂ）・（ｃ）では、光伝送システム１００を伝送する信号を差動信号としている。

図１５（ａ）に示されるように、シリアライザー１５は、ＣＰＵ２９から出力された画像データ信号及びクロック信号をシリアル信号に変換し、光送信処理部２へ出力する。シリアル信号化された画像データ信号及びクロック信号は、光送信処理部２にて光信号に変換される。そして、変換された光信号は、光伝送路４を介して、光受信処理部３に伝送される。

光受信処理部３は、光伝送路４を介して伝送された、画像データ信号及びクロック信号の光信号の光を受光し、光電変換により電気信号に変換し、この電気信号を増幅し、デシリアライザー１６へ出力する。

デシリアライザー１６は、主制御基板２０側から伝送されたシリアル信号である、画像データ信号及びクロック信号をパラレル信号に変換し、ＬＣＤドライバ３９に入力する。

図１５（ｂ）・（ｃ）の（Ｉ）に示される信号は、ＣＰＵ２９から出力されるパラレル信号を示す。また、図１５（ｂ）・（ｃ）の（ＩＩ）に示される信号は、シリアライザー１５と光送信処理部２との間、及び光受信処理部３とデシリアライザー１６との間を伝送するシリアル信号を示す。また、図１５（ｂ）・（ｃ）の（ＩＩＩ）に示される信号は、デシリアライザー１６から出力されるパラレル信号を示す。

クロック信号がデータ信号よりも低速である場合、図１５（ｂ）の（ＩＩ）に示されるように、シリアライザー１５と光送信処理部２との間を伝送するシリアル信号は、画像データ信号にクロック信号が挿入された信号、すなわち、１データビット毎に“０”の値及び“１”の値のそれぞれが挿入される。そして、挿入される“０”の値及び“１”の値は、所定のデータビット毎（図１５においては２データビット毎）に交互に変わる。

一方、クロック信号が高速である（データ信号と同速である）場合、図１５（ｃ）の（ＩＩ）に示されるように、シリアライザー１５と光送信処理部２との間を伝送するシリアル信号は、１データビット毎に、“０”の値または“１”の値が交互に変わって、挿入された信号になる。

このようなシリアル信号が、光伝送路４を伝送することで、信号のビット連続が防止される。

また、図１５（ａ）〜（ｃ）に示される構成は、光伝送路４を介して伝送された、画像データ信号及びクロック信号の光信号を、デシリアライザー１６にてパラレル信号に変換し、ＬＣＤドライバ３９に入力する構成になっている。すなわち、クロック信号を伝送する電気伝送路５を必要としない構成になっている。それゆえ、図１５（ａ）〜（ｃ）に示される構成は、図１４に示された光伝送システム１００と比較して、クロック伝送分の電気配線を削減できるという効果を奏する。

また、クロック信号が高速である（データ信号と同速である）場合、シリアル信号は、１データビット毎に、“０”の値または“１”の値が、１データビット毎に交互に変わる。このため、クロック信号がデータ信号よりも低速である場合と比較して、ビット連続長が長くならず、確実にビット連続を防止することができる。さらには、光伝送モジュール１の信号伝送レート特性（低域カットオフ特性）が厳しく設定されていても、図１５（ｃ）の構成は対応可能になる。

なお、図１５（ａ）〜（ｃ）の構成では、光伝送システム１００を伝送する信号を差動信号としている。しかし、光伝送システム１００を伝送する信号は、この種の信号に限定されず、シングルエンド信号であっても、同様の効果を奏する。

また、クロック信号がデータ信号よりも低速である場合、シリアライザー１５の入力端子部分に、別途、クロック信号の反転信号が入力される入力端子が割り当てられていてもよい。これにより、光伝送路４を伝送するシリアル信号のビット連続長を確実に低減することができる。また、クロック信号がデータ信号よりも低速である場合、光伝送システム１００において、クロック信号は、例えば３０ＭＨｚ程度であればよい。

さらに、シリアライザー１５、及びデシアライザー１６は、位相同期回路（ＰＬＬ）を備えた構成であってもよい。

（応用例）
なお、本実施形態の光伝送システム１００は、例えば以下のような応用例に適用することが可能である。上述した実施形態では、応用例として携帯電話機４０に適用した例を用いて説明したが、これに限定されるものではなく、折り畳み式ＰＨＳ（Personal Handyphone System）、折り畳み式ＰＤＡ（Personal Digital Assistant）、折り畳み式ノートパソコン等の折り畳み式の電子機器のヒンジ部等にも適用することができる。

光伝送システム１００を、これらの折り畳み式電子機器に適用することにより、限られた空間で高速、大容量の通信を実現できる。したがって、例えば、折り畳み式液晶表示装置などの、高速、大容量のデータ通信が必要であって、小型化が求められる機器に特に好適である。

さらなる応用例として、光伝送システム１００は、印刷装置（電子機器）におけるプリンタヘッドやハードディスク記録再生装置における読み取り部など、駆動部を有する装置にも適用できる。

図１６（ａ）〜図１６（ｃ）は、光伝送システム１００を印刷装置５０に適用した例を示している。図１６（ａ）は、印刷装置５０の外観を示す斜視図である。この図に示すように、印刷装置５０は、用紙５４の幅方向に移動しながら用紙５４に対して印刷を行うプリンタヘッド５１を備えており、このプリンタヘッド５１に光伝送モジュール１の一端が接続されている。

図１６（ｂ）は、印刷装置５０における、光伝送システム１００が適用されている部分のブロック図である。この図に示すように、光伝送システム１００の一端部はプリンタヘッド５１に接続されており、他端部は印刷装置５０における本体側基板に接続されている。なお、この本体側基板には、印刷装置５０の各部の動作を制御する制御手段などが備えられる。

図１６（ｃ）及び図１６（ｄ）は、印刷装置５０においてプリンタヘッド５１が移動（駆動）した場合の、光伝送路４の湾曲状態を示す斜視図である。この図に示すように、光伝送路４をプリンタヘッド５１のような駆動部に適用する場合、プリンタヘッド５１の駆動によって光伝送路４の湾曲状態が変化するとともに、光伝送路４の各位置が繰り返し湾曲される。

したがって、本実施形態にかかる光伝送システム１００は、これらの駆動部に好適である。また、光伝送システム１００をこれらの駆動部に適用することにより、駆動部を用いた高速、大容量通信を実現できる。

図１７は、光伝送システム１００をハードディスク記録再生装置６０に適用した例を示している。

この図に示すように、ハードディスク記録再生装置６０は、ディスク（ハードディスク）６１、ヘッド（読み取り、書き込み用ヘッド）６２、基板導入部６３、駆動部（駆動モータ）６４、光伝送モジュール１を備えている。

駆動部６４は、ヘッド６２をディスク６１の半径方向に沿って駆動させるものである。ヘッド６２は、ディスク６１上に記録された情報を読み取り、また、ディスク６１上に情報を書き込むものである。なお、ヘッド６２は、光伝送モジュール１を介して基板導入部６３に接続されており、ディスク６１から読み取った情報を光信号として基板導入部６３に伝搬させ、また、基板導入部６３から伝搬された、ディスク６１に書き込む情報の光信号を受け取る。

このように、光伝送モジュール１をハードディスク記録再生装置６０におけるヘッド６２のような駆動部に適用することにより、高速、大容量通信を実現できる。

本実施形態の光伝送システム１００は、上記の応用例に加え、ビデオカメラ、ノートパソコン等の情報端末や基板間の信号伝送にも利用可能である。

本発明は上述した実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。

本発明は、各種機器間の光通信路にも適用可能であるとともに、小型、薄型の民生機器内に搭載される機器内配線としてのフレキシブルな光配線にも適用可能である。

本実施形態の折り畳み携帯電話機内に設けられた光伝送システムの概略構成を示すブロック図である。 （ａ）は本実施形態の光伝送モジュール１を内蔵した折り畳み式携帯電話機４０の外観を示す斜視図である。（ｂ）は、（ａ）におけるヒンジ部（破線で囲んだ部分）の透視平面図である。 本実施の形態に係る携帯電話機における、光伝送モジュールの概略構成を示すブロック図である。 （ａ）は、光伝送路の側面図であり、（ｂ）は、光伝送路における光伝送の状態を模式的に示した斜視図である。 光伝送モジュールの光伝送路を伝送するシリアル信号の信号パターンを示す概念図であり、（ａ）は、従来の光伝送システムにおけるシリアル信号パターンを示し、（ｂ）は、本実施形態の光伝送システム１００におけるシリアル信号パターンを示す。 光伝送モジュールにおける、信号伝送レートとエラーレートとの関係を示したグラフである。 連続ビットの連続数が、１５（制限数）よりも小さい場合、伝送規格のエラーレート仕様を満たすか否かを検証した結果を示す図である。 光伝送モジュールにおける利得の周波数特性を示し、周波数と利得との関係を示したグラフである。 （ａ）は、第１のビット連続防止用入力端子、及び第２のビット連続防止用入力端子の両方が割り当てられた構成を示すブロック図であり、（ｂ）は、第１のビット連続防止用入力端子、及び第２のビット連続防止用入力端子の両方が割り当てられた場合におけるシリアル信号パターンとを示す概念図である。 第１のビット連続防止用入力端子、及び第２のビット連続防止用入力端子の具体例を示したブロック図である。 （ａ）は、変形例１として光伝送システムにおける、ＣＰＵとシリアライザーとの間の入力信号線の配置を模式的に示したブロック図であり、（ｂ）は、変形例１としての光伝送システムにおけるシリアル信号パターンを示す概念図である。 シリアライザーの入力ポートの一例を示した模式図である。 変形例２の光伝送システムに備えられたシリアライザーの構成を示すブロック図である。 変形例２の光伝送システムの構成を示したブロック図である。 （ａ）は、変形例２の光伝送システムの他の構成を示したブロック図であり、（ｂ）は、（ａ）に示す光伝送システムを伝送するクロック信号がデータ信号よりも低速である場合の信号波形図であり、（ｃ）は、（ａ）に示す光伝送システム１００を伝送するクロック信号が高速である（データ信号と同速である）場合の信号波形図である。 （ａ）は、本実施形態の光伝送システムを備えた印刷装置の外観を示す斜視図であり、（ｂ）は、（ａ）に示した印刷装置の主要部を示すブロック図であり、（ｃ）および（ｄ）は、印刷装置においてプリンタヘッドが移動（駆動）した場合の、光伝送路の湾曲状態を示す斜視図である。 本実施形態の光伝送システムを備えたハードディスク記録再生装置の外観を示す斜視図である。 光伝送モジュールを内蔵した折り畳み式携帯電話機における、光伝送モジュールが適用されている部分のブロック図である。

符号の説明

１ 光伝送モジュール
２ 光送信処理部
２１ Ｉ／Ｆ回路
２２ 発光駆動部（光変換器）
２３ 発光部
２９ ＣＰＵ（信号発生部）
３ 光受信処理部
３１ 受光部
３２ 検出回路
３３ 増幅部
３４ Ｉ／Ｆ回路
４ 光伝送路
５ 電気伝送路（電気信号線）
１５ シリアライザー（光伝送用並列直列変換器。）
１５ａ ビット連続防止用入力端子
１５ｂ データ入力端子
１６ デシリアライザー
１００ 光伝送システム

Claims (17)

1. 複数の２値信号がそれぞれ並列に入力される複数の入力端子を備え、入力された複数の２値信号を、直列の２値信号に変換し、光伝送モジュールへ伝送する光伝送用並列直列変換器であって、
   上記複数の入力端子には、
   上記直列の２値信号について、同一の値が所定のビット数連続しないように、“１”信号または“０”信号を挿入するためのビット連続防止用入力端子が割り当てられていることを特徴とする光伝送用並列直列変換器。
2. 上記光伝送モジュールの信号伝送レートの最小値をｆｍｉｎとし、上記直列の２値信号の信号伝送レートをＲとしたとき、
   上記所定のビット数ｎは、下記式（１）
   ｎ＜Ｒ／ｆｍｉｎ …（１）
   を満たすものであることを特徴とする請求項１に記載の光伝送用並列直列変換器。
3. 上記ビット連続防止用入力端子として、
   “０”の値が所定のビット数連続しないように“１”信号を挿入するための第１のビット連続防止用入力端子、または、
   “１”の値が所定のビット数連続しないように“０”信号を挿入するための第２のビット連続防止用入力端子が割り当てられていることを特徴とする請求項１に記載の光伝送用並列直列変換器。
4. 上記第１のビット連続防止用入力端子、及び上記第２のビット連続防止用入力端子の両方が割り当てられていることを特徴とする請求項３に記載の光伝送用並列直列変換器。
5. 上記複数の入力端子において、上記第１のビット連続防止用入力端子、及び上記第２のビット連続防止用入力端子は、互いに等間隔であり、かつ交互になるように割り当てられていることを特徴とする請求項４に記載の光伝送用並列直列変換器。
6. 上記第１のビット連続防止用入力端子、及び上記第２のビット連続防止用入力端子が隣接していることを特徴とする請求項４に記載の光伝送用並列直列変換器。
7. 上記第１のビット連続防止用入力端子には、電源電圧が入力されており、
   上記第２のビット連続防止用入力端子には、接地電圧が入力されていることを特徴とする請求項３に記載の光伝送用並列直列変換器。
8. 電源用端子及び接地用端子をさらに備えており、
   上記第１のビット連続防止用入力端子は、上記電源用端子に近接して配置されて接続されており、
   上記第２のビット連続防止用入力端子は、上記接地用端子に近接して配置されて接続されていることを特徴とする請求項７に記載の光伝送用並列直列変換器。
9. 大部分の期間“０”の値となる上記２値信号が入力される端子を、上記第２のビット連続防止用入力端子として割り当て、
   大部分の期間“１”の値となる上記２値信号が入力される端子を、上記第１のビット連続防止用入力端子として割り当てることを特徴とする請求項３に記載の光伝送用並列直列変換器。
10. 上記複数の入力端子には、データ信号が入力されるデータ信号入力端子が割り当てられており、
    上記ビット連続防止用入力端子には、クロック信号が入力されていることを特徴とする請求項１に記載の光伝送用並列直列変換器。
11. 上記クロック信号が、上記データ信号よりも低速であることを特徴とする請求項１０に記載の光伝送用並列直列変換器。
12. 上記クロック信号が、上記データ信号よりも高速または同速であることを特徴とする請求項１０に記載の光伝送用並列直列変換器。
13. 上記複数の入力端子には、上記クロック信号の反転信号がさらに入力されていることを特徴とする請求項１０に記載の光伝送用並列直列変換器。
14. 複数の２値信号をそれぞれ並列に出力する信号発生部と、
    上記複数の２値信号を入力し、直列の２値信号に変換する、請求項１に記載の光伝送用並列直列変換器と、
    上記光伝送用並列直列変換器から出力した直列の２値信号を光信号に変換する光変換器を有し、該光変換器により変換された光信号を、光伝送路を介して伝送させる光伝送モジュールとを備えたことを特徴とする光伝送システム。
15. 上記信号発生部から出力されるデータ信号に対し、該信号発生部から出力されるクロック信号に基づいて制御を行う制御部を備え、
    上記信号発生部は、上記データ信号及びクロック信号を、並列の２値信号として出力し、
    上記クロック信号を上記信号発生部から上記制御部に伝送する電気信号線をさらに備えており、
    上記光伝送用並列直列変換器は、上記電気信号線からの上記クロック信号が上記ビット連続防止用入力端子に入力されていることを特徴とする請求項１４に記載の光伝送システム。
16. 上記信号発生部から出力されるデータ信号に対し、該信号発生部から出力されるクロック信号に基づいて制御を行う制御部を備え、
    上記信号発生部は、上記データ信号及びクロック信号を、並列の２値信号として出力し、
    上記光伝送モジュールは、上記光変換器により、少なくともクロック信号を光信号に変換し、該光信号を、光伝送路を介して伝送させ、上記制御部へ出力することを特徴とする請求項１４に記載の光伝送システム。
17. 請求項１４に記載の光伝送システムを備えた電子機器。

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