KR101194451B1 - 광전송용 병렬직렬 변환기, 광전송 시스템, 및 전자 기기 - Google Patents

Abstract

본 발명의 시리얼라이저(15)는, 복수의 2치 신호가 각각 병렬로 입력되는 복수의 입력 단자(15a?15b)를 구비하고, 입력된 복수의 2치 신호를, 직렬의 2치 신호로 변환하고, 광전송 모듈(1)에 전송하는 것으로서, 복수의 입력 단자(15a?15b)에는, 직렬의 2치 신호에 관해, 동일한 값이 소정의 비트수 연속하지 않도록, "1"신호 또는 "0"신호를 삽입하기 위한 비트 연속 방지용 입력 단자(15a)가 할당되어 있기 때문에, 비용 및 사이즈의 증가 없이, 간단한 구성으로, 코딩 기능이 없는 신호 발생원이라도 비트의 연속 방지를 실현할 수 있다.

Description

광전송용 병렬직렬 변환기, 광전송 시스템, 및 전자 기기{PARALLEL-SERIAL CONVERTER FOR OPTICAL TRANSMISSION, OPTICAL TRANSMISSION SYSTEM, AND ELECTRONIC APPARATUS}

본 발명은, 광전송용 병렬직렬 변환기, 광전송 시스템, 및 전자 기기에 관한 것이다.

근래, 휴대 전화의 LCD(Liquid Crystal Display)의 고정밀화에 따라, LCD와 어플리케이션 프로세서 사이의 데이터의 전송 속도의 고속화가 요구되고 있다. 또한, 휴대 전화의 박형화가 진행됨에 따라, 데이터 전송을 위한 배선수의 삭감이 요구되고 있다. 이와 같은 배경하에서, LCD와 어플리케이션 프로세서 사이의 데이터의 전송 방식으로서, 종래의 패럴렐 전송에 대신하여, 시리얼 전송이 널리 보급되기 시작하고 있다. 그러나, 종래의 전기배선에서는, 배선의 소(小)스페이스화, 전자 복사(EMI; Electromagnetic interference)가 현저화되기 때문에, 전송 속도의 고속화에는 한계가 있다. 그래서, 이와 같은 문제를 해결하기 위해, LCD와 어플리케이션 프로세서를 광도파로 등의 광전송로에 접속하고, 데이터 신호를 광신호로서 전송하는 방법이 시도되고 있다.

광도파로는, 코어라고 불리는 심(芯)과 그것을 덮는 클래드(clad)라고 불리는 칼집의 2중 구조가 되어 있고, 클래드보다도 코어의 굴절율이 높게 되어 있다. 이에 의해, 코어에 입사한 광신호는, 코어 내부에서 전반사를 반복함에 의해 전반된다.

여기서, 광전송로를 구비한 광전송 모듈의 개략 구성에 관해, 도면을 이용하여 이하에 나타낸다. 도 18은 광전송 모듈을 내장한 절첩식 휴대 전화기에서의, 광전송 모듈이 적용되어 있는 부분의 블록도이다.

광전송 모듈(100)은, 주(主)제어 기판(마스터측 기판)(20)과, 어플리케이션 회로 기판(슬레이브측 기판)(30)을 구비하고 있다. 주제어 기판(20)에는, CPU(29)가 탑재되어 있다. 또한, 어플리케이션 회로 기판(30)에는, LCD(Liquid Crystal Display), LCD를 구동 제어하는 LCD 드라이버(39), 카메라 모듈 등의 각종 어플리케이션이 탑재되어 있다.

주제어 기판(20)에는, 광원 구동 회로(발광 구동부) 및 발광부(발광 소자; VCSEL(Vertical Cavity-Surface Emitting Laser))를 포함하는 광송신 처리부(2)가 접속되어 있다. 또한, 슬레이브측 기판(30)에는, 수광부(수광 소자; PD(Photo-Diode)) 및 수신(앰프) IC를 포함하는 광수신 처리부(3)가 접속되어 있다. 그리고, 광파이버나 고(高) 굴곡의 광도파로 등의 광전송로(4)가, 광송신 처리부(2) 및 광수신 처리부(3)의 사이를 접속하고, 광신호를 전송하고 있다.

다음에, 광전송 모듈(100)에서의 광전송의 구조에 관해 간단히 설명한다. 우선, 주제어 기판(20)으로부터 인터페이스 회로(이하, I/F 회로라고 한다)(21)를 통하여 입력되는 전기신호에 의거하여, 발광 구동부(드라이버)(22)가 발광부(33)의 발광을 구동하고, 발광부(23)가 광전송로(4)의 광입사면에 대해 광을 조사한다. 그리고, 광전송로(4)의 광입사면에 조사된 광은, 광전송로(4) 내로 도입되고, 광전송로(4)의 광출사면에서 출사된다. 그리고, 광전송로(4)의 광출사면에서 출사된 광은, 수광부(31)에 의해 수광되고, 검출 회로(32)에서 수광이 검출된 후, 전기신호로 변환된다. 변환된 전기신호는, 증폭부(앰프)(33)에 의해 소망하는 값으로 증폭되고, I/F 회로(34)를 통하여, 어플리케이션 회로 기판(30)의 예를 들면 LCD 드라이버(39)에 입력된다.

이와 같은 광전송 모듈을 이용함에 의해, 예를 들면 휴대 전화기 내에 탑재되는 주제어 기판으로부터 어플리케이션 회로 기판으로의 고속이면서 대용량의 데이터 전송이 가능해진다. 이와 같이, 광전송 모듈은, 데이터 전송 모듈로서 매우 우수한 것이다.

그런데, 상기한 구성과 같이, 기존의 휴대 전화용으로 전기배선용 I/F 회로에 광전송 모듈을 적용한 경우, 광전송 모듈의 특성상, 저역(低域)의 신호를 전송하기 어렵다는 문제가 있다. 특히, 전송되는 신호의 비트의 연속 길이가 길어지면, 전송 신호의 저역 특성이 늘어난다. 그 때문에, 종래의 전기배선에 의한 시리얼 전송에 그대로 광전송로를 도입하는 것에는 과제가 있다.

예를 들면 특허 문헌 1에는, 광전송 시스템에 있어서, 전송 신호의 비트 연속을 방지하기(저역 신호의 전송을 방지하기) 위해, CPU(29)에 출력 신호를 부호화하는 부호부를 마련하고, 코딩 기능을 부가한 구성이 개시되어 있다. 또한, 코딩 기능으로서는, 8B10B 변환이 일반적으로 알려져 있다. 이 8B10B 변환이란, 8비트의 정보를 10비트의 심볼(전송 캐릭터)로 표현하는 데이터 전송 부호화의 알고리즘이다. 이 8B10B 변환에 의해, 전송 신호에 일정 수 이상, "0"의 값이 연속하지 않게 된다.

그러나, 코딩 기능을 부가한 CPU(29)는, 소비 전력, 사이즈, 및 비용이 증대하는 문제가 있다. 그 때문에, 상기 특허 문헌 1에 개시된 구성은, 실용에 제공할 수가 없다.

또한, 코딩 기능만을 갖는 IC 시판품이 흔하지 않기 때문에, 코딩 기능이 없는 CPU(29)를 광전송 시스템에 채용하는 것이 곤란하다. 또한, 코딩 기능만을 갖는 IC 시판품을, 코딩 기능을 부가하지 않은 CPU(29)의 광전송 시스템에 채용한 경우, 광통신용 IC의 소비 전력의 증대, 신호 파형 특성 열화, 시퀀스 타이밍의 조정이라는 수많은 문제가 있어서, 실용에 제공할 수가 없다는 문제가 있다.

특허 문헌 1 : 일본국 공개특허공보 특개2001-230678호 공보(2001년 8월 24일 공개)

본 발명은, 상기한 문제점을 감안하여 이루어진 것으로, 그 목적은, 비용 및 사이즈를 증가시키는 일 없이, 간단한 구성으로, 코딩 기능이 없는 신호 발생원(CPU)이라도 비트의 연속을 방지할 수 있는 광전송용 병렬직렬 변환기, 광전송 시스템, 및 전자 기기를 실현하는 것에 있다.

본 발명의 광전송용 병렬직렬 변환기는, 상기한 과제를 해결하기 위해, 복수의 2치 신호가 각각 병렬로 입력되는 복수의 입력 단자를 구비하고, 입력된 복수의 2치 신호를, 직렬의 2치 신호로 변환하고, 광전송 모듈에 전송하는 광전송용 병렬직렬 변환기로서, 상기 복수의 입력 단자에는, 상기 직렬의 2치 신호에 대해, 동일한 값이 소정의 비트수 연속하지 않도록, "1"신호 또는 "0"신호를 삽입하기 위한 비트 연속 방지용 입력 단자가 할당되어 있는 것을 특징으로 하고 있다.

상기한 구성에 의하면, 미리, 광전송용 병렬직렬 변환기에서의, 복수의 2치 신호가 각각 병렬로 입력되는 복수의 입력 단자에, 비트 연속 방지용 입력 단자가 할당되어 있다. 그리고, 이 비트 연속 방지용 입력 단자는, 광전송 모듈에 전송하는 직렬의 2치 신호에 대해, 동일한 값이 소정의 비트수 연속하지 않도록, "1"신호 또는 "0"신호를 삽입하도록 되어 있다. 이에 의해, 상기한 구성에 의하면, 직렬의 2치 신호는, 동일 비트의 연속수가 제한되고, 연속 비트의 문제가 해결된다.

또한, 상기한 구성에서는, 광전송용 병렬직렬 변환기의 복수의 입력 단자에, 비트 연속 방지용 입력 단자를 할당하는 것만으로 연속 비트의 문제를 해결하고 있기 때문에, 특허 문헌 1과 같이 부호부(符號部)를 마련한 구성과 비교하여, 비용, 사이즈, 및 소비 전력을 증가시키는 일 없이, 간이한 구성으로 연속 비트를 회피할 수 있다.

본 발명의 광전송 시스템은, 상기한 과제를 해결하기 위해, 복수의 2치 신호를 각각 병렬로 출력하는 신호 발생부와, 상기 복수의 2치 신호를 입력하고, 직렬의 2치 신호로 변환하는, 상술한 광전송용 병렬직렬 변환기와, 상기 광전송용 병렬직렬 변환기로부터 출력한 직렬의 2치 신호를 광신호로 변환하는 광변환기를 가지며, 상기 광변환기에 의해 변환된 광신호를, 광전송로를 통하여 전송시키는 광전송 모듈을 구비한 것을 특징으로 하고 있다.

이에 의해, 특허 문헌 1과 같이 부호부를 마련한 구성과 비교하여, 비용, 사이즈, 및 소비 전력을 증가시키는 일 없이, 간이한 구성으로 연속 비트를 회피할 수 있는 광전송 시스템을 실현할 수 있다.

본 발명의 전자 기기는, 상기한 과제를 해결하기 위해, 상술한 광전송 시스템을 구비한 것을 특징으로 하고 있다.

이에 의해, 특허 문헌 1과 같이 부호부를 마련한 구성과 비교하여, 비용, 사이즈, 및 소비 전력을 증가시키는 일 없이, 연속 비트를 회피할 수 있다. 나아가서는, 간이한 구성으로 광전송 모듈에 의한 광전송 시스템을 전자 기기에 적용할 수 있다. 또한, 전자 기기에 본 발명의 광전송 시스템을 적용함으로써, 전자 기기 내의 실장 기판의 배선 배치의 간이화, 전자 기기 내부의 스페이스 절약화를 실현할 수 있다.

본 발명의 또한 다른 목적, 특징, 및 우수한 점은, 이하에 도시하는 기재에 의해 충분히 알 것이다.

도 1은 본 실시 형태의 절첩식 휴대 전화기 내에 마련된 광전송 시스템의 개략 구성을 도시하는 블록도.
도 2의 (a)는 본 실시 형태의 광전송 모듈(1)을 내장한 절첩식 휴대 전화기(40)의 외관을 도시하는 사시도. (b)는 (a)에서의 힌지부(파선으로 둘러싼 부분)의 투시 평면도.
도 3은 본 실시의 형태에 관한 휴대 전화기에서의, 광전송 모듈의 개략 구성을 도시하는 블록도.
도 4의 (a)는 광전송로의 측면도, (b)는 광전송로에서의 광전송의 상태를 모식적으로 도시한 사시도.
도 5는 광전송 모듈의 광전송로를 전송하는 시리얼 신호의 신호 패턴을 도시하는 개념도로서, (a)는 종래의 광전송 시스템에서의 시리얼 신호 패턴을 도시하는 도면, (b)는 본 실시 형태의 광전송 시스템(100)에서의 시리얼 신호 패턴을 도시하는 도면.
도 6은 광전송 모듈에서의, 신호 전송 레이트와 에러 레이트와의 관계를 도시한 그래프.
도 7은 연속 비트의 연속수가, 15(제한수)보다 작은 경우, 전송 규격의 에러 레이트 사양을 충족시키는지의 여부를 검증한 결과를 도시하는 도면.
도 8은 광전송 모듈에서의 이득의 주파수 특성을 나타내고, 주파수와 이득과의 관계를 도시한 그래프.
도 9의 (a)는 제 1의 비트 연속 방지용 입력 단자, 및 제 2의 비트 연속 방지용 입력 단자의 양쪽이 할당된 구성을 도시하는 블록도, (b)는 제 1의 비트 연속 방지용 입력 단자, 및 제 2의 비트 연속 방지용 입력 단자의 양쪽이 할당된 경우에 있어서의 시리얼 신호 패턴을 도시하는 개념도.
도 10은 제 1의 비트 연속 방지용 입력 단자, 및 제 2의 비트 연속 방지용 입력 단자의 구체예를 도시한 블록도.
도 11의 (a)는 변형례 1로서 광전송 시스템에서의, CPU와 시리얼라이저 사이의 입력 신호선의 배치를 모식적으로 도시한 블록도, (b)는 변형례 1로서의 광전송 시스템에서의 시리얼 신호 패턴을 도시하는 개념도.
도 12는 시리얼라이저의 입력 포트의 한 예를 도시한 모식도.
도 13은 변형례 2의 광전송 시스템에 구비된 시리얼라이저의 구성을 도시하는 블록도.
도 14는 변형례 2의 광전송 시스템의 구성을 도시한 블록도.
도 15의 (a)는 변형례 2의 광전송 시스템의 다른 구성을 도시한 블록도, (b)는 (a)에 도시하는 광전송 시스템을 전송하는 클록 신호가 데이터 신호보다도 저속인 경우의 신호 파형도, (c)는 (a)에 도시하는 광전송 시스템(100)을 전송하는 클록 신호가 고속인(데이터 신호와 동속인) 경우의 신호 파형도.
도 16의 (a)는 본 실시 형태의 광전송 시스템을 구비한 인쇄 장치의 외관을 도시하는 사시도, (b)는 (a)에 도시한 인쇄 장치의 주요부를 도시하는 블록도, (c) 및 (d)는, 인쇄 장치에서 프린터 헤드가 이동(구동)한 경우의, 광전송로의 만곡 상태를 도시하는 사시도.
도 17은 본 실시 형태의 광전송 시스템을 구비한 하드 디스크 기록 재생 장치의 외관을 도시하는 사시도.
도 18은 광전송 모듈을 내장한 절첩식 휴대 전화기에서의, 광전송 모듈이 적용되어 있는 부분의 블록도.

본 발명의 한 실시 형태에 관해 도 1 내지 도 17에 의거하여 설명하면 이하와 같다.

즉, 본 실시 형태에서는, 조작 키를 구비하는 본체부와, 표시 화면을 구비하는 덮개부와, 상기 본체부에 상기 덮개부를 회전 가능하게 접속하는 힌지부로 이루어지는 절첩식 휴대 전화기에 있어서, 상기 본체부 및 상기 덮개부의 사이에서의 정보(데이터) 전송을 상기 힌지부 내에 마련된 광전송 모듈을 통하여 행하는 구성을 예로 들어 설명한다.

도 1은, 본 실시 형태의 절첩식 휴대 전화기(40) 내에 마련된 광전송 시스템(1)의 개략 구성을 도시하는 블록도이다. 도 2의 (a)는 본 실시 형태의 광전송 모듈(1)을 내장한 절첩식 휴대 전화기(40)의 외관을 도시하는 사시도이다. 도 2의 (b)는 도 2의 (a)에서의 힌지부(41)(파선으로 둘러싼 부분)의 투시 평면도이다.

도 1 및 도 2의 (a)?(b)에 도시하는 바와 같이, 본 실시의 형태에 관한 절첩식 휴대 전화기(40)(이하, 단지 휴대 전화기(40)로 나타낸다)는, 본체부(42)와, 본체부(42)의 일단에 마련된 힌지부(41)와, 힌지부(41)를 축으로 하여 회전 가능하게 마련된 덮개부(43)로 구성되어 있다.

본체부(42)는, 휴대 전화기(40)를 조작하기 위한 조작 키(44)를 구비함과 함께, 그 내부에 주제어 기판(20)을 구비하고 있다. 덮개부(43)는, 외부에 표시 화면(45) 및 카메라(도시 생략)를 구비함과 함께, 내부에 어플리케이션 회로 기판(30)을 구비하고 있다. 드라이버(39) 등이 탑재되어 있다.

상술한 바와 같은 구성을 갖는 휴대 전화기(40)에 있어서, 주제어 기판(20)과 어플리케이션 회로 기판 사이의 정보(데이터) 전송은, 광전송 모듈(1)을 통하여 행하여진다.

도 1에 도시되는 바와 같이, 본체부(42)측의 주제어 기판(20)은, 자체 기판(20)에 탑재되는 각 소자(도시 생략)를 통괄 제어하는 CPU(신호 발생부)(29)와, 시리얼/패럴렐 변환기로서의 시리얼라이저(15)를 구비하고 있다. 이 시리얼라이저(P/S 변환기)(15)는, 패럴렐(병렬)의 신호(이하, 패럴렐 신호라고 기재한다)를 시리얼(직렬)의 신호(이하, 시리얼 신호라고 기재한다)로 변환한다.

어플리케이션 회로 기판(30)은, CPU(29)로부터 전송되는 화상 데이터(2치 신호)에 의거하여 화상을 표시하는 LCD(Liquid Crystal Display)(도시 생략), LCD를 구동 제어하는 구동부로서의 LCD 드라이버(제어부)(39)와, 시리얼/패럴렐 변환기로서의 디시리얼라이저(16)를 구비하고 있다. 이 디시리얼라이저(16)는, 시리얼 신호를 패럴렐 신호로 변환한다.

(광전송 모듈의 구성)

다음에 도 1 및 도 3을 참조하여 상기 광전송 모듈(1)의 구성에 관해 설명한다. 도 3은, 본 실시의 형태에 관한 휴대 전화기(40)에서의, 광전송 모듈(1)의 개략 구성을 도시하는 블록도이다.

도 1 및 도 3에 도시하는 바와 같이, 광전송 모듈(1)은, CPU(29)를 탑재하는 주제어 기판(20)에 접속된 광송신 처리부(2)와, LCD 드라이버(39) 등의 어플리케이션 회로를 탑재하는 어플리케이션 회로 기판(30)에 접속되는 광수신 처리부(3)와, 광송신 처리부(2) 및 광수신 처리부(3) 사이를 접속하는 광배선으로 이루어지는 광전송로(4)를 구비하여 이루어지는 구성이다.

상기 광전송로(4)는, 발광부(23)로부터 출사되는 데이터 신호로서의 광신호를 수광부(31)까지 전송하는 매체이다. 광전송로(4)의 상세에 관해서는 후술한다.

도 3에 도시하는 바와 같이 광송신 처리부(2)는, 인터페이스 회로(이하, I/F 회로라고 기재한다)(21), 발광 구동부(광변환기)(22), 및 발광부(23)를 구비하여 이루어지는 구성이다.

상기 I/F 회로(21)는, 외부로부터 주파수 레벨이 다른 신호를 수신하기 위한 회로이다. 이 I/F 회로(21)는, 외부로부터 광전송 모듈(1) 내에 입력되는 전기신호의 전기배선과 발광 구동부(22) 사이에 마련되어 있다.

상기 발광 구동부(22)는, I/F 회로(21)를 통하여 외부로부터 광전송 모듈(1) 내에 입력된 전기신호에 의거하여 발광부(23)의 발광을 구동하는 것이다. 이 발광 구동부(22)는, 예를 들면 발광 구동용의 IC(Integrated Circuit)에 의해 구성할 수 있다.

발광부(23)는, 발광 구동부(22)에 의한 구동 제어에 의거하여 발광하는 것이다. 이 발광부(23)는, 예를 들면 VCSEL(Vertical Cavity-Surface Emitting Laser) 등의 발광 소자에 의해 구성할 수 있다. 이 발광부(23)로부터 발하여진 광은, 광신호로서 광전송로(4)의 광 입사측 단부(端部)에 조사된다.

이와 같이, 광송신 처리부(2)는, 상기 광송신 처리부(2)에 입력되는 전기신호를, 상기 전기신호에 응한 광신호로 변환하여, 광전송로(4)에 출력한다.

다음에, 광수신 처리부(3)는, 수광부(31), 검출 회로(32), 증폭부(앰프)(33), 및 I/F 회로(34)를 구비하여 이루어지는 구성이다.

상기 수광부(31)는, 광전송로(4)의 광출사측 단부에서 출사된 광신호로서의 광을 수광하고, 광전 변환에 의해 전기신호를 출력하는 것이다. 이 수광부(31)는, 예를 들면 PD(Photo-Diode) 등의 수광 소자에 의해 구성할 수 있다. 또한, 검출 회로(32)는, 수광부(31)가 광신호를 수신하였는지의 여부를 판단한다.

증폭부(33)는, 수광부(31)?검출 회로(32)로부터 출력된 전기신호를 소망하는 값으로 증폭하여 외부에 출력하는 것이다. 이 증폭부(33)는, 예를 들면 증폭용의 IC에 의해 구성할 수 있다.

I/F 회로(34)는, 증폭부(33)에 의해 증폭된 전기신호를 광전송 모듈(1)의 외부에 출력하기 위한 회로이다. I/F 회로(34)는, 외부에 전기신호를 전송하는 전기배선과 접속하고 있고, 증폭부(32)와 이 전기배선 사이에 마련된다.

이와 같이, 광수신 처리부(3)는, 광전송로(4)를 통하여 광송신 처리부(2)로부터 출력되는 광신호를 수신하여, 상기 광신호에 응한 전기신호로 변환한 후, 소망하는 신호치로 증폭하여 외부에 출력할 수 있다.

(광전송로의 구성)

다음에, 광전송로(4)의 상세에 대해 도 4의 (a) 및 도 4의 (b)를 이용하여 설명한다. 도 4의 (a)는 광전송로(4)의 측면도를 도시하고 있다. 동 도면에 도시하는 바와 같이, 광전송로(4)는, 광전송 방향을 축으로 하는 기둥형상 형상의 코어부(4α)와, 코어부(4α)의 주위를 둘러싸도록 마련된 클래드부(4β)를 구비한 구성으로 되어 있다. 코어부(4α) 및 클래드부(4β)는 투광성을 갖는 재료에 의해 구성되어 있음과 함께, 코어부(4α)의 굴절율은, 클래드부(4β)의 굴절율보다도 높게 되어 있다. 이에 의해, 코어부(4α)에 입사한 광신호는, 코어부(4α) 내부에서 전반사를 반복함에 의해 광전송 방향으로 전송된다.

코어부(4α) 및 클래드부(4β)를 구성하는 재료로서는, 유리나 플라스틱 등을 사용하는 것이 가능하지만, 충분한 가요성을 갖는 광전송로(4)를 구성하기 위해서는, 아크릴계, 에폭시계, 우레탄계, 및 실리콘계 등의 수지 재료를 사용하는 것이 바람직하다. 또한, 클래드부(4β)를 공기 등의 기체로 구성하여도 좋다. 또한, 클래드부(4β)를 코어부(4α)보다도 굴절율이 작은 액체의 분위기하에서 사용하여도 같은 효과를 얻을 수 있다.

다음에, 광전송로(4)에 의한 광전송의 구조에 관해 도 4의 (b)를 이용하여 설명한다. 도 4의 (b)는 광전송로(4)에서의 광전송의 상태를 모식적으로 도시하고 있다. 동 도면에 도시하는 바와 같이, 광전송로(4)는 가요성을 갖는 기둥형상 형상의 부재에 의해 구성된다. 또한, 광전송로(4)의 광 입사측 단부에는 광입사면(4A)이 마련되어 있음과 함께, 광출사측 단부에는 광출사면(4B)이 마련되어 있다.

발광부(23)로부터 출사된 광은, 광전송로(4)의 광전송 방향에 대해 직각 또는 거의 직각이 되는 방향에서, 광전송로(4)의 광 입사측 단부에 입사된다. 입사된 광은, 광입사면(4A)에서 반사됨에 의해 광전송로(4) 내로 도입되고 코어부(4α) 내를 진행한다. 광전송로(4) 내를 진행하여 광출사측 단부에 도달한 광은, 광출사면(4B)에서 반사됨에 의해, 광전송로(4)의 광전송 방향에 대해 직각 또는 거의 직각이 되는 방향으로 출사된다. 출사된 광은, 수광부(31)에 조사되고, 수광부(31)에서 광전 변환이 행하여진다.

이와 같은 구성에 의하면, 광전송로(4)에서의 광전송 방향에 대해 직각 또는 거의 직각이 되는 방향에, 광원으로서의 발광부(23)를 배치하는 구성으로 하는 것이 가능해진다. 따라서, 예를 들면 기판면에 평행하게 광전송로(4)를 배치하는 것이 필요하게 되는 경우에, 광전송로(4)와 기판면 사이에, 그 기판면의 법선 방향으로 광을 출사하도록 발광부(23)를 마련하면 좋게 된다. 이와 같은 구성은, 예를 들면 발광부(23)를 기판면에 평행하게 광을 출사하도록 설치하는 구성보다도, 실장이 용이하고, 또한, 구성으로서도 보다 컴팩트하게 할 수 있다. 이것은, 발광부(23)의 일반적인 구성이, 광을 출사하는 방향의 사이즈보다도, 광을 출사한 방향에 직각인 방향의 사이즈의 쪽이 크게 되어 있음에 의한 것이다. 또한 동일면 내에 전극과 발광부(23)가 있는 평면 실장용 발광 소자를 사용하는 구성에도 적용이 가능하다.

또한, 동 도면에 도시하는 광전송로(4)는, 상술한 바와 같이, 광입사면(4A) 및 광출사면(4B)이 경사하고 있는 구성이지만, 본 실시 형태에서의 광전송로(4)는, 양 단면이 광전송 방향에 대해 직교하는 구성이라도 좋다. 즉, 광전송로(4)의 외형이, 직육면체 형상으로 형성되어 있어도 좋다.

(광전송 시스템(100))

다음에, 본체부(42)와 덮개부(43) 사이, 즉 주제어 기판(20)과 어플리케이션 회로 기판(30) 사이에서의 정보 전송에 관해, 도 1, 도 3을 이용하여 설명하면, 이하와 같다.

광전송 모듈(1)을 통한 광전송 시스템(100)에서는, CPU(29), LCD 드라이버(39)로, 패럴렐 신호(병렬의 2치 신호)의 데이터 통신이 행하여지고, 광전송로(4)로, 시리얼 신호(직렬의 2치 신호)의 데이터 통신이 행하여진다. 여기서는, 데이터 통신의 한 예로서, CPU(29)가, 도시하지 않은 LCD에 화상을 표시시키기 위해, 화상 데이터를 LCD 드라이버(39)에 전송하는 경우에 관해 설명한다. CPU(29)는, LCD에서 표시시키는 화상의 화상 데이터 신호를 패럴렐 신호로 출력한다. CPU(29)로부터 출력된 화상 데이터 신호는, 시리얼라이저(광전송용 병렬직렬 변환기)(15)에 입력된다.

시리얼라이저(15)는, CPU(29)로부터 출력된 화상 데이터 신호(data)를 시리얼 신호(직렬의 2치 신호)로 변환하고, 광송신 처리부(2)에 출력한다. 시리얼 신호화된 화상 데이터 신호(data)는, 광송신 처리부(2)의 I/F 회로(21)를 통하여, 발광 구동부(22)에 입력된다. 그리고, 발광 구동부(22)가 발광부(23)를 구동시킴에 의해, 발광부(23)가 발광한다. 발광부(23)로부터 출사된 광은, 광전송로(4)를 통하여, 광수신 처리부(3)에 전송된다.

광수신 처리부(3)의 수광부(31)는, 광전송로(4)를 통하여 전송된, 화상 데이터 신호(data)의 광신호의 광을 수광하고, 광전 변환에 의해 전기신호로 변환하고, 이 전기신호를 검출 회로(32)에 출력한다. 검출 회로(32)는, 이 전기신호에 의거하여, 수광부(31)가 광신호를 수신하였는지 여부를 판단하고, 화상 데이터 신호(data)의 전기신호를 증폭부(33)에 출력한다. 증폭부(33)는, 화상 데이터 신호(data)의 전기신호를 증폭한 후, I/F 회로(34)를 통하여, 디시리얼라이저(16)에 출력한다.

디시리얼라이저(16)는, 주제어 기판(20)측부터 전송된 시리얼 신호인, 화상 데이터 신호(data)를 패럴렐 신호로 변환하고, LCD 드라이버(39)에 입력한다.

또한, 광수신 처리부(3)는, 상기한 바와 같은, 시리얼 신호를 수신할 수 있는 처리부로 한정되지 않는다. 광수신 처리부(3)는, 패럴렐 신호밖에 수신할 수가 없는 것이라도 좋다. 이 경우, 광수신 처리부(3) 내 또는 광수신 처리부(3) 밖에, 광전송로(4)를 통하여 전송된 시리얼 신호를 패럴렐 신호로 변환하는 디시리얼라이저를 구비한 구성을 들 수 있다.

LCD 드라이버(39)는, 화상 데이터 신호(data)에 의거하여, 화상 데이터의 기록을 행하고, LCD(도시 생략)의 표시 제어를 행한다. 또한, LCD(도시 생략)는, LCD 드라이버(39)의 제어에 의해, CPU(29)로부터 전송된 화상 데이터에 의거한 화상을 표시한다.

본 실시 형태에서의 광전송 시스템(100)은, CPU(29)로부터 출력된 패럴렐 신호의 시리얼라이저(15)를 통한 시리얼 신호화에 특징이 있다. 도 5는, 광전송 모듈의 광전송로를 전송하는 시리얼 신호의 신호 패턴을 도시하는 개념도로서, 도 5의 (a)는 종래의 광전송 시스템에서의 시리얼 신호 패턴을 도시하고, 도 5의 (b)는 본 실시 형태의 광전송 시스템(100)에서의 시리얼 신호 패턴을 도시한다.

도 5의 (a) 및 도 5의 (b)에 도시되는 「?」은, 시리얼라이저(15)에 입력되는 패럴렐 신호에 응하여, "0"의 값 또는 "1"의 값이 되고, 다른 값의 신호가 입력된다. 여기서, 시리얼라이저(15)에 입력되는 패럴렐 신호의 입력 단자수가 b개인 경우, 광전송로를 전송하는 시리얼 신호는, n비트(n≥b)의 신호 패턴이 반복된다. 즉, 패럴렐 신호의 입력 단자수가 b개인 경우에도, 시리얼라이저(15)에 의해서는, 시리얼라이저(15)로부터 출력된 신호는, 패리티 체크 기능 등의 신호가 부가되어, n비트가 된다.

도 5의 (a)에 도시되는 바와 같이, 종래의 광전송 시스템에서는, 광전송로를 전송하는 시리얼 신호는, 입력되는 패럴렐 신호에 응하여 다른 n비트의 신호 패턴이 반복된다. 이 때문에, 신호 패턴에 의해서는, "0"의 값 또는 "1"의 값이 무한하게 연속하는 연속 비트가 발생할 우려가 있다. 이 연속 비트의 문제를 해결하기 위해, 예를 들면 특허 문헌 1의 기술에서는, 광전송로를 전송하는 시리얼 신호를 부호화하는 부호화부가 마련되어 있다.

이에 대해, 본 실시 형태의 광전송 시스템(100)에서는, 미리, 시리얼라이저(15)의 입력 단자에 비트 연속 방지용 입력 단자(더미 비트)(15a)가 할당되어 있다. 그 때문에, 광전송로를 전송하는 시리얼 신호는, 도 5의 (b)에 도시되는 바와 같이, 소정의 비트(n비트)마다 "0"의 값 및 "1"의 값의 연속("10" 또는 "01")이 삽입되게 된다. 이에 의해, 시리얼 신호는, 동일 비트의 연속수가 제한되고, 연속 비트의 문제가 해결된다.

광전송 시스템(100)에서는, 상기한 바와 같이, 광전송로를 전송하는 시리얼 신호에 대해, 미리 소정 비트마다 "0"의 값 및 "1"의 값의 연속이 할당되어 있다. 그 때문에, 특허 문헌 1과 같이 부호부를 마련한 구성과 비교하여, 비용, 사이즈, 및 소비 전력을 증가시키는 일 없이, 간이한 구성으로 연속 비트를 회피할 수 있다.

(광전송로를 전송하는 시리얼 신호의 비트 연속의 제한수의 정의)

광전송 모듈(1)의 신호 전송은, 상기 모듈에 탑재된 광통신용 IC(IF 회로(21), 발광 구동부(22), 검출 회로(32), 증폭부(33), I/F 회로(34))의 대역(帶域) 특성의 제약을 받고 있고, 신호 전송 레이트의 한계치(이하, 전송 가능 레이트(fmin)라고 한다)가 존재한다. 사양 이외의 전송 레이트보다도 낮은, 즉, 광전송 모듈(1)의 신호 전송 레이트가 전송 가능 레이트(fmin) 이하인 경우, 도 6에 도시되는 바와 같은 이상이 생긴다. 도 6은, 광전송 모듈(1)에서의, 신호 전송 레이트와 에러 레이트와의 관계를 도시한 그래프이다. 또한, 동 도면에 도시된 파형도는, 광전송 모듈(1)의 광수신 처리부(3)로부터 출력되는 신호의 파형을 나타내고, 6각형으로 나타낸 영역이 에러 레이트의 규격을 나타낸다. 즉, 파형도에 도시된 파형이, 상기 6각형의 영역에 중복되면, 전송 규격의 에러 레이트 사양을 충족시키지 않고, 신호 전송 레이트가 악화하게 된다. 또한, 이 에러 레이트의 규격을 나타내는 영역은, 마스크 패턴이라고 말하여지고 있다. 또한, 마스크 패턴은, 도 6에 도시되는 6각형으로 한정되지 않고, 에러 레이트의 규격에 응하여 적절히 설정될 수 있다. 예를 들면, 마스크 패턴으로서는, 도 6에 도시하는 6각형 이외에, 마름모꼴 등을 들 수 있다.

동 도면에 도시되는 바와 같이, 광전송 모듈(1)의 신호 전송 레이트가 전송 가능 레이트(fmin) 이하인 경우, 광수신 처리부(3)로부터 출력되는 신호의 파형이, 상기 6각형의 영역에 중복되어 있던지, 일부 중복되어 있고, 에러 레이트가 상승하고 있다. 한편, 신호 전송 레이트가 전송 가능 레이트(fmin)보다 큰 경우, 광수신 처리부(3)로부터 출력되는 신호의 파형이, 상기 6각형의 영역에 중복되어 있지 않고, 전송 규격의 에러 레이트 사양을 충족시키고, 에러 레이트가 감소하고 있다.

또한, 광전송 모듈(1)의 신호 전송 레이트가 같아도, 모듈에 "0"신호 또는 "1"신호가 연속하여 입력된 경우, 결과로서, 모듈에 저역 신호가 입력된 것과 동등하게 된다. 이 때문에, 모듈에 "0"신호 또는 "1"신호가 연속하여 입력되는 경우에도, 에러 레이트가 상승한다.

광전송 시스템(100)에서는, 광전송로(4)를 전송하는 시리얼 신호의 연속 비트수(n)는, 전송 가능 레이트(fmin)에 의거하여 정의된다. 또한, 상기한 모듈에 "0"신호 또는 "1"신호가 연속하여 입력된 경우를 고려하면, 광전송 모듈의 신호 전송 레이트(f)를 R/n으로 한다(단, R은, 시리얼라이저(15)로부터 출력되는 시리얼 신호의 신호 전송 레이트).

즉, 광전송 시스템(100)에서는, 광전송 모듈(1)의 신호 전송 레이트의 최소치를 fmin으로 하고, 시리얼라이저(15)로부터 출력되는 시리얼 신호의 신호 전송 레이트를 R로 하였을 때, 광전송로(4)를 전송하는 시리얼 신호에 대해, 비트 연속수(n)가 하기 식(1)

n<R/fmin … (1)

을 충족시키도록, 시리얼라이저(15)의 입력 단자 부분에 비트 연속 방지용 입력 단자가 할당되어 있다.

이하, 상기 식(1)에 의거하여 산출한, 비트 연속의 제한수(R/fmin)에 관해 검증 실험을 행한 결과에 관해, 설명한다. 이 검증 실험에서의, 신호 전송 레이트(R), 전송 가능 레이트(fmin)의 조건은, 이하와 같다.

신호 전송 레이트(R); 450Mbit/s

전송 가능 레이트(fmin); 30Mbit/s(저역 컷오프 주파수 ; 6MHz)

또한, 전송 가능 레이트(fmin)는, 광전송 모듈(1)의 저역 컷오프 주파수의 표현으로 사양화되는 경우가 있다. 이 전송 가능 레이트(fmin)와 저역 컷오프 주파수와의 관련에 관해서는, 후술한다.

신호 전송 레이트(R), 전송 가능 레이트(fmin)의 조건으로 산출되는, 비트 연속의 제한수는, 15bit이다. 그래서, 실제로 연속 비트의 연속수(n)가, 15(제한수)보다 작은 경우, 전송 규격의 에러 레이트 사양을 충족시키는지의 여부를 검증하였다. 그 검증 결과를 도 7에 도시한다.

연속 비트수가 7, 9, 11, 13, 15인 신호가 광전송 모듈(1)에 입력될 때, 광수신 처리부(3)로부터 출력되는 신호의 파형이 전송 규격의 에러 레이트 사양을 충족시키는지의 여부를 검증하였다. 도 7에 도시되는 바와 같이, 연속 비트수가 13보다 작은 신호가 광전송 모듈(1)에 입력될 때, 전송 규격의 에러 레이트 사양을 충족시키고, 광전송 모듈(1)에 의한 신호 전송이 성립된 것을 알 수 있다. 한편, 연속 비트수가 15인 신호가 광전송 모듈(1)에 입력될 때, 전송 규격의 에러 레이트 사양을 충족시키지 않고, 신호 전송 레이트가 악화하여 있는 것을 알 수 있다.

이상의 검증 결과로부터, 비트 연속수(n)가 하기 식(1)

n<R/fmin … (1)

을 충족시키도록 제한되면, 전송 규격의 에러 레이트 사양을 충족시키고, 광전송 모듈(1)에 의한 신호 전송이 성립되는 것을 알 수 있다.

광전송 시스템(100)에서, CPU(29)로부터 출력된 패럴렐 신호의 수와 시리얼라이저(15)의 입력 단자수의 관계상, 할당 가능한 비트 연속 방지용 입력 단자의 수에 제한이 있는 경우가 있다. 이와 같은 경우, 상기한 바와 같이 비트 연속수(n)를 제한함에 의해, 적절하게, 비트 연속 방지용 입력 단자의 할당수를 확보할 수 있다.

또한, 비트 연속 방지용 입력 단자의 할당수가 비교적 많아지면, 화상 데이터의 전송에 필요한 시리얼 신호에, 비트 연속 방지용 입력 단자로부터의 신호가 부가되게 된다. 그리고, 이 부가된 신호분만큼, 광전송 모듈(1)의 신호 전송 레이트가 증가하고, 결과로서, 소비 전력이 증대한다. 상기한 바와 같이 비트 연속수(n)를 제한함에 의해, 비트 연속 방지용 입력 단자로부터의 신호분의 소비 전력의 증대를 막을 수 있다.

상술한 바와 같이, 전송 가능 레이트(fmin)는, 광전송 모듈(1)의 저역 컷오프 주파수의 표현으로 사양화되는 경우가 있다. 여기서는, 이 전송 가능 레이트(fmin)와 저역 컷오프 주파수와의 관련에 관해, 도 8에 의거하여 설명한다. 도 8은, 광전송 모듈(1)에서의 이득(利得)의 주파수 특성을 나타내고, 주파수와 이득과의 관계를 도시한 그래프이다.

동 도면에서, 저역 컷오프 주파수는, 주파수 특성이 플랫한 부분(주파수에 의존하지 않고 일정하게 된 부분)과 비교하여, 저역 주파수측에서, 이득이 -3dB 변화한 때의 주파수로서 정의된다.

광전송 모듈(1)의 전송 가능 레이트(fmin)와 저역 컷오프 주파수와의 관계는, 이하의 식(2)으로 표시된다.

전송 가능 레이트(fmin)=저역 컷오프 주파수×m

여기서, m은, 광전송 모듈(1)에 탑재되는 광통신용 IC에서의, 저역 컷오프 주파수 특성을 결정하는 필터 구성에 의해 결정된다.

필터 구성이 1차일 때, m≒5가 되고, m이 가장 커진다. 또한, 많은 광통신용 IC는, 1차 필터 구성을 채용하고 있다. 이와 같은 경우, 연속 비트의 제한수가 가장 커진다. 한편, 필터 구성이 2차일 때, m>5가 되고, 주파수에 대한 이득의 경사가 가파르게 된다. 또한, 소수의 광통신용 IC는, 2차의 필터 구성을 채용하고 있다.

이하, 시리얼라이저(15)에 할당된 비트 연속 방지용 입력 단자의 구체적인 구성에 관해, 도 1에 의거하여 설명한다.

도 1에 도시되는 바와 같이, 시리얼라이저(15)의 입력 단자 부분에는, 비트 연속 방지용 입력 단자(15a), 및 입력 단자(15b)가 마련되어 있다. 입력 단자(15b)는, 입력 신호선(18)과 접속하고 있다. 입력 신호선(18)은, CPU(29)로부터 시리얼라이저(15)에 패럴렐 전송하기 위한 신호선이다. 비트 연속 방지용 입력 단자(15a)는, 입력 단자(15b)와는 별개로 할당되어 있다. 비트 연속 방지용 입력 단자(15a)에는, 항상 전압 레벨이 LOW 레벨의 신호가 입력되던지, 또는, 항상 전압 레벨이 HIGH 레벨의 신호가 입력된다. 그리고, 비트 연속 방지용 입력 단자(15a)에 입력되는 신호의 전압 레벨에 응하여, 입력 신호가 "0"신호 또는 "1"신호인지 결정된다.

이와 같은 구성에 의해, 예를 들면, 시리얼라이저(15)에 입력되는 패럴렐 신호의 입력수가 m인 경우, 광전송로(4)를 전송하는 시리얼 신호는, m비트마다, "0"신호, 또는 "1"신호가 반복된 신호가 되고, 연속 비트를 회피할 수 있다.

또한, 광전송로(4)를 전송하는 시리얼 신호는, 디시리얼라이저(16)에서 패럴렐 신호로 변환된다. 이 때, 디시리얼라이저(16)의 단자(16a)에, 비트 연속 방지용 입력 단자(15a)로부터의 신호가 입력되도록 되어 있다. 도 1에 도시되는 바와 같이, 단자(16a)와 LCD 드라이버(39)의 사이는, 접속되어 있지 않아, 비트 연속 방지용 입력 단자(15a)로부터의 신호가 LCD 드라이버(39)에 입력되지 않도록 되어 있다.

여기서, 비트 연속 방지용 입력 단자(15a)의 수는, 시리얼라이저(15)의 입력 단자 부분에 할당되어 있는 입력 단자(15b)의 수, 광전송 시스템(100)의 설계 등에 응하여, 적절히 설정될 수 있다.

또한, 시리얼라이저(15)의 입력 단자 부분에는, 비트 연속 방지용 입력 단자(15a)로서, 항상 "1"의 값의 신호가 입력되는 제 1의 비트 연속 방지용 입력 단자, 및 항상 "0"의 값의 신호가 입력되는 제 2의 비트 연속 방지용 입력 단자의 양쪽이 할당되어 있어도 좋다. 도 9의 (a)는 제 1의 비트 연속 방지용 입력 단자, 및 제 2의 비트 연속 방지용 입력 단자의 양쪽이 할당된 구성을 도시하는 블록도이고, 도 9의 (b)는 제 1의 비트 연속 방지용 입력 단자, 및 제 2의 비트 연속 방지용 입력 단자의 양쪽이 할당된 경우에 있어서의 시리얼 신호 패턴을 도시하는 개념도이다.

도 9의 (a)에 도시되는 바와 같이, 시리얼라이저(15)의 입력 단자 부분에는, 비트 연속 방지용 입력 단자(151a)(제 1의 비트 연속 방지용 입력 단자), 및 비트 연속 방지용 입력 단자(152a)(제 2의 비트 연속 방지용 입력 단자)의 양쪽이 할당되어 있다. 이와 같은 구성에 의해, 도 9의 (b)에 도시되는 바와 같이, 광전송로(4)를 전송하는 시리얼 신호는, "0"의 값 및 "1"의 값이 교대로 주기적으로 삽입된 신호가 된다. 이에 의해, 최소의 비트 연속 방지용 입력 단자의 할당수로, 시리얼 신호의 "0"의 값 또는 "1"의 값의 연속 비트수를 작게 할 수 있다.

또한, 도 9의 (a)에서는, 제 1의 비트 연속 방지용 입력 단자(151a), 및 제 2의 비트 연속 방지용 입력 단자(152a)가 인접하고 있는 구성으로 하고 있다. 그러나, 제 1의 비트 연속 방지용 입력 단자(151a), 및 제 2의 비트 연속 방지용 입력 단자(152a)는, 도 9의 (a)의 구성으로 한정되지 않고, 양자가 이간하고 있어도 좋다.

또한, 시리얼라이저(15)의 입력 단자수와 입력되는 패럴렐 신호의 수와의 관계상, 비트 연속 방지용 입력 단자(151a?152a)의 할당수에 한정이 있는 경우, 비트 연속 방지용 입력 단자(151a?152a)는, 서로 등간격이며, 또한 교대로 되도록 할당되어 있는 것이 바람직하다. 예를 들면, 시리얼라이저(15)의 입력 단자수가 30이고, 비트 연속 방지용 입력 단자(151a?152a)의 할당 가능한 단자수가 3인 경우, 비트 연속 방지용 입력 단자(151a?152a)는, 1번째, 11번째, 및 21번째의 입력 단자에 교대로 할당되어 있는 것이 바람직하다. 이와 같은 구성으로 함에 의해, 효과적으로, 시리얼 신호의 "0"의 값 또는 "1"의 값의 연속 비트수를 작게 할 수 있다.

또한, 비트 연속 방지용 입력 단자를 많이 할당하면, 할당한 분만큼 시리얼 신호의 전송 레이트가 증대하고, 결과로서 소비 전력이 증대한다. 상기한 구성에 의하면, 비트 연속 방지용 입력 단자(151a?152a)를 과도하게 할당하는 일 없이, 효과적으로 시리얼 신호의 연속 비트수를 작게 할 수 있기 때문에, 소비 전력의 증대를 막을 수 있다.

도 10은, 제 1의 비트 연속 방지용 입력 단자, 및 제 2의 비트 연속 방지용 입력 단자의 구체예를 도시한 블록도이다.

동 도면에 도시되는 바와 같이, 비트 연속 방지용 입력 단자(151a)는, 전원 전압(V)이 입력되는 V(1)단자로 되어 있다. 또한, 비트 연속 방지용 입력 단자(152a)는, 접지 전압이 입력되는 GND(0)단자로 되어 있다. 또한, V(1)단자에는, "1"의 값을 인식하는 범위의 신호가 입력된다.

이와 같은 구성에 의해, 예를 들면, 시리얼라이저(15)에 입력되는 패럴렐 신호의 입력수가 m인 경우, 광전송로(4)를 전송하는 시리얼 신호는, m비트마다, "0"의 값, 또는 "1"의 값이 반복된 신호가 되고, 연속 비트를 회피할 수 있다.

또한, 광전송 시스템(100)은, 시리얼라이저(15)의 입력 단자 부분에 GND(0)단자 또는 V(1)단자가 할당된 간이한 구성이기 때문에, 부호부를 마련한 구성과 비교하여, 비용, 사이즈, 및 소비 전력의 증가를 없앨 수 있다. 또한, 현재, 부호부를 구비하지 않은(코딩 기능을 갖지 않은) 시리얼라이저가 시판되고 있는데, 이와 같은 시리얼라이저에 대해서도, 간이한 구성으로, 광전송 모듈(1)의 신호 전송을 실현할 수 있다.

또한, 시리얼라이저(15)는, 상기한 바와 같이, 입력 단자 부분에 GND(0)단자 및 V(1)단자가 할당된 구성이면 좋고, CPU(29) 내에 마련되어 있어도, CPU(29) 밖에 마련되어 있어도 좋다.

또한, 광전송로(4)를 전송하는 시리얼 신호에, "0"의 값 및 "1"의 값을 할당하는데 즈음하여, V(1)단자 또는 GND(0)단자에 접속하는 신호선의 구성을 플로팅 구성으로 하는 것이 가능하다. 이 경우, 플로팅 구성이 된 신호선에서의 신호는, 시리얼라이저(15)에 탑재된 IC 회로에 의해, "0", 또는 "1"로 인식된다.

(변형례 1)

본 실시 형태의 광전송 시스템(100)의 구성에서, 도 1, 및 도 8에 도시하는 구성의 다른 변형례에 관해 설명한다.

광전송 시스템의 구성?사양에 따라서는, CPU(29)로부터 출력되는 패럴렐 신호중에, 대부분의 기간 "0"의 값, 또는 "1"의 값이 되는 2치 신호(이하, 고정 신호라고 기재한다)가 존재하는 일이 있다. 즉, 입력 신호선(18) 중에는, 고정 신호를 시리얼라이저(15)에 출력하는 신호선이 존재한다.

광전송 시스템(100)의 변형례로서, 상기한 바와 같은 고정 신호를 고려하여, 시리얼라이저(15)에 비트 연속 방지용 입력 단자(151a 또는 152a)를 할당할 수 있다. 도 11의 (a)는 이 변형례 1로서 광전송 시스템(100)에서의, CPU(29)와 시리얼라이저(15) 사이의 신호선의 배치를 모식적으로 도시한 블록도이다.

도 11의 (a)에 도시되는 바와 같이, 데이터 입력 신호선(18) 중에는, 고정 신호를 출력하는 신호선(18')이 배치되어 있다. 그리고, 시리얼라이저(15)에는, 이 신호선(18')과 접속하는 데이터 입력 단자(15b')가 마련되어 있다. 또한, V(1)단자 및 GND(0)단자는, 데이터 입력 단자(15b')와는 별개로 할당되어 있다.

도 11의 (b)는 변형례 1로서의 광전송 시스템(100)에서의 시리얼 신호 패턴을 도시하는 개념도이다. 동 도면에 도시되는 바와 같이, 시리얼라이저(15)에 입력되는 패럴렐 신호의 입력수가 m인 경우, 데이터 입력 단자(15b')로부터의 신호(도 10(b)중 사각으로 둘러쌌던 고정 신호)는, m비트마다 반복된다. 그리고, 데이터 입력 단자(15b')로부터의 신호와는 별개로, V(1)단자 및 GND(0)단자로부터의 신호가, m비트마다 반복된다. 변형례 1에서는, 시리얼 신호 패턴의 m비트 내에, "0"신호 및 "1"신호가 삽입된 위치가 2개 존재하기 때문에, 확실하게 비트 연속을 방지할 수 있다.

또한, 변형례 1에서는, CPU(29)로부터 출력되는 패럴렐 신호중, 고정 신호를 이용하여, 연속 비트를 방지하고 있기(고정 신호를 입력하는 단자를 비트 연속 방지용 단자로서 이용하기) 때문에, 시리얼라이저(15)의 입력 단자 부분에서의 비트 연속 방지용 입력 단자의 할당수를 적게 확보할 수 있다. 특히, CPU(29)로부터 출력되는 신호수와 시리얼라이저(15)의 입력 단자수와의 관계상, 비트 연속 방지용 입력 단자의 할당수가 제한되어 있는 경우, 변형례 1의 구성은, 특히 유효하다.

또한, 비트 연속 방지용 입력 단자를 많이 할당하면, 할당한 분만큼 시리얼 신호의 전송 레이트가 증대하고, 결과로서 소비 전력이 증대한다. 변형례 1에서는, 비트 연속 방지용 입력 단자의 할당수를 적게 확보할 수 있기 때문에, 소비 전력의 증대를 막을 수 있다.

또한, 상기 고정 신호로서는, 대부분의 기간 "0"의 값, 또는 "1"의 값이 되는(CPU(29)로부터 출력되는 데이터 신호에 대해 변화하는 주파수가 충분히 긴) 신호를 이용할 수 있다. 이 고정 신호는, 데이터 신호의 전송중 항상 "0"의 값, 또는 "1"의 값이 되는 신호, 또는, 1데이터 비트마다 신호의 값이 다른 신호라도 좋다. 예를 들면, CPU(29)로부터 출력되는 데이터 신호를 제어하기 위한 제어 신호(수직 동기 신호 등)를, 상기 고정 신호로서 이용할 수 있다. 또한, 광전송 시스템의 구성에 따라서는, 칩 실렉트 신호, 어드레스/데이터 시렉터 입력 신호 등을, 상기 고정 신호로서 이용할 수 있다.

(비트 연속 방지용 입력 단자의 할당에 관해)

이하, 비트 연속 방지용 입력 단자의 할당의 한 예에 관해, 설명한다.

시리얼라이저(15)의 입력 포트(입력 단자의 할당 부분)에는, CPU(29)로부터의 패럴렐 신호를 입력하기 위한 입력 단자 이외에, 시리얼라이저(15)의 전원 전압이 입력되는 전원용 단자, 접지 전압이 입력되는 접지용 단자가 할당되어 있다.

도 12는, 시리얼라이저(15)의 입력 포트의 한 예를 도시한 모식도이다. 이 도면에 도시된 예는, BGA 타입(Flip chip)의 입력 포트이다. 또한, 시리얼라이저(15)의 입력 포트의 구성은, 도 12에 도시된 구성으로 한정되는 것이 아니다. 예를 들면, BGA 타입 이외에, SMD 타입이라도, 시리얼라이저(15)의 입력 포트로서 적용 가능하다.

동 도면에 도시한 「V」는, 전원용 단자의 할당 위치를 나타낸다. 또한, 「G」는, 접지용 단자의 할당 위치를 나타낸다. 또한, 사각으로 둘러싸인 영역(C)은, IC 회로의 구성상, 시리얼화하여야 할 신호의 입력 단자를 위해 할당된 영역을 나타낸다.

시리얼라이저(15)에서는, 전원용 단자「V」에 근접한 포트(A)에 V(1)단자가 할당되어 있는 것이 바람직하다. 또한, 접지용 단자「G」에 근접한 포트(B)에 GND(0)단자가 할당되어 있는 것이 바람직하다. 이와 같이 할당함에 의해, 시리얼라이저(15)의 실장 기판면에서의, V(1)단자의 전원용 단자「V」에의 배선 배치가 용이해진다. 또한, GND(0)단자의 접지용 단자「G」에의 배선의 배치가 용이해진다. 이에 의해, 시리얼라이저(15)에 "0"신호 및 "1"신호를 입력하는 것이 용이해진다.

(변형례 2)

본 실시 형태의 광전송 시스템(100)의 구성에 있어서, 도 1, 및 도 8에 도시하는 구성의 다른 변형례에 관해 설명한다. 도 13은, 이 변형례 2의 광전송 시스템에 구비된 시리얼라이저(15)의 구성을 도시하는 블록도이다.

동 도면에 도시되는 바와 같이, 시리얼라이저(15)의 입력 단자 부분에는, 데이터 신호, 및 클록 신호가 입력되어 있다. 데이터 신호 및 클록 신호중, 데이터 신호 입력에는, 입력 단자(15b)가 할당되어 있다. 한편, 클록 신호 입력에는, 비트 연속 방지용 입력 단자(15a)가 할당되어 있다. 클록 신호는, "0"의 값과 "1"의 값이, 일정한 주기로 반복된 신호이고, 비트 연속 방지용 입력 단자(15a)에 입력되는 신호로서 이용할 수 있다. 즉, 시리얼라이저(15)로부터 출력된 시리얼 신호는, 일정한 간격으로 "0"신호 및 "1"신호가 삽입된 신호가 되고, 비트 연속을 방지할 수 있다.

이하, 변형례 2의 시리얼라이저(15)를 구비한 광전송 시스템(100)에 관해, 설명한다. 도 14는, 변형례 2의 광전송 시스템(100)의 구성을 도시한 블록도이다.

동 도면에 도시되는 바와 같이, 광전송 시스템(100)은, CPU(29)와 LCD 드라이버(39)의 사이를 접속하는 전기전송로(5)를 구비하고 있다. 전기전송로(5)는, 광전송로(4)와 병행하여 마련되고, CPU(29)로부터 출력되는 클록 신호를 전송하는 매체이다. 한편, 광전송로(4)는, 상술한 바와 같이, CPU(29)로부터 출력되는 데이터 신호를 전송하는 매체이다.

변형례 2의 광전송 시스템(100)에서는, 전기전송로(5)에 분기된 클록 신호 배선(18a)이 배치되어 있다. 그리고, 이 클록 신호 배선(18a)을 통하여, 시리얼라이저(15)의 비트 연속 방지용 입력 단자(18b)에 클록 신호가 입력되도록 되어 있다. 이에 의해, 시리얼라이저(15)로부터 출력된 시리얼 신호는, 클록 신호가 삽입된 신호가 된다. 그리고, 이와 같은 시리얼 신호가 광전송로(4)를 전송하기 때문에, 비트 연속을 방지할 수 있다.

도 14에 도시된 구성은, 시리얼라이저(15)의 입력 단자에 더미 비트로서의 비트 연속 방지용 입력 단자(18b)가 마련되고, 이 더미 비트에 클록 신호가 입력한 구성이었다. 그러나, 변형례 2의 광전송 시스템(100)은, 이 구성으로 한정되는 것이 아니다.

도 15의 (a)는 변형례 2의 광전송 시스템(100)의 다른 구성을 도시한 블록도이고, 도 15의 (b)는 도 15의 (a)에 도시하는 광전송 시스템(100)을 전송하는 클록 신호가 데이터 신호보다도 저속인 경우의 신호 파형도이고, 도 15의 (c)는 도 15의 (a)에 도시하는 광전송 시스템(100)을 전송하는 클록 신호가 고속인(데이터 신호와 동속인) 경우의 신호 파형도이다. 또한, 도 15의 (b)?(c)에서는, 광전송 시스템(100)을 전송하는 신호를 차동 신호로 하고 있다.

도 15의 (a)에 도시되는 바와 같이, 시리얼라이저(15)는, CPU(29)로부터 출력된 화상 데이터 신호 및 클록 신호를 시리얼 신호로 변환하고, 광송신 처리부(2)에 출력한다. 시리얼 신호화된 화상 데이터 신호 및 클록 신호는, 광송신 처리부(2)에서 광신호로 변환된다. 그리고, 변환된 광신호는, 광전송로(4)를 통하여, 광수신 처리부(3)에 전송된다.

광수신 처리부(3)는, 광전송로(4)를 통하여 전송된, 화상 데이터 신호 및 클록 신호의 광신호의 광을 수광하고, 광전 변환에 의해 전기신호로 변환하고, 이 전기신호를 증폭하고, 디시리얼라이저(16)에 출력한다.

디시리얼라이저(16)는, 주제어 기판(20)측부터 전송된 시리얼 신호인, 화상 데이터 신호 및 클록 신호를 패럴렐 신호로 변환하고, LCD 드라이버(39)에 입력한다.

도 15의 (b)?(c)의 (I)에 도시되는 신호는, CPU(29)로부터 출력되는 패럴렐 신호를 나타낸다. 또한, 도 15의 (b)?(c)의 (Ⅱ)에 도시되는 신호는, 시리얼라이저(15)와 광송신 처리부(2)의 사이, 및 광수신 처리부(3)와 디시리얼라이저(16)의 사이를 전송하는 시리얼 신호를 나타낸다. 또한, 도 15의 (b)?(c)의 (Ⅲ)에 도시되는 신호는, 디시리얼라이저(16)로부터 출력되는 패럴렐 신호를 나타낸다.

클록 신호가 데이터 신호보다도 저속인 경우, 도 15의 (b)의 (Ⅱ)에 도시되는 바와 같이, 시리얼라이저(15)와 광송신 처리부(2)의 사이를 전송하는 시리얼 신호는, 화상 데이터 신호에 클록 신호가 삽입된 신호, 즉, 1데이터 비트마다 "0"의 값 및 "1"의 값의 각각이 삽입된다. 그리고, 삽입된 "0"의 값 및 "1"의 값은, 소정의 데이터 비트마다(도 15에서는 2데이터 비트마다) 교대로 변한다.

한편, 클록 신호가 고속인(데이터 신호와 동속인) 경우, 도 15의 (c)의 (Ⅱ)에 도시되는 바와 같이, 시리얼라이저(15)와 광송신 처리부(2)의 사이를 전송하는 시리얼 신호는, 1데이터 비트마다, "0"의 값 또는 "1"의 값이 교대로 변하여, 삽입된 신호가 된다.

이와 같은 시리얼 신호가, 광전송로(4)를 전송함으로써, 신호의 비트 연속이 방지된다.

또한, 도 15의 (a) 내지 (c)에 도시되는 구성은, 광전송로(4)를 통하여 전송된, 화상 데이터 신호 및 클록 신호의 광신호를, 디시리얼라이저(16)에서 패럴렐 신호로 변환하고, LCD 드라이버(39)에 입력하는 구성으로 되어 있다. 즉, 클록 신호를 전송하는 전기전송로(5)를 필요로 하지 않는 구성으로 되어 있다. 그 때문에, 도 15의 (a) 내지 (c)에 도시되는 구성은, 도 14에 도시된 광전송 시스템(100)과 비교하여, 클록 전송분의 전기배선을 삭감할 수 있다는 효과를 이룬다.

또한, 클록 신호가 고속인(데이터 신호와 동속인) 경우, 시리얼 신호는, 1데이터 비트마다, "0"의 값 또는 "1"의 값이, 1데이터 비트마다 교대로 변한다. 이 때문에, 클록 신호가 데이터 신호보다도 저속인 경우와 비교하여, 비트 연속 길이가 길어지지 않고, 확실하게 비트 연속을 방지할 수 있다. 나아가서는, 광전송 모듈(1)의 신호 전송 레이트 특성(저역 컷오프 특성)이 엄하게 설정되어 있어도, 도 15의 (c)의 구성은 대응 가능해진다.

또한, 도 15의 (a) 내지 (c)의 구성에서는, 광전송 시스템(100)을 전송하는 신호를 차동 신호로 하고 있다. 그러나, 광전송 시스템(100)을 전송하는 신호는, 이런 종류의 신호로 한정되지 않고, 싱글엔드 신호라도, 같은 효과를 이룬다.

또한, 클록 신호가 데이터 신호보다도 저속인 경우, 시리얼라이저(15)의 입력 단자 부분에, 별도로, 클록 신호의 반전 신호가 입력되는 입력 단자가 할당되어 있어도 좋다. 이에 의해, 광전송로(4)를 전송하는 시리얼 신호의 비트 연속 길이를 확실하게 저감할 수 있다. 또한, 클록 신호가 데이터 신호보다도 저속인 경우, 광전송 시스템(100)에서, 클록 신호는, 예를 들면 30MHz 정도이면 좋다.

또한, 시리얼라이저(15), 및 디리얼라이저(16)는, 위상 동기 회로(PLL)를 구비한 구성이라도 좋다.

(응용례)

또한, 본 실시 형태의 광전송 시스템(100)은, 예를 들면 이하와 같은 응용례에 적용하는 것이 가능하다. 상술한 실시 형태에서는, 응용례로서 휴대 전화기(40)에 적용한 예를 이용하여 설명하였지만, 이것으로 한정되는 것이 아니고, 절첩식 PHS(Personal Handyphone System), 절첩식 PDA(Personal Digital Assistant), 절첩식 노트 퍼스널 컴퓨터 등의 절첩식의 전자 기기의 힌지부 등에도 적용할 수 있다.

광전송 시스템(100)을, 이들의 절첩식 전자 기기에 적용함에 의해, 한정된 공간에서 고속, 대용량의 통신을 실현할 수 있다. 따라서 예를 들면, 절첩식 액정 표시 장치 등의, 고속, 대용량의 데이터 통신이 필요하고, 소형화가 요구되는 기기에 특히 알맞다.

또 하나의 응용례로서, 광전송 시스템(100)은, 인쇄 장치(전자 기기)에서의 프린터 헤드나 하드 디스크 기록 재생 장치에서의 판독부 등, 구동부를 갖는 장치에도 적용할 수 있다.

도 16의 (a) 내지 도 16의 (c)는 광전송 시스템(100)을 인쇄 장치(50)에 적용한 예를 도시하고 있다. 도 16의 (a)는 인쇄 장치(50)의 외관을 도시하는 사시도이다. 이 도면에 도시하는 바와 같이, 인쇄 장치(50)는, 용지(54)의 폭방향으로 이동하면서 용지(54)에 대해 인쇄를 행하는 프린터 헤드(51)를 구비하고 있고, 이 프린터 헤드(51)에 광전송 모듈(1)의 일단이 접속되어 있다.

도 16의 (b)는 인쇄 장치(50)에서의, 광전송 시스템(100)이 적용되어 있는 부분의 블록도이다. 이 도면에 도시하는 바와 같이, 광전송 시스템(100)의 일단부는 프린터 헤드(51)에 접속되어 있고, 타단부는 인쇄 장치(50)에서의 본체측 기판에 접속되어 있다. 또한, 이 본체측 기판에는, 인쇄 장치(50)의 각 부분의 동작을 제어하는 제어 수단 등이 구비된다.

도 16의 (c) 및 도 16의 (d)는, 인쇄 장치(50)에서 프린터 헤드(51)가 이동(구동)한 경우의, 광전송로(4)의 만곡 상태를 도시하는 사시도이다. 이 도면에 도시하는 바와 같이, 광전송로(4)를 프린터 헤드(51)와 같은 구동부에 적용한 경우, 프린터 헤드(51)의 구동에 의해 광전송로(4)의 만곡 상태가 변화함과 함께, 광전송로(4)의 각 위치가 반복 만곡된다.

따라서 본 실시 형태에 관한 광전송 시스템(100)은, 이들의 구동부에 알맞다. 또한, 광전송 시스템(100)을 이들의 구동부에 적용함에 의해, 구동부를 이용한 고속, 대용량 통신을 실현할 수 있다.

도 17은, 광전송 시스템(100)을 하드 디스크 기록 재생 장치(60)에 적용한 예를 도시하고 있다.

이 도면에 도시하는 바와 같이, 하드 디스크 기록 재생 장치(60)는, 디스크(하드 디스크)(61), 헤드(판독, 기록용 헤드)(62), 기판 도입부(63), 구동부(구동 모터)(64), 광전송 모듈(1)을 구비하고 있다.

구동부(64)는, 헤드(62)를 디스크(61)의 반경 방향에 따라 구동시키는 것이다. 헤드(62)는, 디스크(61) 상에 기록된 정보를 판독하고, 또한, 디스크(61) 상에 정보를 기록하는 것이다. 또한, 헤드(62)는, 광전송 모듈(1)을 통하여 기판 도입부(63)에 접속되어 있고, 디스크(61)로부터 판독한 정보를 광신호로서 기판 도입부(63)에 전반시키고, 또한, 기판 도입부(63)로부터 전반된, 디스크(61)에 기록하는 정보의 광신호를 수취한다.

이와 같이, 광전송 모듈(1)을 하드 디스크 기록 재생 장치(60)에서의 헤드(62)와 같은 구동부에 적용함에 의해, 고속, 대용량 통신을 실현할 수 있다.

본 실시 형태의 광전송 시스템(100)은, 상기한 응용례에 더하여, 비디오 카메라, 노트 퍼스널 컴퓨터 등의 정보 단말이나 기판 사이의 신호 전송에도 이용 가능하다.

본 발명의 광전송용 병렬직렬 변환기는, 이상과 같이, 상기 복수의 입력 단자에는, 상기 직렬의 2치 신호에 대해, 동일한 값이 소정의 비트수 연속하지 않도록, "1"신호 또는 "0"신호를 삽입하기 위한 비트 연속 방지용 입력 단자가 할당되어 있는 구성이다.

본 발명의 광전송 시스템은, 이상과 같이, 복수의 2치 신호를 각각 병렬로 출력하는 신호 발생부와, 상기 복수의 2치 신호를 입력하고, 직렬의 2치 신호로 변환하는, 상기 광전송용 병렬직렬 변환기와, 상기 광전송용 병렬직렬 변환기로부터 출력한 직렬의 2치 신호를 광신호로 변환하는 광변환기를 가지며, 상기 광변환기에 의해 변환된 광신호를, 광전송로를 통하여 전송시키는 광전송 모듈을 구비한 구성이다.

본 발명의 전자 기기는, 이상과 같이, 상기 광전송 시스템을 구비한 구성이다.

그 때문에, 특허 문헌 1과 같이 부호부를 마련한 구성과 비교하여, 비용, 사이즈, 및 소비 전력을 증가시키는 일 없이, 연속 비트를 회피할 수 있다. 나아가서는, 간이한 구성으로 광전송 모듈에 의한 광전송 시스템을 전자 기기에 적용할 수 있다. 또한, 전자 기기에 본 발명의 광전송 시스템을 적용함으로써, 전자 기기 내의 실장 기판의 배선 배치의 간이화, 전자 기기 내부의 스페이스 절약화를 실현할 수 있다.

본 발명의 광전송용 병렬직렬 변환기에서는, 상기 광전송 모듈의 신호 전송 레이트의 최소치를 fmin으로 하고, 상기 직렬의 2치 신호의 신호 전송 레이트를 R로 하였을 때, 상기 소정의 비트수(n)는, 하기 식(1)

n<R/fmin … (1)

을 충족시키는 것이 바람직하다.

광전송 시스템에 있어서, 광전송용 병렬직렬 변환기에 입력되는 병렬 신호의 수와 광전송용 병렬직렬 변환기의 입력 단자수의 관계상, 할당 가능한 비트 연속 방지용 입력 단자의 수에 제한이 있는 경우가 있다. 이와 같은 경우, 상기한 바와 같이 비트 연속수(n)를 제한함에 의해, 적절하게, 비트 연속 방지용 입력 단자의 할당수를 확보할 수 있다.

또한, 비트 연속 방지용 입력 단자의 할당수가 비교적 많아지면, 화상 데이터의 전송에 필요한 시리얼 신호에, 비트 연속 방지용 입력 단자로부터의 신호가 부가하게 된다. 그리고, 이 부가된 신호분만큼, 광전송 모듈의 신호 전송 레이트가 증가하고, 결과로서, 소비 전력이 증대한다. 상기한 바와 같이 비트 연속수(n)를 제한함에 의해, 비트 연속 방지용 입력 단자로부터의 신호분의 소비 전력의 증대를 막을 수 있다.

본 발명의 광전송용 병렬직렬 변환기에서는, 상기 비트 연속 방지용 입력 단자로서, "0"의 값이 소정의 비트수 연속하지 않도록 "1"신호를 삽입하기 위한 제 1의 비트 연속 방지용 입력 단자, 또는, "1"의 값이 소정의 비트수 연속하지 않도록 "0"신호를 삽입하기 위한 제 2의 비트 연속 방지용 입력 단자가 할당되어 있는 것이 바람직하다.

상기한 구성에 의하면, 상기 비트 연속 방지용 입력 단자로서, "0"의 값이 소정의 비트수 연속하지 않도록 "1"신호를 삽입하기 위한 제 1의 비트 연속 방지용 입력 단자, 또는, "1"의 값이 소정의 비트수 연속하지 않도록 "0"신호를 삽입하기 위한 제 2의 비트 연속 방지용 입력 단자가 할당되어 있기 때문에, 비용, 사이즈, 및 소비 전력을 증가시키는 일 없이, 간이한 구성으로 연속 비트를 회피할 수 있다.

본 발명의 광전송용 병렬직렬 변환기에서는, 상기 제 1의 비트 연속 방지용 입력 단자, 및 상기 제 2의 비트 연속 방지용 입력 단자의 양쪽이 할당되어 있는 것이 바람직하다.

상기한 구성에 의하면, 상기 제 1의 비트 연속 방지용 입력 단자, 및 상기 제 2의 비트 연속 방지용 입력 단자의 양쪽이 할당되어 있기 때문에, 광전송 모듈을 전송하는 직렬의 2치 신호는, "0"의 값 및 "1"의 값이 교대로 주기적으로 삽입된 신호가 된다. 이에 의해 최소의 비트 연속 방지용 입력 단자의 할당수로, 직렬의 2치 신호의 "0"의 값 또는 "1"의 값의 연속 비트수를 작게 할 수 있다.

본 발명의 광전송용 병렬직렬 변환기에서는, 상기 복수의 입력 단자에서, 상기 제 1의 비트 연속 방지용 입력 단자, 및 상기 제 2의 비트 연속 방지용 입력 단자는, 서로 등간격이고, 또한 교대로 되도록 할당되어 있는 것이 바람직하다.

상기한 구성에 의하면, 상기 복수의 입력 단자에서, 상기 제 1의 비트 연속 방지용 입력 단자, 및 상기 제 2의 비트 연속 방지용 입력 단자는, 서로 등간격이고, 또한 교대로 되도록 할당되어 있기 때문에, 특히 광전송용 병렬직렬 변환기의 입력 단자수와 입력되는 2치 신호의 수와의 관계상, 비트 연속 방지용 입력 단자의 할당수에 한정이 있는 경우, 효과적으로, 직렬의 2치 신호의 "0"의 값 또는 "1"의 값의 연속 비트수를 작게 할 수 있다.

본 발명의 광전송용 병렬직렬 변환기에서는, 상기 제 1의 비트 연속 방지용 입력 단자, 및 상기 제 2의 비트 연속 방지용 입력 단자가 인접하여 있는 것이 바람직하다.

상기한 구성에 의하면, 상기 제 1의 비트 연속 방지용 입력 단자, 및 상기 제 2의 비트 연속 방지용 입력 단자가 인접하여 있기 때문에, 광전송 모듈을 전송하는 직렬의 2치 신호는, "0"의 값 및 "1"의 값의 연속이 주기적으로 삽입된 신호가 된다. 그 때문에, 확실하게 직렬의 2치 신호의 "0"의 값 또는 "1"의 값의 연속 비트수를 작게 할 수 있다.

본 발명의 광전송용 병렬직렬 변환기에서는, 상기 제 1의 비트 연속 방지용 입력 단자에는, 전원 전압이 입력되어 있고, 상기 제 2의 비트 연속 방지용 입력 단자에는, 접지 전압이 입력되어 있는 것이 바람직하다.

상기한 구성에 의하면, 상기 제 1의 비트 연속 방지용 입력 단자에는, 전원 전압이 입력되어 있고, 상기 제 2의 비트 연속 방지용 입력 단자에는, 접지 전압이 입력되어 있다는 간이한 구성으로, 광전송 모듈을 전송하는 직렬의 2치 신호의 "0"의 값 또는 "1"의 값의 연속 비트수를 작게 할 수 있다.

본 발명의 광전송용 병렬직렬 변환기에서는, 전원용 단자 및 접지용 단자를 또한 구비하고 있고, 상기 제 1의 비트 연속 방지용 입력 단자는, 상기 전원용 단자에 근접하여 배치되어 접속되어 있고, 상기 제 2의 비트 연속 방지용 입력 단자는, 상기 접지용 단자에 근접하여 배치되어 접속되어 있는 것이 바람직하다.

상기한 구성에 의하면, 전원용 단자 및 접지용 단자를 또한 구비하고 있고, 상기 제 1의 비트 연속 방지용 입력 단자는, 상기 전원용 단자에 근접하여 배치되어 접속되어 있기 때문에, 광전송용 병렬직렬 변환기의 실장 기판면에서의, 제 1의 비트 연속 방지용 입력 단자의 전원용 단자에의 배선 배치가 용이해지고, 전원 전압의 입력이 용이해진다. 또한, 상기한 구성에 의하면, 상기 제 2의 비트 연속 방지용 입력 단자는, 상기 접지용 단자에 근접하여 배치되어 접속되어 있기 때문에, 제 2의 비트 연속 방지용 입력 단자의 접지용 단자에의 배선의 배치가 용이해지고, 접지 전압의 입력이 용이해진다.

본 발명의 광전송용 병렬직렬 변환기에서는, 대부분의 기간 "0"의 값이 되는 상기 2치 신호가 입력되는 단자를, 상기 제 2의 비트 연속 방지용 입력 단자로서 할당하고, 대부분의 기간 "1"의 값이 되는 상기 2치 신호가 입력되는 단자를, 상기 제 1의 비트 연속 방지용 입력 단자로서 할당하는 것이 바람직하다.

광전송 시스템의 구성?사양에 의해서는, 광전송 모듈을 전송하여야 할 2치 신호중에, 대부분의 기간 "0"의 값이 되는 2치 신호, 또는 대부분의 기간 "1"의 값이 되는 2치 신호가 존재하는 일이 있다. 상기한 구성에 의하면, 대부분의 기간 "0"의 값이 되는 상기 2치 신호가 입력되는 단자를, 상기 제 2의 비트 연속 방지용 입력 단자로서 할당하고, 대부분의 기간 "1"의 값이 되는 상기 2치 신호가 입력되는 단자를, 상기 제 1의 비트 연속 방지용 입력 단자로서 할당하기 때문에, 확실하게 비트 연속을 방지할 수 있다.

본 발명의 광전송용 병렬직렬 변환기에서는, 상기 복수의 입력 단자에는, 데이터 신호가 입력되는 데이터 신호 입력 단자가 할당되어 있고, 상기 비트 연속 방지용 입력 단자에는, 클록 신호가 입력되어 있는 것이 바람직하다.

상기한 구성에 의하면, 상기 복수의 입력 단자에는, 데이터 신호가 입력되는 데이터 신호 입력 단자가 할당되어 있고, 상기 비트 연속 방지용 입력 단자에는, 클록 신호가 입력되어 있기 때문에, 광전송용 병렬직렬 변환기로부터 출력한 직렬의 2치 신호는, 일정한 간격으로 "0"의 값 및 "1"의 값이 삽입된 신호가 되고, 비트 연속을 방지할 수 있다.

본 발명의 광전송용 병렬직렬 변환기에서는, 상기 클록 신호가, 상기 데이터 신호보다도 저속인 것이 바람직하다.

본 발명의 광전송용 병렬직렬 변환기에서는, 상기 클록 신호가, 상기 데이터 신호보다도 고속 또는 동속인 것이 바람직하다.

상기한 구성에 의하면, 광전송용 병렬직렬 변환기로부터 출력된 직렬의 2치 신호는, 데이터 신호에 클록 신호가 삽입된 신호가 된다. 즉, 소정 비트수의 데이터 신호마다, "0"의 값 및 "1"의 값이 교대로 변하여, 삽입된 신호가 된다. 이와 같은 직렬의 2치 신호가, 광전송 모듈을 전송함으로써, 신호의 비트 연속이 방지된다.

본 발명의 광전송용 병렬직렬 변환기에서는, 상기 복수의 입력 단자에는, 상기 클록 신호의 반전 신호가 또한 입력되어 있는 것이 바람직하다. 이에 의해, 확실하게 신호의 비트 연속이 방지된다.

본 발명의 광전송 시스템에서는, 상기 신호 발생부에서 출력되는 데이터 신호에 대해, 상기 신호 발생부에서 출력되는 클록 신호에 의거하여 제어를 행하는 제어부를 구비하고, 상기 신호 발생부는, 상기 데이터 신호 및 클록 신호를, 병렬의 2치 신호로서 출력하고, 상기 클록 신호를 상기 신호 발생부에서 상기 제어부에 전송하는 전기신호선을 또한 구비하고 있고, 상기 광전송용 병렬직렬 변환기는, 상기 전기신호선으로부터의 상기 클록 신호가 상기 비트 연속 방지용 입력 단자에 입력되어 있는 것이 바람직하다.

상기한 구성에 의해, 광전송로를 전송하는 직렬의 2치 신호는, 데이터 신호에 클록 신호가 삽입된 신호가 되기 때문에, 간이한 구성으로 연속 비트를 회피할 수 있다.

본 발명의 광전송 시스템에서는, 상기 신호 발생부에서 출력되는 데이터 신호에 대해, 상기 신호 발생부에서 출력되는 클록 신호에 의거하여 제어를 행하는 제어부를 구비하고, 상기 신호 발생부는, 상기 데이터 신호 및 클록 신호를, 병렬의 2치 신호로서 출력하고, 상기 광전송 모듈은, 상기 광변환기에 의해, 적어도 클록 신호를 광신호로 변환하고, 상기 광신호를, 광전송로를 통하여 전송시키고, 상기 제어부에 출력하는 것이 바람직하다.

상기한 구성에 의하면, 상기 신호 발생부에서 출력되는 데이터 신호에 대해, 상기 신호 발생부에서 출력되는 클록 신호에 의거하여 제어를 행하는 제어부를 구비하고, 상기 신호 발생부는, 상기 데이터 신호 및 클록 신호를, 병렬의 2치 신호로서 출력하고, 상기 광전송 모듈은, 상기 광변환기에 의해, 적어도 클록 신호를 광신호로 변환하고, 그 광신호를, 광전송로를 통하여 전송시키고, 상기 제어부에 출력하기 때문에, 광전송로를 전송하는 직렬의 2치 신호는, 데이터 신호에 클록 신호가 삽입된 신호가 되고, 패럴렐 변환 후, 상기 제어부에 출력하게 된다. 그 때문에, 상기한 구성에 의하면, 클록 신호를 전송하는 매체로서의 전기신호선을 삭감할 수 있는 광전송 시스템을 실현할 수 있다.

또한, 발명을 실시하기 위한 최선의 형태의 항에서 이루어진 구체적인 실시 양태 또는 실시예는, 어디까지나, 본 발명의 기술 내용을 명확하게 하는 것이고, 그와 같은 구체예만에 한정하여 협의로 해석되어야 할 것이 아니고, 본 발명의 정신과 다음에 기재한 특허청구의 범위 내에서, 다른 실시 형태에 각각 개시된 기술적 수단을 적절히 조합시켜서 얻어지는 실시 형태에 대해서도 본 발명의 기술적 범위에 포함된다.

[산업상의 이용 가능성]

본 발명은, 각종 기기 사이의 광통신로에도 적용 가능함과 함께, 소형, 박형의 민생 기기 내에 탑재된 기기 내 배선으로서의 플렉시블한 광배선에도 적용 가능하다.

1 : 광전송 모듈
2 : 광송신 처리부
21 : I/F 회로
22 : 발광 구동부(광변환기)
23 : 발광부
29 : CPU(신호 발생부)
3 : 광수신 처리부
31 : 수광부
32 : 검출 회로
33 : 증폭부
34 : I/F 회로
4 : 광전송로
5 : 전기전송로(전기신호선)
15 : 시리얼라이저(광전송용 병렬직렬 변환기}
15a : 비트 연속 방지용 입력 단자
15b : 데이터 입력 단자
16 : 디시리얼라이저
100 : 광전송 시스템

Claims (17)

1. 삭제
2. 복수의 2치 신호가 각각 병렬로 입력되는 복수의 입력 단자를 구비하고, 입력된 복수의 2치 신호를, 직렬의 2치 신호로 변환하고, 광전송 모듈에 전송하는 광전송용 병렬직렬 변환기로서,
   상기 복수의 입력 단자에는,
   상기 직렬의 2치 신호에 관해, 동일한 값이 소정의 비트수 연속하지 않도록, "1"신호 또는 "0"신호를 삽입하기 위한 비트 연속 방지용 입력 단자가 할당되어 있으며,
   상기 광전송 모듈의 신호 전송 레이트의 최소치를 fmin으로 하고, 상기 직렬의 2치 신호의 신호 전송 레이트를 R로 하였을 때,
   상기 소정의 비트수(n)는, 하기 식(1)
   n<R/fmin … (1)
   을 충족시키는 것을 특징으로 하는 광전송용 병렬직렬 변환기.
3. 복수의 2치 신호가 각각 병렬로 입력되는 복수의 입력 단자를 구비하고, 입력된 복수의 2치 신호를, 직렬의 2치 신호로 변환하고, 광전송 모듈에 전송하는 광전송용 병렬직렬 변환기로서,
   상기 복수의 입력 단자에는,
   상기 직렬의 2치 신호에 관해, 동일한 값이 소정의 비트수 연속하지 않도록, "1"신호 또는 "0"신호를 삽입하기 위한 비트 연속 방지용 입력 단자가 할당되어 있으며,
   상기 비트 연속 방지용 입력 단자로서,
   "0"의 값이 소정의 비트수 연속하지 않도록 "1"신호를 삽입하기 위한 제 1의 비트 연속 방지용 입력 단자, 또는,
   "1"의 값이 소정의 비트수 연속하지 않도록 "0"신호를 삽입하기 위한 제 2의 비트 연속 방지용 입력 단자가 할당되어 있는 것을 특징으로 하는 광전송용 병렬직렬 변환기.
4. 제 3항에 있어서,
   상기 제 1의 비트 연속 방지용 입력 단자, 및 상기 제 2의 비트 연속 방지용 입력 단자의 양쪽이 할당되어 있는 것을 특징으로 하는 광전송용 병렬직렬 변환기.
5. 제 4항에 있어서,
   상기 복수의 입력 단자에 있어서, 상기 제 1의 비트 연속 방지용 입력 단자, 및 상기 제 2의 비트 연속 방지용 입력 단자는, 서로 등간격이고, 또한 교대로 되도록 할당되어 있는 것을 특징으로 하는 광전송용 병렬직렬 변환기.
6. 제 4항에 있어서,
   상기 제 1의 비트 연속 방지용 입력 단자, 및 상기 제 2의 비트 연속 방지용 입력 단자가 인접하여 있는 것을 특징으로 하는 광전송용 병렬직렬 변환기.
7. 제 3항에 있어서,
   상기 제 1의 비트 연속 방지용 입력 단자에는, 전원 전압이 입력되어 있고,
   상기 제 2의 비트 연속 방지용 입력 단자에는, 접지 전압이 입력되어 있는 것을 특징으로 하는 광전송용 병렬직렬 변환기.
8. 제 7항에 있어서,
   전원용 단자 및 접지용 단자를 더 구비하고 있고,
   상기 제 1의 비트 연속 방지용 입력 단자는, 상기 전원용 단자에 근접하여 배치되어 접속되어 있고,
   상기 제 2의 비트 연속 방지용 입력 단자는, 상기 접지용 단자에 근접하여 배치되어 접속되어 있는 것을 특징으로 하는 광전송용 병렬직렬 변환기.
9. 제 3항에 있어서,
   소정의 타이밍에서 "1"로 되고, 그 외 기간 "0"의 값이 되는 상기 2치 신호가 입력되는 단자를, 상기 제 2의 비트 연속 방지용 입력 단자로서 할당하고,
   소정의 타이밍에서 "0"으로 되고, 그 외 기간 "1"의 값이 되는 상기 2치 신호가 입력되는 단자를, 상기 제 1의 비트 연속 방지용 입력 단자로서 할당하는 것을 특징으로 하는 광전송용 병렬직렬 변환기.
10. 복수의 2치 신호가 각각 병렬로 입력되는 복수의 입력 단자를 구비하고, 입력된 복수의 2치 신호를, 직렬의 2치 신호로 변환하고, 광전송 모듈에 전송하는 광전송용 병렬직렬 변환기로서,
    상기 복수의 입력 단자에는,
    상기 직렬의 2치 신호에 관해, 동일한 값이 소정의 비트수 연속하지 않도록, "1"신호 또는 "0"신호를 삽입하기 위한 비트 연속 방지용 입력 단자가 할당되어 있으며,
    상기 복수의 입력 단자에는, 데이터 신호가 입력되는 데이터 신호 입력 단자가 할당되어 있고,
    상기 비트 연속 방지용 입력 단자에는, 클록 신호가 입력되어 있는 것을 특징으로 하는 광전송용 병렬직렬 변환기.
11. 제 10항에 있어서,
    상기 클록 신호가, 상기 데이터 신호보다도 저속인 것을 특징으로 하는 광전송용 병렬직렬 변환기.
12. 제 10항에 있어서,
    상기 클록 신호가, 상기 데이터 신호보다도 고속 또는 동속인 것을 특징으로 하는 광전송용 병렬직렬 변환기.
13. 제 10항에 있어서,
    상기 복수의 입력 단자에는, 상기 클록 신호의 반전 신호가 또한 입력되어 있는 것을 특징으로 하는 광전송용 병렬직렬 변환기.
14. 삭제
15. 복수의 2치 신호를 각각 병렬로 출력하는 신호 발생부와,
    상기 복수의 2치 신호를 입력하고, 직렬의 2치 신호로 변환하는, 제 1항에 기재된 광전송용 병렬직렬 변환기와,
    상기 광전송용 병렬직렬 변환기로부터 출력한 직렬의 2치 신호를 광신호로 변환하는 광변환기를 가지며, 상기 광변환기에 의해 변환된 광신호를, 광전송로를 통하여 전송시키는 광전송 모듈을 구비하고,
    상기 신호 발생부에서 출력되는 데이터 신호에 대해, 상기 신호 발생부에서 출력되는 클록 신호에 의거하여 제어를 행하는 제어부를 구비하고,
    상기 신호 발생부는, 상기 데이터 신호 및 클록 신호를, 병렬의 2치 신호로서 출력하고,
    상기 클록 신호를 상기 신호 발생부에서 상기 제어부에 전송하는 전기신호선을 또한 구비하고 있고,
    상기 광전송용 병렬직렬 변환기는, 상기 전기신호선에서의 상기 클록 신호가 상기 비트 연속 방지용 입력 단자에 입력되어 있는 것을 특징으로 하는 광전송 시스템.
16. 복수의 2치 신호를 각각 병렬로 출력하는 신호 발생부와,
    상기 복수의 2치 신호를 입력하고, 직렬의 2치 신호로 변환하는, 제 1항에 기재된 광전송용 병렬직렬 변환기와,
    상기 광전송용 병렬직렬 변환기로부터 출력한 직렬의 2치 신호를 광신호로 변환하는 광변환기를 가지며, 상기 광변환기에 의해 변환된 광신호를, 광전송로를 통하여 전송시키는 광전송 모듈을 구비하고,
    상기 신호 발생부에서 출력되는 데이터 신호에 대해, 상기 신호 발생부에서 출력되는 클록 신호에 의거하여 제어를 행하는 제어부를 구비하고,
    상기 신호 발생부는, 상기 데이터 신호 및 클록 신호를, 병렬의 2치 신호로서 출력하고,
    상기 광전송 모듈은, 상기 광변환기에 의해, 적어도 클록 신호를 광신호로 변환하고, 상기 광신호를, 광전송로를 통하여 전송시켜, 상기 제어부에 출력하는 것을 특징으로 하는 광전송 시스템.
17. 제 15항 또는 제 16항에 기재된 광전송 시스템을 구비한 것을 특징으로 하는 전자 기기.

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