JP2006114987A - トランシーバ、データ転送制御装置及び電子機器 - Google Patents

Abstract

【課題】 アップストリームポートを介したデータ転送とダウンストリームポートを介したデータ転送を小規模な構成で実現できるトランシーバ等の提供。
【解決手段】 トランシーバは、アップストリーム用差動信号ラインＤＰＵＰ、ＤＭＵＰと、ダウンストリーム用差動信号ラインＤＰＤＷ、ＤＭＤＷと、コモン差動信号ラインＤＰＣＭ、ＤＭＣＭと、ＤＰＵＰ、ＤＭＵＰにその出力が接続される第１の送信ドライバ４２と、ＤＰＤＷ、ＤＭＤＷにその出力が接続される第２の送信ドライバ４３と、アップストリーム側接続時にＤＰＵＰ、ＤＭＵＰとＤＰＣＭ、ＤＭＣＭを接続し、ダウンストリーム側接続時にＤＰＤＷ、ＤＭＤＷとＤＰＣＭ、ＤＭＣＭを接続するスイッチ回路６２と、ＤＰＣＭ、ＤＭＣＭに接続される第３の送信ドライバ４８を含む。
【選択図】 図５

Description

本発明は、トランシーバ、データ転送制御装置及び電子機器に関する。

近年、ＵＳＢ２．０などの高速シリアルインターフェースが脚光を浴びている。このような高速シリアルインターフェースを実現するトランシーバの構成としては、種々の従来技術がある。

ＵＳＢにおいては、パーソナルコンピュータ（以下、ＰＣ）などのホストのダウンストリームポートと、携帯型電子機器などのデバイス（ペリフェラル）のアップストリームポートとをＵＳＢケーブルで接続して、ホストとデバイスとの間でのデータ転送を行う。従って、デバイス側のデータ転送制御装置にはアップストリームポートしか設けられていないのが通常であった。そして、このようにアップストリームポートしか設けられていない場合には、デバイスである携帯型電子機器をホストとして動作させてデータ転送を行うことができなかった。

この場合、データ転送制御装置にアップストリームポートとダウンストリームポートの両方を設ければ、デバイスである携帯型電子機器をホストとして動作させてデータ転送を行うことも可能になる。しかしながら、データ転送制御装置にアップストリームポートとダウンストリームポートの両方を設けると、データ転送制御装置やそのトランシーバの回路規模が大きくなってしまい、製品の高コスト化等を招いてしまう。
特開２００２−３４３８６４号公報

本発明は、以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、アップストリームポートを介したデータ転送とダウンストリームポートを介したデータ転送を小規模な構成で実現できるトランシーバ、データ転送制御装置及び電子機器を提供することにある。

本発明は、データ転送のためのトランシーバであって、アップストリームポートに接続されるアップストリーム用差動信号ラインと、ダウンストリームポートに接続されるダウンストリーム用差動信号ラインと、前記アップストリームポートと前記ダウンストリームポートとで共用されるコモン差動信号ラインと、前記アップストリーム用差動信号ラインにその出力が接続される第１の転送モード用の第１の送信ドライバと、前記ダウンストリーム用差動信号ラインにその出力が接続される前記第１の転送モード用の第２の送信ドライバと、アップストリーム側接続時に、前記第１の送信ドライバの入力と送信データを出力するロジック回路の出力とを接続し、ダウンストリーム側接続時に、前記第２の送信ドライバの入力と前記ロジック回路の出力とを接続する第１のスイッチ回路と、アップストリーム側接続時に、前記アップストリーム用差動信号ラインと前記コモン差動信号ラインとを接続し、ダウンストリーム側接続時に、前記ダウンストリーム用差動信号ラインと前記コモン差動信号ラインとを接続する第２のスイッチ回路と、前記コモン差動信号ラインにその出力が接続される、前記第１の転送モードよりも低速な第２の転送モード用の第３の送信ドライバとを含むトランシーバに関係する。

本発明によれば、アップストリーム側接続時には、アップストリーム用差動信号ラインにその出力が接続される第１の送信ドライバにより、第１の転送モードでのデータ送信が行われる。またコモン差動信号ライン及び第２のスイッチ回路を介してアップストリーム用差動信号ラインにその出力が接続される第３の送信ドライバにより、第２の転送モードでのデータ送信が行われる。

一方、ダウンストリーム側接続時には、ダウンストリーム用差動信号ラインにその出力が接続される第２の送信ドライバにより、第１の転送モードでのデータ送信が行われる。またコモン差動信号ライン及び第２のスイッチ回路を介してダウンストリーム用差動信号ラインにその出力が接続される第３の送信ドライバにより、第２の転送モードでのデータ送信が行われる。

このように本発明では、高速な第１の転送モード用の第１、第２の送信ドライバについては共用されずに別々に設けられる一方で、低速な第２の転送モード用の第３の送信ドライバについてはダウンストリーム側接続時とアップストリーム側接続時とで共用される。これにより、信号特性品質を維持しながらもトランシーバを小規模化できる。

また本発明では、前記コモン差動信号ラインにその入力が接続される前記第１の転送モード用の差動レシーバと、前記コモン差動信号ラインにその入力が接続され、差動信号のデータの有効、無効を検出する検出回路とを含んでもよい。

また本発明は、データ転送のためのトランシーバであって、アップストリームポートに接続されるアップストリーム用差動信号ラインと、ダウンストリームポートに接続されるダウンストリーム用差動信号ラインと、前記アップストリームポートと前記ダウンストリームポートとで共用されるコモン差動信号ラインと、前記アップストリーム用差動信号ラインにその出力が接続される第１の転送モード用の第１の送信ドライバと、前記ダウンストリーム用差動信号ラインにその出力が接続される前記第１の転送モード用の第２の送信ドライバと、アップストリーム側接続時に、前記第１の送信ドライバの入力と送信データを出力するロジック回路の出力とを接続し、ダウンストリーム側接続時に、前記第２の送信ドライバの入力と前記ロジック回路の出力とを接続する第１のスイッチ回路と、アップストリーム側接続時に、前記アップストリーム用差動信号ラインと前記コモン差動信号ラインとを接続し、ダウンストリーム側接続時に、前記ダウンストリーム用差動信号ラインと前記コモン差動信号ラインとを接続する第２のスイッチ回路と、前記コモン差動信号ラインにその入力が接続される前記第１の転送モード用の差動レシーバと、前記コモン差動信号ラインにその入力が接続され、差動信号のデータの有効、無効を検出する検出回路とを含むトランシーバに関係する。

本発明によれば、アップストリーム側接続時には、アップストリーム用差動信号ラインにその出力が接続される第１の送信ドライバにより、第１の転送モードでのデータ送信が行われる。またコモン差動信号ライン及び第２のスイッチ回路を介してアップストリーム用差動信号ラインにその入力が接続される第１の転送モード用の差動レシーバと、検出回路により、第１の転送モードでのデータ受信や、データの有効・無効の検出処理が行われる。

一方、ダウンストリーム側接続時には、ダウンストリーム用差動信号ラインにその出力が接続される第２の送信ドライバにより、第１の転送モードでのデータ送信が行われる。またコモン差動信号ライン及び第２のスイッチ回路を介してダウンストリーム用差動信号ラインにその入力が接続される第１の転送モード用の差動レシーバと、検出回路により、第１の転送モードでのデータ受信や、データの有効・無効の検出処理が行われる。

このように本発明では、第１の転送モード用の第１、第２の送信ドライバについては共用されずに別々に設けられる一方で、第１の転送モード用の差動レシーバ、検出回路についてはダウンストリーム側接続時とアップストリーム側接続時とで共用される。これにより、送受信性能を維持しながらもトランシーバを小規模化できる。

また本発明では、前記アップストリーム用差動信号ラインのプラス側信号ライン、マイナス側信号ラインに各々接続される、前記第１の転送モードよりも低速な第２の転送モード用の第１、第２のシングルエンドレシーバと、前記ダウンストリーム用差動信号ラインのプラス側信号ライン、マイナス側信号ラインに各々接続される第２の転送モード用の第３、第４のシングルエンドレシーバとを含んでもよい。

また本発明では、前記コモン差動信号ラインのプラス側信号ライン、マイナス側信号ラインに各々接続される、前記第１の転送モードよりも低速な第２の転送モード用の第１、第２のシングルエンドレシーバを含んでもよい。

また本発明では、前記コモン差動信号ラインにその入力が接続される、前記第１の転送モードよりも低速な第２の転送モード用の差動レシーバを含んでもよい。

また本発明では、前記第１、第２のスイッチ回路が、前記ダウンストリームポートへの第２の電子機器の接続が検出された場合に、ダウンストリーム側接続に切り替えるようにしてもよい。

このようにすれば、ダウンストリームポートへの第２の電子機器の接続が検出された場合に優先的に、第１、第２のスイッチ回路をダウンストリーム側接続に切り替えて、ダウンストリームポートを介したデータ転送を行うことが可能になる。

また本発明は、上記のいずれかに記載のトランシーバと、デバイスとしてのデータ転送制御を行うデバイスコントローラと、ホストとしてのデータ転送制御を行うホストコントローラと、アップストリーム側接続時に、前記トランシーバを前記デバイスコントローラに接続し、ダウンストリーム側接続時に、前記トランシーバを前記ホストコントローラに接続するための切り替え制御を行う第１のセレクタとを含むデータ転送制御装置に関係する。

このようにすれば、ダウンストリーム側接続時とアップストリーム側接続時とでトランシーバを共用できるようになるため、データ転送制御装置の小規模化を図れる。

また本発明では、転送データを一時的に格納するデータバッファと、アップストリーム側接続時に、前記データバッファを前記デバイスコントローラに接続し、ダウンストリーム側接続時に、前記データバッファを前記ホストコントローラに接続するための切り替え制御を行う第２のセレクタとを含んでもよい。

このようにすれば、ダウンストリーム側接続時とアップストリーム側接続時とでデータバッファを共用できるようになるため、データ転送制御装置の小規模化を図れる。

また本発明は、上記のいずれかのデータ転送制御装置と、前記アップストリームポートと、前記ダウンストリームポートとを含む電子機器に関係する。

以下、本発明の実施形態について詳細に説明する。なお、以下に説明する本実施形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。

１．アップストリームポート、ダウンストリームポート
ＵＳＢにおいては、デバイス側に組み込まれるデータ転送制御装置には、アップストリームポートしか設けられていないのが通常であった。そして、このようにアップストリームポートしか設けられていないと、携帯型電子機器をホストとして動作させてデータ転送を行うことができなかった。

この場合、アップストリームポートのみならずダウンストリームポートもデバイス側のデータ転送制御装置に設けるようにすれば、ホストとしてのデータ転送も可能になる。

しかしながら、このようにアップストリームポートとダウンストリームポートの両方を設けると、図１の比較例に示すように、アップストリーム用のトランシーバ１２、データバッファ１０２のみならず、ダウンストリーム用のトランシーバ１４、データバッファ１０４が必要になってしまう。このため、回路規模が大きくなったり、製品が高コスト化してしまうなどの課題がある。

２．データ転送制御装置の構成
図２に、以上のような課題を解決できる本実施形態のデータ転送制御装置の構成例を示す。このデータ転送制御装置は、トランシーバ１０、デバイスコントローラ７０、ホストコントローラ８０、セレクタ９０、９２、データバッファ（ＦＩＦＯ）１００を含む。なおこれらの一部を省略する構成としてもよい。

トランシーバ１０（デュアルトランシーバ）は、差動信号ライン（ＤＰ、ＤＭ）を用いてＵＳＢ（広義にはシリアルバス）のデータを送受信するための回路であり、ＵＳＢの論理層回路の一部であるロジック回路２０や、物理層回路（ＰＨＹ）であるアナログフロントエンド回路４０を含む。ＵＳＢ２．０を例にとれば、このトランシーバ１０としてはＵＴＭＩ（USB2.0 Transceiver Macrocell Interface）仕様に準拠した回路を用いることができる。

トランシーバ１０が含むロジック回路２０は、ＥＯＰ（End Of Packet）の生成・削除、ＳＹＮＣ（SYNChronization）の生成・削除、ＮＲＺＩエンコード（符号化）、ＮＲＺＩデコード（復号化）、ビットスタッフィング（ビット挿入）、ビットアンスタッフィング（ビット削除）、シリアル／パラレル変換、パラレル／シリアル変換、差動信号のラインステート（Ｊ、Ｋ、ＳＥ０等）の生成・検出等を行う。

トランシーバ１０が含むアナログフロントエンド回路４０（送受信回路）は、ＦＳ（Full Speed)モードやＨＳ(High Speed)モードでの送受信を行うための送信ドライバやレシーバや検出回路などを含む。即ち差動信号ラインを駆動（電流駆動）することによるデータ送信や、差動信号ラインを用いたデータ受信や、差動信号のデータの有効・無効の検出や、差動信号ラインの接続検出や、差動信号ラインのプルアップ制御などを行うアナログ回路を含む。

ＵＳＢでは、ＤＰ（Ｄａｔａ＋）及びＤＭ（Ｄａｔａ−）を用いた差動信号によりデータが送受信される。そしてＵＳＢ２．０では、ＨＳモード（広義には第１の転送モード）とＦＳモード（広義には第２の転送モード）が、転送モードとして定義されている。ＨＳモードは、ＵＳＢ２．０により新たに定義された転送モードである。ＦＳモードは、従来のＵＳＢ１．１で既に定義されている転送モードであり、トランシーバ１０は、これらの両方の転送モードでのデータの送受信を行うことができる。

また本実施形態ではデータ転送制御装置がアップストリームポートＵＰＰＴ（広義には第１のポート）とダウンストリームポートＤＷＰＴ（広義には第２のポート）の両方を備えている。そしてトランシーバ１０は、このアップストリームポートＵＰＰＴを介したデータの送受信と、ダウンストリームポートＤＷＰＴを介したデータの送受信の両方を行うことができるデュアルトランシーバ構成になっている。

デバイスコントローラ７０、ホストコントローラ８０は、ＵＳＢ（シリアルバス）を介したデータ転送を制御するための転送コントローラである。具体的にはトランザクション層やリンク層などのデータ転送制御を行う。そしてデバイスコントローラ（ペリフェラルコントローラ）７０は、デバイス（ペリフェラル）としてのデータ転送制御を行い、ホストコントローラ８０は、ホストとしてのデータ転送制御を行う。例えば、アップストリームポートＵＰＰＴに第２の電子機器（ホスト）が接続された場合には、デバイスコントローラ７０が、ＵＰＰＴを介した第２の電子機器との間のデータ転送を制御する。一方、ダウンストリームポートＤＷＰＴに第２の電子機器（デバイス）が接続された場合には、ホストコントローラ８０が、ＤＷＰＴを介した第２の電子機器との間のデータ転送を制御する。

デバイスコントローラ７０が含むＳＩＥ（Serial Interface Engine）７２やホストコントローラ８０が含むホストＳＩＥ８２は、パケット・ハンドル処理、トランザクション管理処理、サスペンド・レジューム制御処理などを行う。

デバイスコントローラ７０が含むエンドポイント管理回路７４は、エンドポイントの管理処理を行う。具体的には、データバッファ１００にエンドポイント領域を確保したり、エンドポイント番号の管理・識別を行ったり、エンドポイント領域のＦＩＦＯ制御などを行う。ホストコントローラ８０が含むパイプ管理回路８４は、パイプ（ＩＲＰ、Ｉ／Ｏリクエストパケット）の管理処理を行う。具体的には、データバッファ１００にパイプ領域を確保したり、パイプ番号の管理・識別を行ったり、パイプ領域のＦＩＦＯ制御などを行う。なおパイプ領域は、デバイスのエンドポイントと一対一に対応してデータバッファ１００に確保される領域である。

セレクタ９０（第１のセレクタ）は、アップストリーム側接続時（アップストリームポートを介したデータ転送時）に、トランシーバ１０をデバイスコントローラ７０側に接続し、ダウンストリーム側接続時（ダウンストリームポートを介したデータ転送時）に、トランシーバ１０をホストコントローラ８０側に接続するための切り替え制御を行う。またセレクタ９２（第２のセレクタ）は、アップストリーム側接続時に、データバッファ１００をデバイスコントローラ７０側に接続し、ダウンストリーム側接続時に、データバッファ１００をホストコントローラ８０側に接続するための切り替え制御を行う。

データバッファ１００（ＦＩＦＯ、パケットバッファ）は、ＵＳＢ（シリアルバス）を介して転送されるデータ（送信データ、受信データ、パケット）を一時的に格納（バッファリング）するためのものである。このデータバッファ１００は、ＲＡＭ（Random Access Memory）などのメモリにより実現できる。

図２の構成によれば、アップストリームポートＵＰＰＴに相手側の電子機器（第２の電子機器）が接続された場合には、セレクタ９０が、トランシーバ１０とデバイスコントローラ７０を接続し、セレクタ９２が、デバイスコントローラ７０とデータバッファ１００を接続する。そしてデバイスコントローラ７０が、ＵＰＰＴを介したアップストリーム方向でのデータ転送を制御する。即ちＵＳＢのデバイス（ペリフェラル）としてのデータ転送制御を行う。この際に、データバッファ１００にはエンドポイント領域が確保されて、受信データや送信すべきデータが各エンドポイント領域に一時的に格納される。そしてデバイスコントローラ７０は、データバッファ１００に確保された各エンドポイント領域と、アップストリームポートＵＰＰＴに接続された相手側の電子機器（ホスト）との間でのデータ転送を制御する。

一方、ダウンストリームポートＤＷＰＴに相手側の電子機器が接続された場合には、セレクタ９０が、トランシーバ１０とホストコントローラ８０を接続し、セレクタ９２が、ホストコントローラ８０とデータバッファ１００を接続する。そしてホストコントローラ８０が、ＤＷＰＴを介したダウンストリーム方向でのデータ転送を制御する。即ちＵＳＢのホストとしてのデータ転送制御を行う。この際に、データバッファ１００にはパイプ（ＩＲＰ）領域が確保されて、受信データや送信すべきデータが各パイプ領域に一時的に格納される。そしてホストコントローラ８０は、データバッファ１００に確保された各パイプ領域と、ダウンストリームポートＤＷＰＴに接続された相手側の電子機器（デバイス）の各エンドポイントとの間でのデータ転送を制御する。

また本実施形態ではトランシーバ１０が、後述するように、アップストリーム用トランシーバと、ダウンストリーム用トランシーバの両方の機能を備えたデュアルトランシーバ構成になっている。即ちアップストリームポートＵＰＰＴに相手側の電子機器が接続されて、セレクタ９０がトランシーバ１０とデバイスコントローラ７０を接続した時には、トランシーバ１０は、内部のスイッチ回路の切り替え制御を行うことで、アップストリーム用トランシーバとして機能する。これによりアップストリーム方向でのデータの送受信が可能になる。一方、ダウンストリームポートＤＷＰＴに相手側の電子機器が接続されて、セレクタ９０がトランシーバ１０とホストコントローラ８０を接続した時には、トランシーバ１０は、内部のスイッチ回路の切り替え制御を行うことで、ダウンストリーム用トランシーバとして機能する。これによりダウンストリーム方向でのデータの送受信が可能になる。

図１で説明した比較例では、図２の本実施形態とは異なり、セレクタ９０、９２が設けられていない。またデュアルトランシーバ構成ではなく、アップストリーム用トランシーバ１２とダウンストリーム用トランシーバ１４とが別々に設けられている。更に、データバッファもデバイスコントローラ７０とホストコントローラ８０で共用されておらず、アップストリーム用データバッファ１０２とダウンストリーム用データバッファ１０４の両方が設けられている。別の言い方をすれば、図１の比較例は、ダウンストリーム用のデータ転送制御装置とアップストリーム用のデータ転送制御装置とが別々に独立に設けられている構成である。

しかしながら、図１の比較例では、アップストリーム用トランシーバ１２とダウンストリーム用トランシーバ１４が別々に設けられると共に、アップストリーム用データバッファ１０２とダウンストリーム用データバッファ１０４が別々に設けられているため、回路が大規模化してしまう。即ち、共用できるはずの回路を重複して持つ構成となるため、無駄な回路部分が生じてしまう。

これに対して図２の本実施形態では、トランシーバ１０とデータバッファ１００が、デバイスコントローラ７０とホストコントローラ８０に共用される構成となっているため、無駄な回路部分を少なくでき、回路の小規模化、製品の低コスト化を図れる。

なお本実施形態のデータ転送制御装置は図２の構成に限定されず、種々の変形実施が可能である。例えば図３の本実施形態の変形例のように、トランシーバ１０については共用する一方で、データバッファについては、アップストリーム用データバッファ１０２とダウンストリーム用データバッファ１０４を別々に設けるようにしてもよい。即ち図３では図２のセレクタ９２が設けられていない。

図３の構成の場合、アップストリーム側接続時には、エンドポイント管理回路７４がアップストリーム用データバッファ１０２にエンドポイント領域を確保する。そしてデバイスコントローラ７０が、アップストリーム用データバッファ１０２に確保された各エンドポイント領域と、アップストリームポートＵＰＰＴに接続された相手側の電子機器（ホスト）との間でのデータ転送を制御する。一方、ダウンストリーム側接続時には、パイプ管理回路８４がダウンストリーム用データバッファ１０４にパイプ領域を確保する。そしてホストコントローラ８０が、ダウンストリーム用データバッファ１０４に確保された各パイプ領域と、ダウンストリームポートＤＷＰＴに接続された相手側の電子機器（デバイス）の各エンドポイントとの間でのデータ転送を制御する。

また図２において、トランシーバ１０とセレクタ９０の間や、セレクタ９０とデバイスコントローラ７０及びホストコントローラ８０の間や、デバイスコントローラ７０及びホストコントローラ８０とセレクタ９２の間や、セレクタ９２とデータバッファ１００の間に、他の回路ブロックを設ける構成としてもよい。

例えば図４の本実施形態の変形例では、セレクタ９２とデータバッファ１００の間にバッファコントローラ９４が設けられている。またエンドポイント＆パイプ管理回路９６がバッファコントローラ９４内に設けられている。そしてアップストリーム側接続時には、エンドポイント＆パイプ管理回路９６がデータバッファ１００にエンドポイント領域を確保し、デバイスコントローラ７０が、確保されたエンドポイント領域を用いたデータ転送を制御する。一方、ダウンストリーム側接続時には、エンドポイント＆パイプ管理回路９６がデータバッファ１００にパイプ領域を確保し、ホストコントローラ８０が、確保されたパイプ領域を用いたデータ転送を制御する。図４のような構成にすれば、図２のエンドポイント管理回路７４、パイプ管理回路８４の重複する回路部分を共用できるため、回路の更なる小規模化を図れる。

３．トランシーバの構成
図５に本実施形態のトランシーバ１０（デュアルトランシーバ）の構成例を示す。なお本実施形態のトランシーバは図５の全ての構成要素を含む必要はなく、その一部を省略する構成としてもよい。

トランシーバ１０はロジック回路２０とアナログフロントエンド回路４０を含む。ロジック回路２０は、ＥＯＰ生成・削除回路２２、ＳＹＮＣ生成・削除回路２３、ＮＲＺＩエンコーダ２４、ＮＲＺＩデコーダ２５、ビットスタッフ回路２６、ビットアンスタッフ回路２７、パラレル／シリアル変換回路２８、シリアル／パラレル変換回路２９、サンプリングクロック生成回路（ＤＬＬ）３１を含む。なおこれらの一部を省略する構成としてもよい。

ＥＯＰ生成・削除回路２２は、送信時にはＥＯＰ（End Of Packet）を生成して付加する処理を行い、受信時にはＥＯＰを検出して削除する処理を行う。ＳＹＮＣ生成・削除回路２３は、送信時にはＳＹＮＣ（同期コード）を生成して付加する処理を行い、受信時にはＳＹＮＣを検出して削除する処理を行う。

ＮＲＺＩエンコーダ２４は、送信時において、ＮＲＺＩ（Non Return to Zero Invert）方式のデータ符号化処理を行う。ＮＲＺＩデコーダ２５は、受信時において、ＮＲＺＩのエンコードデータの復号化処理を行う。

ＮＲＺＩエンコードでは、元データのビットが"１"（第１の信号レベル）の場合には前の信号レベルを維持し、元データのビットが"０"（第２の信号レベル）の場合には前の信号レベルを反転させる。従って、元データに"０"のビットが並んでいる場合には、エンコード後のデータはビット毎に信号レベルが変化するようになる。ところが、元データに"１"のビットが並んでいる場合には、エンコード後のデータの信号レベルが変化しない状態が長時間続くことになり、同期はずれの問題が生じてしまう。

このため、ビットスタッフ回路２６が、送信時において、ビット挿入処理（第１の信号レベルのビットが所与の個数だけ連続したことを条件に第２の信号レベルのビットを挿入する処理）を行う。具体的には"１"のビットが連続して６回続くと、その後に"０"のビットを挿入する。またビットアンスタッフ回路２７が、受信時において、ビット削除処理（第１の信号レベルのビットが所与の個数だけ連続したことを条件に挿入された第２の信号レベルのビットを削除する処理）を行う。具体的には、"１"のビットが連続して６個続き、その後に"０"のビットが挿入されていた場合には、その"０"のビットを削除する。

パラレル／シリアル変換回路２８は、送信時において、送信すべきパラレルデータをシリアルデータに変換する処理を行う。またシリアル／パラレル変換回路２９は、受信時において、受信されたシリアルデータをパラレルデータに変換する処理を行う。これにより差動信号ラインを用いたシリアル転送が可能になる。

なおシリアル／パラレル変換回路２９は、シリアル／パラレル変換機能のみならず、内部装置（データ転送制御装置）とＵＳＢに接続される外部装置との間のクロック周波数差（クロックドリフト）等を吸収するためのエラスティシティバッファの機能も有している。

また、ＥＯＰ生成・削除回路２２、ＳＹＮＣ生成・削除回路２３、ＮＲＺＩエンコーダ２４、ＮＲＺＩデコーダ２５、ビットスタッフ回路２６、ビットアンスタッフ回路２７は、例えば６０ＭＨｚ等で動作する低速ロジック回路になっている。一方、パラレル／シリアル変換回路２８、シリアル／パラレル変換回路２９、サンプリングクロック生成回路（ＤＬＬ）３１は、例えば４８０ＭＨｚ等で動作する高速ロジック回路になっている。

アナログフロントエンド回路４０は、アップストリームポートＵＰＰＴに接続されるアップストリーム用の差動信号ラインＤＰＵＰ、ＤＭＵＰと、ダウンストリームポートＤＷＰＴに接続されるダウンストリーム用の差動信号ラインＤＰＤＷ、ＤＭＤＷを含む。またアップストリームポートＵＰＰＴとダウンストリームポートＤＷＰＴとで共用されるコモン差動信号ラインＤＰＣＭ、ＤＭＣＭを含む。

またアナログフロントエンド回路４０は、ＨＳ送信ドライバ４２、４３、シングルエンドレシーバ４４、４５、４６、４７、ＦＳ送信ドライバ４８、ＦＳ差動レシーバ５０、ＨＳ差動レシーバ５２、検出回路５４、５６、プルアップ回路５８、スイッチ回路６０、６２を含む。

ＨＳ送信ドライバ４２（広義には第１の送信ドライバ）は、アップストリーム用差動信号ラインＤＰＵＰ、ＤＭＵＰにその出力が接続されるＨＳモード（第１の転送モード）用のドライバ（電流ドライバ）である。ＨＳ送信ドライバ４３（広義には第２の送信ドライバ）は、ダウンストリーム用差動信号ラインＤＰＤＷ、ＤＭＤＷにその出力が接続されるＨＳモード用のドライバである。これらのＨＳ送信ドライバ４２、４３により、４８０ＭＨｚでのシリアルデータの送信が可能になる。

具体的にはＨＳ送信ドライバ４２は、前段のロジック回路２０からスイッチ回路６０を介して差動の送信デジタル信号（プラス側デジタル信号とマイナス側デジタル信号）を受け、差動信号ラインＤＰＵＰ、ＤＭＵＰを電流駆動する。またＨＳ送信ドライバ４３は、前段のロジック回路２０からスイッチ回路６０を介して差動の送信デジタル信号を受け、差動信号ラインＤＰＤＷ、ＤＭＤＷを電流駆動する。即ちＨＳ送信ドライバ４２、４３は、差動信号ラインを一定の電流値で駆動することにより、ＵＳＢのＪステートやＫステートを生成する。なお、ＨＳ送信ドライバ４２、４３は、ロジック回路２０からの制御信号に基づいて、その出力イネーブル制御や駆動電流の制御が行われる。

シングルエンド（Singl ended）レシーバ４４、４５は、アップストリーム用のプラス側信号ラインＤＰＵＰ、マイナス側信号ラインＤＭＵＰに各々接続されるＦＳモード（第２の転送モード）用のレシーバである。シングルエンドレシーバ４４、４５は、ＤＰＵＰ、ＤＭＵＰの信号を増幅し、ロジック回路２０に出力する。これらのシングルエンドレシーバ４４、４５を用いることで、ＤＰＵＰ、ＤＭＵＰのラインステートのモニターが可能になる。

シングルエンドレシーバ４６、４７は、ダウンストリーム用のプラス側信号ラインＤＰＤＷ、マイナス側信号ラインＤＭＤＷに各々接続されるＦＳモード用のレシーバである。シングルエンドレシーバ４６、４７は、ＤＰＤＷ、ＤＭＤＷの信号を増幅し、ロジック回路２０に出力する。これらのシングルエンドレシーバ４６、４７を用いることで、ＤＰＤＷ、ＤＭＤＷのラインステートのモニターが可能になる。

ＦＳ送信ドライバ４８（広義には第３の送信ドライバ）は、コモン差動信号ラインＤＰＣＭ、ＤＭＣＭにその出力が接続されるＦＳモード（第２の転送モード）用の送信ドライバである。このＦＳ送信ドライバ４８が差動信号ラインを駆動（電圧駆動）することで、ＦＳモードでの１２ＭＨｚのシリアルデータをＵＳＢを介して送信できるようになる。なおＦＳ送信ドライバ４８の出力には、ダンピング抵抗（ターミネーション抵抗）が設けられている。そしてＦＳ送信ドライバ４８は、ＨＳモードにおいては、ＨＳターミネーションとしてＳＥ０（プラス側、マイナス側出力の両方がローレベル）を出力する。

ＦＳ差動レシーバ５０は、コモン差動信号ラインＤＰＣＭ、ＤＭＣＭにその入力が接続されるＦＳモード用の差動レシーバである。このＦＳ差動レシーバ５０が、差動信号ラインを介して入力される差動信号を増幅することで、ＦＳモードでの１２ＭＨｚのシリアルデータをＵＳＢを介して受信できるようになる。

ＨＳ差動レシーバ５２は、コモン差動信号ラインＤＰＣＭ、ＤＭＣＭにその入力が接続されるＨＳモード（第１の転送モード）用の差動レシーバである。このＨＳ差動レシーバ５２が、差動信号ラインを介して入力される差動信号を増幅することにより、ＨＳモードでの４８０ＭＨｚのシリアルデータをＵＳＢを介して受信できるようになる。このＨＳ差動レシーバ５２は、通常のデータの受信時のみならず、チャープの受信時にも使用される。

検出回路５４（送信エンベロープディテクタ、スケルチ回路）は、差動信号のデータの有効、無効を検出する回路であり、４８０ＭＨｚのシリアルデータとノイズとを区別するための検出処理を行う。具体的には、差動信号の振幅がスケルチのしきい値を上回る場合に、データが有効であることが検出される。この検出回路５４により、差動信号のデータが有効であることが検出されると、ＨＳ差動レシーバ５２からの受信デジタル信号のロジック回路２０への出力がイネーブルにされる。

検出回路５６（ディスコネクション・エンベロープディテクタ）は、ＨＳモードのホスト動作時にＵＳＢ（ＵＳＢケーブル）のディスコネクションを検出する回路である。具体的には差動信号の振幅が所定電圧以上になると、ディスコネクションが検出される。なおＦＳモード時にはシングルエンドレシーバを用いてディスコネクションを検出できる。またデバイス動作時にはＶＢＵＳを監視することでディスコネクションを検出できる。

プルアップ回路５８は、プラス側の差動信号ラインをプルアップするための回路であり、プルアップ抵抗ＲＵとスイッチＳＷＵで構成される。なおマイナス側の差動信号ラインにはダミー回路（抵抗ＲＤ、スイッチＳＷＤ）が設けられている。

スイッチ回路６０（第１のスイッチ回路。アナログスイッチ回路）は、アップストリーム側接続時には、アップストリーム用のＨＳ送信ドライバ４２の入力と、ロジック回路２０（送信デジタル信号の出力回路）の出力とを接続する。一方、ダウンストリーム側接続時には、ダウンストリーム用のＨＳ送信ドライバ４３の入力とロジック回路２０の出力とを接続する。即ち、相手側の電子機器（第２の電子機器）がＵＰＰＴに接続されるアップストリーム側接続時には、スイッチＳＷ１がＵＰＰＴ側に切り替えられ、相手側の電子機器がＤＷＰＴに接続されるダウンストリーム側接続時には、スイッチＳＷ１がＤＷＰＴ側に切り替えられる。

スイッチ回路６２（第２のスイッチ回路。アナログスイッチ回路）は、アップストリーム側接続時には、アップストリーム用差動信号ラインＤＰＵＰ、ＤＭＵＰとコモン差動信号ラインＤＰＣＭ、ＤＭＣＭとを接続する。一方、ダウンストリーム側接続時には、ダウンストリーム用差動信号ラインＤＰＤＷ、ＤＭＤＷとコモン差動信号ラインＤＰＣＭ、ＤＭＣＭとを接続する。即ちアップストリーム側接続時には、スイッチＳＷ２、ＳＷ３がＵＰＰＴ側に切り替えられ、ダウンストリーム側接続時には、スイッチＳＷ２、ＳＷ３がＤＷＰＴ側に切り替えられる。

なおスイッチ回路６０、６２は、ダウンストリームポートＤＷＰＴへの相手側の電子機器（第２の電子機器）の接続が検出された場合に、ダウンストリーム側接続に切り替えるようになっている。具体的には、ダウンストリームポートＤＷＰＴへの相手側の電子機器の接続が優先的に検出され、ＤＷＰＴへの相手側の電子機器の接続が検出されると、スイッチＳＷ１、ＳＷ２、ＳＷ３がダウンストリーム側に切り替えられる。そして、ＤＷＰＴへの相手側の電子機器の接続が検出されなかった場合には、アップストリームポートＵＰＰＴへの相手側の電子機器の接続が検出される。そしてＵＰＰＴへの相手側の電子機器の接続が検出されると、スイッチＳＷ１、ＳＷ２、ＳＷ３がアップストリーム側に切り替えられる。

４．ＨＳ送信ドライバの非共用、ＦＳ送信ドライバの共用
本実施形態では図５に示すように、高速なＨＳ送信ドライバ４２、４３（第１、第２の送信ドライバ）については、共用せずに別々に設ける一方で、低速なＦＳ送信ドライバ４８については、アップストリーム側接続時とダウンストリーム側接続時で共用している。

具体的には、ＤＰＵＰ、ＤＭＵＰにその出力が接続されるＨＳ送信ドライバ４２と、差動信号ラインＤＰＤＷ、ＤＭＤＷにその出力が接続されるＨＳ送信ドライバ４３を共用せずに別々に設け、スイッチ回路６０を更に設けている。そしてアップストリーム側接続時には、ロジック回路２０の出力とＨＳ送信ドライバ４２の入力をスイッチ回路６０を介して接続し、ＨＳ送信ドライバ４２によりＤＰＵＰ、ＤＭＵＰを駆動して、アップストリーム方向でのＨＳデータ送信を行う。またダウンストリーム側接続時には、ロジック回路２０の出力とＨＳ送信ドライバ４３の入力をスイッチ回路６０を介して接続し、ＨＳ送信ドライバ４３によりＤＰＤＷ、ＤＭＤＷを駆動して、ダウンストリーム方向でのＨＳのデータ送信を行う。

一方、低速なＦＳ送信ドライバ４８については、アップストリーム側接続時とダウンストリーム側接続時で共用している。具体的には、ＦＳ送信ドライバ４８をコモン差動信号ラインＤＰＣＭ、ＤＭＣＭに接続すると共に、スイッチ回路６２を設けている。そしてアップストリーム側接続時には、ＦＳ送信ドライバ４８の出力をＤＰＣＭ、ＤＭＣＭ及びスイッチ回路６２を介してＤＰＵＰ、ＤＭＵＰに接続し、ＦＳ送信ドライバ４８によりＤＰＵＰ、ＤＭＵＰを駆動して、アップストリーム方向でのＦＳのデータ送信を行う。またダウンストリーム側接続時には、ＦＳ送信ドライバ４８の出力をＤＰＣＭ、ＤＭＣＭ及びスイッチ回路６２を介してＤＰＤＷ、ＤＭＤＷに接続し、ＦＳ送信ドライバ４８によりＤＰＤＷ、ＤＭＤＷを駆動して、ダウンストリーム方向でのＦＳのデータ送信を行う。

このように、高速なＨＳ送信ドライバ４２、４３については共用しない一方で、低速なＦＳ送信ドライバ４８については共用する構成にすれば、アイパターン等の信号特性の品質を維持しながら回路を小規模化できるという利点がある。

即ちＵＳＢ２．０では、ＨＳ送信ドライバ４２、４３は、差動信号ラインを高速（４８ＭＨｚ）に電流駆動する必要がある。従って、ＨＳ送信ドライバ４２、４３の出力にスイッチ回路を設けてしまうと、スイッチ回路が有する寄生抵抗等が原因となってインピーダンス不整合の問題などが生じ、信号特性品質が劣化するおそれがある。

この点、本実施形態によれば、アップストリーム用のＨＳ送信ドライバ４２とダウンストリーム用のＨＳ送信ドライバ４３とが別々に設けられ、これらのＨＳ送信ドライバ４２、４３の出力にはスイッチ回路が設けられていない。従って、このスイッチ回路が有する寄生抵抗を原因とするインピーダンス不整合の問題が生じない。また、ＨＳ送信ドライバ４２、４３の入力にスイッチ回路６０を設けても、スイッチ回路６０の寄生抵抗のインピーダンスは、ＵＳＢを介して接続される相手側の電子機器には見えないため、信号特性品質にほとんど影響を与えない。従って、アイパターンなどの信号特性品質に対する要求が厳しいＨＳ転送において、ＨＳ送信ドライバ４２、４３の出力に寄生する抵抗を最低限に抑えることができ、高品質な信号特性品質を維持できる。

一方、低速（１２ＭＨｚ）なＦＳ転送においては、アップストリーム用のＦＳ送信ドライバとダウンストリーム用のＦＳ送信ドライバを別々に設けると、無駄な回路部分が増えてしまう。

この点、本実施形態によれば、ＦＳ送信ドライバ４８がアップストリーム側接続時とダウンストリーム側接続時で共用されるため、無駄な回路部分を減らして、回路を小規模化できる。また信号特性の品質に対する要求が厳しくない低速なＦＳ転送では、ＦＳ送信ドライバ４８の出力に、寄生抵抗を有するスイッチ回路６２を設けても、信号特性品質の劣化は実用上問題ない。このように本実施形態によれば信号特性品質を維持しながら回路を小規模化できる。

５．ＨＳ送信ドライバの非共用、差動レシーバ、検出回路の共用
本実施形態では図５に示すように、ＨＳ送信ドライバ４２、４３については共用せずに別々に設ける一方で、ＨＳ差動レシーバ５２、検出回路５４についてはアップストリーム側接続時とダウンストリーム側接続時で共用している。

このようにＨＳ送信ドライバ４２、４３については共用せずに別々に設けるようにすれば、上述のように信号特性を高品質に維持できる。一方、ＨＳ差動レシーバ５２、検出回路５４については、その入力にスイッチ回路６２を設けても、スイッチ回路６２の寄生抵抗は信号の受信性能にそれほど悪影響を及ばさない。

即ち、ＵＳＢを介して接続される相手側の電子機器のデータ転送制御装置の性能や電気特性にはバラツキがある。従って、このような相手方の性能や電気特性のバラツキに依存せずに、ＵＳＢ規格に準拠した適正なアイパターンの信号を送信するためには、寄生抵抗を有するスイッチ回路を、ＨＳ送信ドライバ４２、４３の出力に設けることは望ましくない。

一方、受信時においては、相手側の電子機器から、ＵＳＢ規格に準拠したアイパターンの信号がＵＳＢを介して転送されて来ることを期待できる。従って、規格範囲内のアイパターンの信号を適正に受信できるように、スイッチ回路６２の寄生抵抗を考慮してＨＳ差動レシーバ５２、検出回路５４を設計することで、適正なデータ受信を実現できる。従って、ＨＳ差動レシーバ５２、検出回路５４の入力にスイッチ回路６２を設けても、信号の受信性能にそれほど悪影響を及ぼさない。そして、このようにスイッチ回路６２を設けることで、ＨＳ差動レシーバ５２、検出回路５４をアップストリーム側接続時とダウンストリーム側接続時で共用できるようになり、回路を小規模化できる。

なお図６の本実施形態の変形例に示すように、ＨＳ差動レシーバ、検出回路をアップストリーム側接続時とダウンストリーム側接続時で共用せずに別々に設ける構成としてもよい。即ち図６では、アップストリーム用のＨＳ差動レシーバ５２、検出回路５４（スケルチ回路）の入力を、アップストリーム用差動信号ラインＤＰＵＰ、ＤＭＵＰに接続している。またダウンストリーム用のＨＳ差動レシーバ５３、検出回路５５（スケルチ回路）の入力を、ダウンストリーム用差動信号ラインＤＰＤＷ、ＤＭＤＷに接続している。

このようにアップストリーム用のＨＳ差動レシーバ５２、検出回路５４とダウンストリーム用のＨＳ差動レシーバ５３、検出回路５５（スケルチ回路）を別々に設ければ、寄生抵抗を有するスイッチ回路を設ける必要がなくなる。従って、相手側の電子機器のＨＳ差動ドライバの性能や電気特性が、例えばＵＳＢ規格に準拠しないような劣悪なものである場合にも、適正なデータ受信を実現できるという利点がある。なお、ＨＳ差動レシーバ、検出回路の一方のみを共用する構成とすることも可能である。またＦＳ送信ドライバを共用せずに、アップストリーム用のＦＳ送信ドライバとダウンストリーム用のＦＳ送信ドライバを別々に設ける構成にすることも可能である。

６．シングルエンドレシーバの共用
図５では、シングルエンドレシーバを共用せずに、アップストリーム用のシングルエンドレシーバ４４、４５（第１、第２のシングルエンドレシーバ）と、ダウンストリーム用のシングルエンドレシーバ４６、４７（第３、第４のシングルエンドレシーバ）を別々に設けている。即ち、アップストリーム用のシングルエンドレシーバ４４、４５は、アップストリーム用のプラス側信号ラインＤＰＵＰ、マイナス側信号ラインＤＭＵＰに各々接続される。またダウンストリーム用のシングルエンドレシーバ４６、４７は、ダウンストリーム用のプラス側信号ラインＤＰＤＷ、マイナス側信号ラインＤＭＤＷに各々接続される。

このようにすれば、シングルエンドレシーバ４４、４５を用いてＤＰＵＰ、ＤＭＵＰのラインステートを監視し、シングルエンドレシーバ４６、４７を用いてＤＰＤＷ、ＤＭＤＷのラインステートを監視することが可能になる。これによりＵＳＢを介した適正なデータ転送制御を実現できる。また、アップストリームポートＵＰＰＴのラインステート検出（電子機器の接続検出等）と、ダウンストリームポートＤＷＰＴのラインステート検出とを独立に行うことが可能になるため、ラインステートの検出制御を簡素化できる。

但し、図６、図７の本実施形態の変形例に示すように、シングルエンドレシーバを共用する構成にしてもよい。即ち、図６、図７では、シングルエンドレシーバ４４、４５が、コモン差動信号ラインのプラス側信号ラインＤＰＣＭ、マイナス側信号ラインＤＭＣＭに各々接続される。そして例えば、シングルエンドレシーバ４４、４５の入力を、ＤＰＣＭ、ＤＭＣＭ及びスイッチ回路６２を介してＤＰＵＰ、ＤＭＵＰに接続することで、アップストリームポートＵＰＰＴのラインステート検出が可能になる。またシングルエンドレシーバ４４、４５の入力を、ＤＰＣＭ、ＤＭＣＭ及びスイッチ回路６２を介してＤＰＤＷ、ＤＭＤＷに接続することで、ダウンストリームポートＤＷＰＴのラインステート検出が可能になる。図６、図７のようにシングルエンドレシーバを共用する構成にすれば、図５の構成に比べてシングルエンドレシーバの個数を減らすことができ、回路の小規模化を図れる。

７．アナログ回路の構成例
次にアナログフロントエンド回路４０が含む各アナログ回路の構成例を説明する。

図８にＨＳ送信ドライバ５００（図５の４２、４３）の構成例を示す。ＨＳ送信ドライバ５００は、電流源ＩＳとＮ型のトランジスタＴＥ１、ＴＥ２、ＴＥ３（広義には第１、第２、第３のトランジスタ）を含む。また図８の制御信号ＧＣ１、ＧＣ２、ＧＣ３（送信デジタル信号）は、図５のロジック回路２０からスイッチ回路６０を介してＨＳ送信ドライバに入力される。

制御信号ＧＣ１とＧＣ２は、一方の制御信号がアクティブに設定されると、他方の制御信号がノンアクティブに設定される信号（アクティブ、ノンアクティブが排他的に制御されるノンオーバーラップ信号）である。そして制御信号ＧＣ１がアクティブ（ハイレベル）になると、電源ラインＶＤＤ（広義には第１の電源ライン）に接続される電流源ＩＳからトランジスタＴＥ１を介して、差動信号のプラス側信号ラインＤＰに電流（定電流）が流れ、ＵＳＢのラインステート（バスステート）がＪ状態になる。一方、制御信号ＧＣ２がアクティブになると、電流源ＩＳからトランジスタＴＥ２を介して、差動信号のマイナス側信号ラインＤＭに電流が流れ、ＵＳＢのラインステートがＫ状態になる。そして、送信データに応じてＵＳＢのラインステートをＪ又はＫ状態にすることで、ＨＳモードでの送信が可能になる。

一方、送信（ＨＳ送信）期間以外の期間では、制御信号ＧＣ３がアクティブになり、電流源ＩＳからトランジスタＴＥ３を介して電源ラインＶＳＳ（広義には第２の電源ライン）に電流が流れる。これにより、送信開始時に直ぐに安定した電流を流すことができ、ＨＳ送信ドライバのレスポンスを向上できる。

なお、図９に示すようなバッファ回路５１０−１、５１０−２、５１０−３を更に設けてもよい。これらのバッファ回路５１０−１、５１０−２、５１０−３は、制御信号ＧＣ１、ＧＣ２、ＧＣ３を受け、制御信号ＧＣ１’、ＧＣ２’、ＧＣ３’をトランジスタＴＥ１、ＴＥ２、ＴＥ３のゲートに出力する。またバッファ回路５１０−１、５１０−２、５１０−３は、各々、容量調整回路５２０−１、５２０−２、５２０−３を含む。このような容量調整回路５２０−１、５２０−２、５２０−３を設けて容量を調整すれば、ＨＳ送信ドライバ５００（送信回路）の出力波形を任意の波形に調整できるようになる。即ち、ＨＳ送信ドライバ５００のスルーレート調整を行って、アイパターン調整を行うことが可能になる。これにより、伝送路や基板に応じた最適なスルーレート（電位勾配）を選択することが可能になる。従って、ＵＳＢを介して接続される相手側の電子機器（第２の電子機器）の差動レシーバ等がＵＳＢ規格（広義には所与のインターフェース規格）に厳密に準拠していない場合にも、差動信号を用いた正確なデータ転送を実現できる。

図１０に、バッファ回路５１０（５１０−１、５１０−２、５１０−３）と容量調整回路５２０（５２０−１、５２０−２、５２０−３）の構成例を示す。バッファ回路５１０は、インバータ回路５１２と、インバータ回路５１２の出力ノードにその入力ノードが接続されるインバータ回路５１４を含む。そしてインバータ回路５１２の出力ノードに、容量調整回路５２０が接続されている。容量調整回路５２０は、容量調整信号ＳＳ１、ＳＳ２、ＳＳ３によりそのゲートが制御されるトランジスタＴＥ４、ＴＥ５、ＴＥ６と、容量素子Ｃ１、Ｃ２、Ｃ３を含む。容量調整信号ＳＳ１、ＳＳ２、ＳＳ３のレベルを種々の値に設定することで、インバータ回路５１２の出力ノード（インバータ回路５１４の入力ノード）の配線容量を任意の値に調整でき、これによりＨＳ送信ドライバ５００の出力のスルーレートを調整できる。なお容量素子Ｃ１、Ｃ２、Ｃ３としては、ＭＯＳトランジスタのゲート容量を用いてもよいし、第１、第２のポリシリコン配線間に形成される容量を用いてもよい。

図１１（Ａ）にＦＳ送信ドライバ５３０（図５の４８）とそれを制御する送信制御回路５３２、５３４の構成例を示す。送信制御回路５３２、５３４は図５のロジック回路２０に含めることができる。

ＦＳ送信ドライバ５３０は、電源ラインＶＤＤ、ＶＳＳ（第１、第２の電源ライン）間に直列接続されたＰ型のトランジスタＴＰＴＲ１とＮ型のトランジスタＴＮＴＲ１と、電源ＶＤＤ、ＶＳＳ間に直列接続されたＰ型のトランジスタＴＰＴＲ２とＮ型のトランジスタＴＮＴＲ２を含む。そしてその出力ノードＴＮ１とＤＰのノードとの間にダンピング抵抗ＲＤＰ１が設けられ、出力ノードＴＮ２とＤＭのノードとの間にダンピング抵抗ＲＤＰ２が設けられる。

送信制御回路５３２は、前段の回路から信号ＤＯＵＴ１、ＯＵＴＤＩＳを受け、図１１（Ｂ）に示す真理値表にしたがった論理演算を行って、ＦＳ送信ドライバ５３０に信号ＯＰ１、ＯＮ１を出力する。送信制御回路５３４は、前段の回路から信号ＤＯＵＴ２、ＯＵＴＤＩＳを受け、図１１（Ｂ）に示す真理値表にしたがった論理演算を行って、送信ドライバ５３０に信号ＯＰ２、ＯＮ２を出力する。

図１２にＦＳ差動レシーバ５４０（図５の５０）の構成例を示す。ＦＳ差動レシーバ５４０は、演算増幅回路５４２、５４４と、出力回路５４６と、インバータ回路５４８、５５０と、基準電圧発生回路５５２を含む。なおＨＳ差動レシーバ（図５の５２）についても図１２と同様な構成を採用できる。

ＤＰ、ＤＭの信号（差動信号）は、演算増幅回路５４２の第１、第２の差動入力であるトランジスタＴＡ３、ＴＡ４のゲートに入力される。演算増幅回路５４２の出力ノードＮＡ２、ＮＡ１からの出力信号は、演算演算回路５４４の第１、第２の差動入力であるトランジスタＴＡ８、ＴＡ９のゲートに入力される。演算演算回路５４４の出力ノードＮＡ４からの出力信号は、出力回路５４６のトランジスタＴＡ１１のゲートに入力される。そして出力回路５４６の出力ノードＮＡ５からの出力信号は、トランジスタＴＡ１４、ＴＡ１５により構成されるインバータ回路５４８とトランジスタＴＡ１６、ＴＡ１７により構成されるインバータ回路５５０によりバッファリングされて、信号ＤＩＮとして出力される。

基準電圧発生回路５５２は、コンパレータイネーブル信号ＣＯＭＰＥＮＢを受け、基準電圧ＶＲＥＦとイネーブル信号ＥＮＢを出力する。基準電圧ＶＲＥＦは、電流源を構成するトランジスタＴＡ５、ＴＡ１０、ＴＡ１２のゲートに入力される。イネーブル信号ＥＮＢは出力回路５４６のトランジスタＴＡ１３のゲートに入力される。

図１３にシングルエンドレシーバ５６０（図５の４４、４５、４６、４７）の構成例を示す。このシングルエンドレシーバ５６０は、しきい値電圧のヒステリシス特性を有するバッファ回路５６２と、インバータ回路５６４、５６６を含む。

ＤＰ（又はＤＭ）の信号はバッファ回路５６２のトランジスタＴＣ２、ＴＣ３のゲートに入力される。そしてバッファ回路５６２の出力ノードＮＣ２からの出力信号は、トランジスタＴＣ１２、ＴＣ１３により構成されるインバータ回路５６４とトランジスタＴＣ１４，ＴＣ１５により構成されるインバータ回路５６６によりバッファリングされて、信号ＳＥＤＩＮ１（ＳＥＤＩＮ２）として出力される。

なおイネーブル信号ＳＥＥＮＢ１がローレベル（ノンアクティブ）になると、トランジスタＴＣ６がオンになり、ノードＮＣ１の電圧がＶＤＤに設定される。またトランジスタＴＣ１１がオンになり、ノードＮＣ２の電圧がＶＳＳに設定される。またトランジスタＴＣ８がオフになり、フィードバック用インバータ回路５６３において流れる電流が遮断される。以上により、シングルエンドレシーバ５６０において流れる電流を遮断（制限）することができ、低消費電力化を図れる。

図１４に、検出回路５７０（図５の５４、５６）の構成例を示す。検出回路５７０は、差動アンプ回路５７２、第１及び第２のピークホールド回路５７４、５７６、定電位設定回路５７８、比較回路５８０を含む。

差動アンプ回路５７２は、ＤＰ、ＤＭからの差動入力信号の差分の電圧を増幅し、差動出力信号ＧＰ、ＧＭを生成する。第１のピークホールド回路５７４は、差動出力信号の一方の出力信号ＧＰのピーク値を検出し、ノードＰＫＨに保持する。第２のピークホールド回路５７６は、差動出力信号の他方の出力信号ＧＭのピーク値を検出し、ノードＰＫＨに保持する。定電位設定回路５７８は、ノードＰＫＨの電位変化速度よりもゆっくり変化するような時定数で、ノードＰＫＨの電位を、信号の未検出状態に対応した一定電位に戻す。比較回路５８０は、基準電位ＲＰとノードＰＫＨの電位を比較し、その結果をＨＳ＿ＳＱとして出力する。

このように図１４の検出回路５７０は、ＤＰ、ＤＭに基づき得られた差動出力信号ＧＰ、ＧＭのピーク値をノードＰＫＨに保持し、このＰＫＨの電位を、信号未検出状態に関連付けられた一定電位に、ゆっくりとした時定数で戻すようにしている。そして、このノードＰＫＨの電位を、基準レベルＲＰと比較するようにしたので、ＤＰ、ＤＭの差動入力信号が微小振幅かつ高速の場合でも、受信データの有効・無効等を精度良く判別できる。なお図５の検出回路５４と５６とでは、フィルタ定数やしきい値レベルの設定が異なっている。

８．電子機器の構成
図１５（Ａ）（Ｂ）に、本実施形態のデータ転送制御装置を含む電子機器の構成例を示す。電子機器１１０は、図２等で説明したデータ転送制御装置１２０と、ストレージ１３０と、処理部１４０と、操作部１５０と、表示部１６０と、音出力部１７０を含む。またアップストリームポートＵＰＰＴとダウンストリームポートＤＷＰＴを含む。なおこれらの一部を省略する構成としてもよい。例えばストレージ１３０、処理部１４０、操作部１５０、表示部１６０、音出力部１７０の少なくとも１つを省略する構成としてもよい。

図１５（Ａ）（Ｂ）では、アップストリームポートＵＰＰＴが電子機器１１０の側面ＳＦ１（第１の側面、第１の辺）に設けられている。一方、ダウンストリームポートＤＷＰＴが電子機器１１０の側面ＳＦ２（第２の側面、第２の辺）に設けられている。ここで側面ＳＦ２は、側面ＤＦ１の反対側の面（対面）である。

より具体的には図１５（Ａ）（Ｂ）のように、ダウンストリームポートＤＷＰＴは、アップストリームポートＵＰＰＴが設けられている位置（側面ＳＦ１上の位置）に対応する位置（側面ＳＦ２上の位置）に設けられている。更に具体的には、ＵＰＰＴとＤＷＰＴは、側面ＳＦ１に沿って長手方向に延びる線（ＳＦ１の中心線）と、側面ＳＦ２に沿って長手方向に延びる線（ＳＦ２の中心線）の中心線を基準として、線対称の位置に設けられている。

なおアップストリームポートＵＰＰＴとダウンストリームポートＤＷＰＴとを、線対称な位置からずれた位置に設けるようにしてもよい。また、電子機器１１０は直方体以外の形状であってもよい。例えば図１５（Ａ）の上面図において、四角形以外の多角形であってもよい。また側面の少なくとも一部が曲面になっていてもよい。

またＵＰＰＴ、ＤＷＰＴを、側面ＳＦ１、ＳＦ２以外の面（側面ＳＦ３、ＳＦ４等）に設けてもよい。例えばＵＰＰＴをＳＦ２に設け、ＤＷＰＴをＳＦ１に設けてもよい。或いはＵＰＰＴをＳＦ３に設け、ＤＷＰＴをＳＦ４に設けたり、ＵＰＰＴをＳＦ４に設け、ＤＷＰＴをＳＦ３に設けてもよい。或いは、ＵＰＰＴをＳＦ１やＳＦ２に設け、ＤＷＰＴをＳＦ３やＳＦ４に設けたり、ＤＷＰＴをＳＦ１やＳＦ２に設け、ＵＰＰＴをＳＦ３やＳＦ４に設けてもよい。なお側面ＳＦ１〜ＳＦ４は、電子機器１１０を構成する面のうち、上面（操作部１５０や表示部１６０等が設けられる面、最も面積が広い面）とその下面（裏面）を除く面（面積が狭い面）ということができる。

データ転送制御装置１２０は、アップストリームポートＵＰＰＴ、ダウンストリームポートＤＷＰＴに接続され、ＵＰＰＴを介したデータ転送（アップストリーム方向でのデータ転送）と、ＤＷＰＴを介したデータ転送（ダウンストリーム方向でのデータ転送）を制御する。具体的には、データ転送制御装置１２０は、ＵＰＰＴを介したデータ転送ではデバイスとして動作し、ＤＷＰＴを介したデータ転送ではホストとして動作する。このデータ転送制御装置１２０としては、図２〜図４等で説明した構成のデータ転送制御装置を採用できる。

ストレージ１３０は、音データ（音楽データ、音声データ）や画像データ（静止画データ、映像データ）を記憶するものである。このストレージ１３０としては、ハードディスク（ＨＤＤ）や大容量のメモリ（ＲＡＭ）や光ディスクなどを用いることができる。

処理部１４０は、電子機器１１０の全体の制御等を行うものである。処理部１４０の機能は、ＣＰＵなどのハードウェアと、ファームウェアなどのプログラムにより実現される。

操作部１５０は、ユーザが電子機器１１０を操作するためのものである。この操作部１５０としては、十字キー、ボタン、ジョイスティックなどを用いるいことができる。表示部１６０は、各種画像（静止画、動画）をユーザに表示するためのものである。この表示部１６０としては、液晶ディスプレイ（ＬＣＤ）や有機ＥＬディスプレイなどを用いることができる。音出力部１９０は、音楽や音声などの音を出力するためのものである。この音出力部１９０としては、スピーカや音出力端子（ヘッドホーン）などを用いることができる。

例えば電子機器１１０が携帯型音楽プレーヤである場合には、音楽データが、ＵＰＰＴやＤＷＰＴを介して外部の電子機器（ＰＣ等）からストレージ１３０にダウンロードされて記憶される。そして記憶された音楽データがストレージ１３０から読み出されて再生され、音出力部１７０によりユーザに出力される。また電子機器１１０が携帯型映像プレーヤである場合には、映像データが、ＵＰＰＴやＤＷＰＴを介して外部の電子機器からストレージ１３０にダウンロードされて記憶される。そして記憶された映像データがストレージ１３０から読み出されて、表示部１６０を用いてユーザに表示される。

９．コネクタによる接続
図１５（Ｂ）に示すように、アップストリームポートＵＰＰＴには第１の形状のコネクタが設けられる。具体的には雌形状のコネクタ（レセプタクル）が設けられる。一方、ダウンストリームポートＤＷＰＴには、第１の形状のコネクタと結合可能（接続可能、嵌合可能）な第２の形状のコネクタが設けられる。具体的には雌形状のコネクタ（レセプタクル）と結合可能な雄形状のコネクタ（プラグ）が設けられる。なおアップストリームポートＵＰＰＴのコネクタを雄形状にし、ダウンストリームポートＤＷＰＴのコネクタを雌形状にしてもよい。

図１６に、ダウンストリームポートＤＷＰＴ、アップストリームポートＵＰＰＴに設けられるコネクタの形状の一例を示す。これらのコネクタの形状は、ＵＳＢのプラグやレセプタクルの形状と同一又は類似の形状とすることができる。

ＤＷＰＴ側の雄形状のコネクタ（プラグ）は、金属製の枠部材２００と、枠部材２００の内壁に密着して取り付けられた樹脂製の板部材２００と、板部材２００の上面に設けられた配線２０４（複数の配線）を含む。ＵＰＰＴ側の雌形状のコネクタ（レセプタクル）は、金属製の枠部材２１０と、枠部材２１０の穴部の内側に設けられた樹脂製の板部材２１２と、板部材２１２の下面に設けられた配線２１４（複数の配線）を含む。

ＵＰＰＴ側のコネクタ（枠部材２１０）の穴部は、ＤＷＰＴ側のコネクタ（枠部材２００）を嵌めることができる形状、大きさに形成されている。そしてＤＷＰＴ側のコネクタをＵＰＰＴ側のコネクタの穴部に差し込んで取り付けると、板部材２１２の弾性力により、ＤＷＰＴ側の配線２０４とＵＰＰＴ側の配線２１４が密着して、電気的に接続されるようになる。これにより、配線２０４、２１４を介したＤＷＰＴ、ＵＰＰＴ間での信号の転送が可能なる。

なおＤＷＰＴ、ＵＰＰＴに設けられるコネクタの形状は図１６の形状に限定されず、種々の変形実施が可能である。例えばＵＳＢのプラグやレセプタクルの形状とは非同一又は非類似の形状のコネクタを用いてもよい。或いは、配線だけが突出している雄形状のコネクタと、その配線が挿入可能な穴が形成されている雌形状のコネクタなどを用いてもよい。

また例えば雄形状のコネクタは、電子機器１１０に収納可能なように形成してもよい。即ち、データ転送を行わない時には、電子機器１１０内の収納エリアに雄形状のコネクタ（或いはコネクタ付きケーブル）を収納し、データ転送を行う時には、電子機器１１０の収納エリアから雄形状のコネクタ（コネクタ付きケーブル）を突出させるようにしてもよい。

また例えば電子機器１１０の充電装置がダウンストリームポートを有しており、充電装置のダウンストリームポートに電子機器１１０のアップストリームポートＵＰＰＴを接続して、充電やＰＣとのデータ転送ができる場合がある。この場合には、充電装置に設けられているダウンストリームポートのコネクタと同一又は類似の形状のコネクタを、電子機器１１０のダウンストリームポートＤＷＰＴに設ければよい。このようにすれば、電子機器１１０のアップストリームポートＵＰＰＴを、充電装置のダウンストリームポートに接続するためのポートとしてのみならず、他の電子機器のダウンストリームポートに接続するためのポートとしても両用することが可能になる。

図１５（Ａ）（Ｂ）、図１６のように、互いに結合可能なコネクタをＤＷＰＴ、ＵＰＰＴに設ければ、図１７に示すように、電子機器１１０のＤＷＰＴと第２の電子機器（例えば電子機器１１０と同一製品の機器）のＵＰＰＴを接続（直接接続）できるようになる。そして電子機器１１０のストレージ１３０に記憶されているデータ（音データ、画像データ）を、第２の電子機器１１０−２のストレージにコピーしたり移動する処理などが可能になる。

例えば携帯型のＣＤプレーヤやＭＤプレーヤでは、音楽データが記憶されているＣＤやＭＤを自由に取り出して、友達などに貸すことができる。これに対して、ハードディスク内蔵の携帯型音楽プレーヤ等では、音楽データが記憶されているハードディスク（ストレージ）を機器から簡単に取り外すことはできない。従って、ＭＰ３やＡＴＲＡＣなどで圧縮されてハードディスクに記憶されている音楽データを、友達同士で気軽に交換することは難しかった。即ち音楽データを交換するためには、携帯型音楽プレーヤのハードディスクに記憶された音楽データをパーソナルコンピュータ（ＰＣ）に一旦読み込む。そして読み込んだ音楽データをＰＣ上でＣＤ−Ｒに書き込んで、そのＣＤ−Ｒを友達に渡したり、音楽データをインターネットを介して友達のＰＣに転送したりする必要があった。

これに対して本実施形態では電子機器がアップストリームポートＵＰＰＴとダウンストリームポートＤＷＰＴの両方を有している。そして図１７に示すように、電子機器１１０の第２の側面であるＳＦ２には、ダウンストリームポートＤＷＰＴが設けられ、相手側の第２の電子機器１１０−２の第１の側面であるＳＦ１−２には、アップストリームポートＵＰＰＴ２が設けられている。従って、ユーザは、自分の電子機器１１０の側面ＳＦ２と、友達の電子機器１１０−２の側面ＳＦ１−２とを対向するように近づけて接触させることで、電子機器１１０のダウンストリームポートＤＷＰＴと電子機器１１０−２のアップストリームポートＵＰＰＴ２を簡単に接続できる。これにより、電子機器１１０の音楽データを第２の電子機器１１０−２に転送できる。

図１７のように、電子機器１１０のダウンストリームポートＤＷＰＴを電子機器１１０−２のアップストリームポートＵＰＰＴ２に接続した場合には、電子機器１１０のデータ転送制御装置１２０に含まれる図２のホストコントローラ８０が、ＤＷＰＴを介したデータ転送を制御する。即ち図２のセレクタ９０、９２はＤＷＰＴ側を選択する。また図５のスイッチ回路６０、６２のスイッチＳＷ１、ＳＷ２、ＳＷ３もＤＷＰＴ側に切り替わる。そしてＨＳモードではＨＳ送信ドライバ４３がＤＰＤＷ、ＤＭＤＷを駆動してデータを送信する。また相手側の電子機器１１０−２がＨＳモードでデータを送信した場合には、ＤＰＤＷ、ＤＭＤＷ、スイッチ回路６２及びＤＰＣＭ、ＤＭＣＭを介して、ＨＳ差動レシーバ５２がそのデータを受信する。

なお、図１７のように接続した場合には、電子機器１１０のデータ転送制御装置の制御によりデータのコピー又は移動処理を行ってもよい。この場合には例えば、ユーザが、電子機器１１０の操作部１５０を操作し、表示部１６０に表示された曲の中からコピー又は移動を希望する曲を選択する。すると選択された曲の音楽データが、電子機器１１０から電子機器１１０−２にコピー又は移動されたり、電子機器１１０−２から電子機器１１０にコピー又は移動される。或いは、図１７のように接続した場合に、相手側の電子機器１１０−２のデータ転送制御装置の制御によりデータのコピー又は移動処理を行うようにしてもよい。この場合には、電子機器１１０−２の操作部１５０−２を操作して曲名を選択することで、電子機器１１０−２から電子機器１１０に音楽データがコピー又は移動されたり、電子機器１１０から電子機器１１０−２にコピー又は移動される。

また図１７では、電子機器１１０のＤＷＰＴに電子機器１１０−２のＵＰＰＴ２を接続しており、電子機器１１０をホストとして動作させてデータ転送を行っている。しかしながら、電子機器１１０のＵＰＰＴに電子機器１１０−２のＤＷＰＴ２を接続し、電子機器１１０をデバイスとして動作させてデータ転送を行うようにしてもよい。この場合には、電子機器１１０のデータ転送制御装置１２０に含まれる図２のデバイスコントローラ７０が、ＵＰＰＴを介したデータ転送を制御する。即ち図２のセレクタ９０、９２はＵＰＰＴ側を選択する。また図５のスイッチ回路６０、６２のスイッチＳＷ１、ＳＷ２、ＳＷ３もＵＰＰＴ側に切り替わる。そしてＨＳモードではＨＳ送信ドライバ４２がＤＰＵＰ、ＤＭＵＰを駆動してデータを送信する。また相手側の電子機器１１０−２がＨＳモードでデータを送信した場合には、ＤＰＵＰ、ＤＭＵＰ、スイッチ回路６２及びＤＰＣＭ、ＤＭＣＭを介して、ＨＳ差動レシーバ５２がそのデータを受信する。なお電子機器１１０のＵＰＰＴに電子機器１１０−２のＤＷＰＴ２を接続した場合に、電子機器１１０のデータ転送制御装置の制御によりデータのコピー又は移動を行ってもよいし、電子機器１１０−２のデータ転送制御装置の制御によりデータのコピー又は移動を行ってもよい。

１０．詳細な処理例
次に本実施形態の詳細な処理例について図１８のフローチャートを用いて説明する。まずダウンストリームポートに他の電子機器が接続されたか否かを検出する（ステップＳ１）。そして接続された場合には、ダウンストリームポートをイネーブルに設定し（ステップＳ２）、データのコピー又は移動処理をイネーブルに設定する（ステップＳ３）。

次に、操作部により指示されたデータ（曲）をストレージから読み出して、ダウンストリームポートを介して他の電子機器に転送する（ステップＳ４）。

次に、ダウンストリームポートから他の電子機器が取り外されたか否かを検出し（ステップＳ５）、取り外された場合にはダウンストリームポートをディスエーブルに設定する（ステップＳ６）。

ステップＳ１で、ダウンストリームポートへの他の電子機器の接続が検出されなかった場合には、アップストリームポートに他の電子機器が接続されたか否かを検出する（ステップＳ７）。そして検出された場合には、アップストリームポートをイネーブルに設定する（ステップＳ８）。

次に、アップストリームポートを介して他の電子機器から転送されて来たデータをストレージに書き込む（ステップＳ９）。

次に、アップストリームポートから他の電子機器が取り外されたか否かを検出し（ステップＳ１０）、取り外された場合にはアップストリームポートをディスエーブルに設定する（ステップＳ１１）。

なお、本発明は本実施形態に限定されず、本発明の要旨の範囲内で種々の変形実施が可能である。例えば、明細書又は図面中の記載において広義や同義な用語（第１の転送モード、第２の転送モード、アップストリームポート、ダウンストリームポート、第１の転送モード用の送信ドライバ、第２の転送モード用の送信ドライバ、シリアルバス等）として引用された用語（ＨＳモード、ＦＳモード、第１のポート、第２のポート、ＨＳ送信ドライバ、ＦＳ送信ドライバ、ＵＳＢ等）は、明細書又は図面中の他の記載においても広義や同義な用語に置き換えることができる。

また本発明のデータ転送制御装置、トランシーバ、電子機器の構成は、図２〜図７、図１５（Ａ）（Ｂ）等に示した構成に限定されず、種々の変形実施が可能である。例えばこれらの図の構成要素の一部を省略したり、その接続関係を変更してもよい。

また本発明は種々の電子機器（携帯型音楽プレーヤ、携帯型映像プレーヤ、携帯電話、携帯情報端末、ＰＤＡ、電子辞書、又は電子手帳等）に適用できる。

また、本実施形態では、ＵＳＢ規格のデータ転送への適用例について説明した。しかしながら本発明は、ＵＳＢと同様の思想に基づく規格や、ＵＳＢを発展させた規格や、ＵＳＢ以外の規格（例えばＩＥＥＥ１３９４などの高速シリアルインターフェース）のデータ転送にも適用できる。

データ転送制御装置の比較例。 本実施形態のデータ転送制御装置の構成例。 本実施形態のデータ転送制御装置の変形例。 本実施形態のデータ転送制御装置の変形例。 本実施形態のトランシーバの構成例。 本実施形態のトランシーバの変形例。 本実施形態のトランシーバの変形例。 ＨＳ送信ドライバの構成例。 ＨＳ送信ドライバの他の構成例。 バッファ回路の構成例。 図１１（Ａ）（Ｂ）はＦＳ送信回路の構成例及び真理値表。 差動レシーバの構成例。 シングルエンドレシーバの構成例。 検出回路の構成例。 図１５（Ａ）（Ｂ）は本実施形態の電子機器の構成例。 コネクタ形状の例。 電子機器の接続手法の説明図。 本実施形態の詳細な処理例。

符号の説明

ＵＰＰＴ アップストリームポート、ＤＷＰＴ ダウンストリームポート、
ＤＰＵＰ、ＤＭＵＰ アップストリーム用差動信号ライン、
ＤＰＤＷ、ＤＭＤＷ ダウンストリーム用差動信号ライン、
ＤＰＣＭ、ＤＭＣＭ コモン差動信号ライン、ＳＦ１〜ＳＦ４ 側面
１０ トランシーバ、２０ ロジック回路、２２ ＥＯＰ生成・削除回路、
２３ ＳＹＮＣ生成・削除回路、２４ ＮＲＺＩエンコーダ、２５ ＮＲＺＩデコーダ、
２６ ビットスタッフ回路、２７ ビットアンスタッフ回路、
２８ パラレル／シリアル変換回路、２９ シリアル／パラレル変換回路、
３１ サンプリングクロック生成回路、４０ アナログフロントエンド回路、
４２、４３ ＨＳ送信ドライバ、４４、４５、４６、４７ シングルエンドレシーバ、
４８ ＦＳ送信ドライバ、５０ ＦＳ差動レシーバ、５２、５３ ＨＳ差動レシーバ、
５４、５５、５６ 検出回路、５８ プルアップ回路、６０、６２ スイッチ回路、
７０ デバイスコントローラ、７２ ＳＩＥ、７４ エンドポイント管理回路、
８０ ホストコントローラ、８２ ホストＳＩＥ、８４ パイプ管理回路、
９０、９２ セレクタ、９４ バッファコントローラ、
９６ エンドポイント＆パイプ管理回路、１００、１０２、１０４ データバッファ、
１１０ 電子機器、１２０ データ転送制御装置、１３０ ストレージ、
１４０ 処理部、１５０ 操作部、１６０ 表示部、１７０ 音出力部、

Claims (10)

1. データ転送のためのトランシーバであって、
   アップストリームポートに接続されるアップストリーム用差動信号ラインと、
   ダウンストリームポートに接続されるダウンストリーム用差動信号ラインと、
   前記アップストリームポートと前記ダウンストリームポートとで共用されるコモン差動信号ラインと、
   前記アップストリーム用差動信号ラインにその出力が接続される第１の転送モード用の第１の送信ドライバと、
   前記ダウンストリーム用差動信号ラインにその出力が接続される前記第１の転送モード用の第２の送信ドライバと、
   アップストリーム側接続時に、前記第１の送信ドライバの入力と送信データを出力するロジック回路の出力とを接続し、ダウンストリーム側接続時に、前記第２の送信ドライバの入力と前記ロジック回路の出力とを接続する第１のスイッチ回路と、
   アップストリーム側接続時に、前記アップストリーム用差動信号ラインと前記コモン差動信号ラインとを接続し、ダウンストリーム側接続時に、前記ダウンストリーム用差動信号ラインと前記コモン差動信号ラインとを接続する第２のスイッチ回路と、
   前記コモン差動信号ラインにその出力が接続される、前記第１の転送モードよりも低速な第２の転送モード用の第３の送信ドライバと、
   を含むことを特徴とするトランシーバ。
2. 請求項１において、
   前記コモン差動信号ラインにその入力が接続される前記第１の転送モード用の差動レシーバと、
   前記コモン差動信号ラインにその入力が接続され、差動信号のデータの有効、無効を検出する検出回路とを含むことを特徴とするトランシーバ。
3. データ転送のためのトランシーバであって、
   アップストリームポートに接続されるアップストリーム用差動信号ラインと、
   ダウンストリームポートに接続されるダウンストリーム用差動信号ラインと、
   前記アップストリームポートと前記ダウンストリームポートとで共用されるコモン差動信号ラインと、
   前記アップストリーム用差動信号ラインにその出力が接続される第１の転送モード用の第１の送信ドライバと、
   前記ダウンストリーム用差動信号ラインにその出力が接続される前記第１の転送モード用の第２の送信ドライバと、
   アップストリーム側接続時に、前記第１の送信ドライバの入力と送信データを出力するロジック回路の出力とを接続し、ダウンストリーム側接続時に、前記第２の送信ドライバの入力と前記ロジック回路の出力とを接続する第１のスイッチ回路と、
   アップストリーム側接続時に、前記アップストリーム用差動信号ラインと前記コモン差動信号ラインとを接続し、ダウンストリーム側接続時に、前記ダウンストリーム用差動信号ラインと前記コモン差動信号ラインとを接続する第２のスイッチ回路と、
   前記コモン差動信号ラインにその入力が接続される前記第１の転送モード用の差動レシーバと、
   前記コモン差動信号ラインにその入力が接続され、差動信号のデータの有効、無効を検出する検出回路と、
   を含むことを特徴とするトランシーバ。
4. 請求項１乃至３のいずれかにおいて、
   前記アップストリーム用差動信号ラインのプラス側信号ライン、マイナス側信号ラインに各々接続される、前記第１の転送モードよりも低速な第２の転送モード用の第１、第２のシングルエンドレシーバと、
   前記ダウンストリーム用差動信号ラインのプラス側信号ライン、マイナス側信号ラインに各々接続される第２の転送モード用の第３、第４のシングルエンドレシーバとを含むことを特徴とするトランシーバ。
5. 請求項１乃至３のいずれかにおいて、
   前記コモン差動信号ラインのプラス側信号ライン、マイナス側信号ラインに各々接続される、前記第１の転送モードよりも低速な第２の転送モード用の第１、第２のシングルエンドレシーバを含むことを特徴とするトランシーバ。
6. 請求項１乃至５のいずれかにおいて、
   前記コモン差動信号ラインにその入力が接続される、前記第１の転送モードよりも低速な第２の転送モード用の差動レシーバを含むことを特徴とするトランシーバ。
7. 請求項１乃至６のいずれかにおいて、
   前記第１、第２のスイッチ回路が、
   前記ダウンストリームポートへの第２の電子機器の接続が検出された場合に、ダウンストリーム側接続に切り替えることを特徴とするトランシーバ。
8. 請求項１乃至７のいずれかに記載のトランシーバと、
   デバイスとしてのデータ転送制御を行うデバイスコントローラと、
   ホストとしてのデータ転送制御を行うホストコントローラと、
   アップストリーム側接続時に、前記トランシーバを前記デバイスコントローラに接続し、ダウンストリーム側接続時に、前記トランシーバを前記ホストコントローラに接続するための切り替え制御を行う第１のセレクタとを含むことを特徴とするデータ転送制御装置。
9. 請求項８において、
   転送データを一時的に格納するデータバッファと、
   アップストリーム側接続時に、前記データバッファを前記デバイスコントローラに接続し、ダウンストリーム側接続時に、前記データバッファを前記ホストコントローラに接続するための切り替え制御を行う第２のセレクタとを含むことを特徴とするデータ転送制御装置。
10. 請求項１乃至９のいずれかに記載のデータ転送制御装置と、
    前記アップストリームポートと、
    前記ダウンストリームポートと、
    を含むことを特徴とする電子機器。
    
    

Images