JP2010049396A - 半導体装置および撮像装置 - Google Patents

Abstract

【課題】低コスト化を図るとともに、駆動電流制御の精度の向上を図ることが可能な半導体装置および撮像装置を提供する。
【解決手段】半導体集積回路１０１は、駆動電流値を示す複数ビットの駆動データのうち、最上位ビットまたは最上位ビットから連続する複数のビットである上位データに基づいて第１の駆動電流を生成し、負荷に供給する第１の駆動電流生成部２１Ａと、駆動データのうち、最下位ビットまたは最下位ビットから連続する複数のビットであり、かつ少なくとも駆動データのうちの上位データ以外のすべてのデータを含む下位データに基づいて第２の駆動電流を生成し、負荷に供給する第２の駆動電流生成部２１Ｂとを備える。
【選択図】図２

Description

本発明は、半導体装置および撮像装置に関し、特に、負荷に供給すべき駆動電流の値を決定する回路がデジタル化された半導体装置および撮像装置に関する。

カメラでは、レンズの絞りを調整するためのアイリス制御が行なわれる。このアイリス制御では、レンズの位置が目標位置になるように駆動電流値を決定し、モータに駆動電流を供給し、モータを駆動することによってレンズの絞りを調整している。

たとえば、特許文献１には、以下のような構成が開示されている。すなわち、撮影レンズの近傍に配されたアイリスを駆動させるモータと、モータの回転角を検出するセンサと、センサの検出信号を微分する微分回路と、撮像信号のレベルに応じたアイリス制御信号が供給されるモータの駆動回路とを備え、微分回路の出力とアイリス制御信号とが加算されて駆動回路に供給される。

また、特許文献２には、以下のような構成が開示されている。すなわち、位置変化を発生させるモータと、モータを駆動するモータドライブ手段と、モータの位置変化を検出する位置検出手段と、位置検出手段の出力を微分してモータの速度を検出する速度検出手段と、位置指令信号と位置検出手段の出力とを比較する位置比較手段と、モータドライブ手段の出力を微分する微分回路とを備え、位置比較手段の出力と速度検出手段の出力とを加算してモータドライブ手段に供給するとともに、モータドライブ手段の出力を微分回路で微分してモータドライブ手段に負帰還する。

ここで、カメラでは、製造ばらつきの影響を低減し、フィルタ設定等を容易化し、かつ部品点数を削減するために、レンズの位置に基づいて駆動電流値を決定する回路がデジタル化される場合がある。このデジタル化の一例として、たとえば駆動電流値を示すデータをＰＷＭ信号に変換し、このＰＷＭ信号に基づいて駆動電流を生成する構成が考えられる。
特開平４−６６９２１号公報 特開平８−９６６８号公報

しかしながら、このような構成では、駆動電流値を示すデータをＰＷＭ（Pulse Width Modulation）信号に変換するＰＷＭエンコーダにおいて、ＰＷＭ信号の精度すなわち分解能がＰＷＭエンコーダの動作クロックによって制限されてしまう。ここで、ＰＷＭ信号の分解能が足りない場合、駆動電流値を示すデータがレンズの目標位置に対応する電流値を挟んで変動してしまうため、モータが変動し、騒音が生じてしまう。

ここで、ＰＷＭ信号の分解能を上げる方法として、ＰＷＭエンコーダの動作クロックを高速にすることが考えられるが、高速な動作クロックを生成するために大型の発振器が必要となり、生産コストが増大してしまう。

それゆえに、本発明の目的は、低コスト化を図るとともに、駆動電流制御の精度の向上を図ることが可能な半導体装置および撮像装置を提供することである。

上記課題を解決するために、本発明のある局面に係わる半導体装置は、負荷に駆動電流を供給する半導体装置であって、駆動電流値を示す複数ビットの駆動データのうち、最上位ビットまたは最上位ビットから連続する複数のビットである上位データに基づいて第１の駆動電流を生成し、負荷に供給する第１の駆動電流生成部と、駆動データのうち、最下位ビットまたは最下位ビットから連続する複数のビットであり、かつ少なくとも駆動データのうちの上位データ以外のすべてのデータを含む下位データに基づいて第２の駆動電流を生成し、負荷に供給する第２の駆動電流生成部とを備える。

好ましくは、半導体装置は、さらに、第１の駆動電流および第２の駆動電流を重み付けして加算し、加算された駆動電流を負荷に供給する加算部を備える。

好ましくは、第１の駆動電流生成部は、上位データに基づいて第１のＰＷＭ信号を生成する第１のＰＷＭエンコーダと、第１のＰＷＭ信号に基づいて第１の駆動電流を生成する第１の電流生成回路とを含み、第２の駆動電流生成部は、下位データに基づいて第２のＰＷＭ信号を生成する第２のＰＷＭエンコーダと、第２のＰＷＭ信号に基づいて第２の駆動電流を生成する第２の電流生成回路とを含む。

好ましくは、半導体装置は、さらに、上位データを保持する第１のレジスタと、第１のレジスタによって保持されている上位データと、新たに受けた駆動データとの差を算出する演算部と、差が第１の所定範囲に収まらない場合には新たに受けた駆動データに対応する上位データを新たに第１のレジスタに保持させ、差が第１の所定範囲に収まる場合には第１のレジスタの保持する上位データの更新を行なわない制御を行なうレジスタ制御部と、差を示すデータのうち、下位データのビットに対応するデータを保持する第２のレジスタとを備え、第１の駆動電流生成部は、第１のレジスタの保持しているデータに基づいて第１の駆動電流を生成し、第２の駆動電流生成部は、第２のレジスタの保持しているデータに基づいて第２の駆動電流を生成する。

より好ましくは、レジスタ制御部は、差が第１の所定範囲に収まった後、第１の所定範囲より広くかつ第１の所定範囲を含む第２の所定範囲に差が収まらなくなるまで第１のレジスタの保持する上位データの更新を行なわない制御を行なう。

また本発明のさらに別の局面に係わる半導体装置は、負荷に駆動電流を供給する半導体装置であって、駆動電流値を示す複数ビットの駆動データのうち、最上位ビットまたは最上位ビットから連続する複数のビットである上位データに基づいて第１のアナログ信号を生成する第１のアナログ変換部と、駆動データのうち、最下位ビットまたは最下位ビットから連続する複数のビットであり、かつ少なくとも駆動データのうちの上位データ以外のすべてのデータを含む下位データに基づいて第２のアナログ信号を生成する第２のアナログ変換部と、第１のアナログ信号および第２のアナログ信号を重み付けして加算し、加算されたアナログ信号を出力する加算部と、加算部から受けたアナログ信号に基づいて駆動電流を生成し、負荷に供給する駆動電流生成部とを備える。

好ましくは、半導体装置は、さらに、上位データを保持する第１のレジスタと、第１のレジスタによって保持されている上位データと、新たに受けた駆動データとの差を算出する演算部と、差が所定範囲に収まらない場合には新たに受けた駆動データに対応する上位データを新たに第１のレジスタに保持させ、差が所定範囲に収まる場合には第１のレジスタの保持する上位データの更新を行なわない制御を行なうレジスタ制御部と、差のうち、下位データのビットに対応するデータを保持する第２のレジスタとを備え、第１のアナログ変換部は、第１のレジスタの保持しているデータに基づいて第１のアナログ信号を生成し、第２のアナログ変換部は、第２のレジスタの保持しているデータに基づいて第２のアナログ信号を生成する。

また本発明のある局面に係わる撮像装置は、レンズと、レンズを駆動するモータと、レンズの位置を検出する位置センサと、位置センサの検出結果に基づいて、モータに供給すべき駆動電流値を算出し、駆動電流値を示す複数ビットの駆動データを生成する演算部と、駆動データのうち、最上位ビットまたは最上位ビットから連続する複数のビットである上位データに基づいて第１の駆動電流を生成し、モータに供給する第１の駆動電流生成部と、駆動データのうち、最下位ビットまたは最下位ビットから連続する複数のビットであり、かつ少なくとも駆動データのうちの上位データ以外のすべてのデータを含む下位データに基づいて第２の駆動電流を生成し、モータに供給する第２の駆動電流生成部とを備える。

また本発明のさらに別の局面に係わる撮像装置は、レンズと、レンズを駆動するモータと、レンズの位置を検出する位置センサと、位置センサの検出結果に基づいて、モータに供給すべき駆動電流値を算出し、駆動電流値を示す複数ビットの駆動データを生成する演算部と、駆動データのうち、最上位ビットまたは最上位ビットから連続する複数のビットである上位データに基づいて第１のアナログ信号を生成する第１のアナログ変換部と、駆動データのうち、最下位ビットまたは最下位ビットから連続する複数のビットであり、かつ少なくとも駆動データのうちの上位データ以外のすべてのデータを含む下位データに基づいて第２のアナログ信号を生成する第２のアナログ変換部と、第１のアナログ信号および第２のアナログ信号を重み付けして加算し、加算されたアナログ信号を出力する加算部と、加算部から受けたアナログ信号に基づいて駆動電流を生成し、負荷に供給する駆動電流生成部とを備える。

本発明によれば、低コスト化を図るとともに、駆動電流制御の精度の向上を図ることができる。

以下、本発明の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。

＜第１の実施の形態＞
図１は、本発明の第１の実施の形態に係る撮像装置の構成を示す図である。

図１を参照して、撮像装置２０１は、位置センサ１と、演算部５１と、駆動部１０１と、外部端子Ｔ１，Ｔ２と、加算部１３と、モータ７と、レンズ８とを備える。演算部５１は、ゲインアンプ２と、Ａ／Ｄコンバータ３と、ＰＩＤフィルタ４と、演算器６とを含む。撮像装置２０１では、たとえば、演算部５１と、駆動部１０１とが半導体装置として１個の集積回路に含まれる。

位置センサ１は、たとえばホール素子であり、レンズ８の位置を検出し、検出結果を示す検出信号を出力する。

演算部５１は、位置センサ１の検出結果に基づいて、モータ７に供給すべき駆動電流値を算出し、駆動電流値を示す複数ビットの駆動データを生成する。

より詳細には、ゲインアンプ２は、外部端子Ｔ１を介して位置センサ１から受けたアナログ信号である検出信号を増幅して出力する。Ａ／Ｄコンバータ３は、ゲインアンプ２から受けたアナログ信号をデジタル信号に変換する。

演算器６は、Ａ／Ｄコンバータ３から受けたデジタル信号の示すレンズ８の位置と、レンズ８の目標位置との差を算出し、算出した差を示すデータを出力する。

ＰＩＤフィルタ４は、演算器６から受けたデータに基づいてＰＩＤ（Proportional Integral Differential）制御を行ない、駆動電流値を示す駆動データを出力する。

駆動部１０１は、ＰＩＤフィルタ４から受けた駆動データに基づいて複数の駆動電流を生成し、外部端子Ｔ１を介して加算部１３へ出力する。

加算部１３は、駆動部１０１から受けた複数の駆動電流を合成してモータ７に供給する。

モータ７は、加算部１３から供給された駆動電流に基づいてレンズ８の位置を変更する。

図２は、本発明の第１の実施の形態に係る駆動部および加算部の構成を示す図である。ここでは、ＰＩＤフィルタ４が出力する駆動データは１３ビットであると仮定する。

図２を参照して、駆動部１０１は、駆動電流生成部２１Ａ，２１Ｂと、レジスタＶ１，Ｖ２と、レジスタ制御部１４と、演算器１５と、リミッタ１６とを含む。駆動電流生成部２１Ａは、ＰＷＭエンコーダ１１Ａと、電流生成回路１２Ａとを含む。駆動電流生成部２１Ｂは、ＰＷＭエンコーダ１１Ｂと、電流生成回路１２Ｂとを含む。加算部１３は、抵抗Ｒ１，Ｒ２を含む。

レジスタＶ１は、ＰＩＤフィルタ４から受けた１３ビットのデータのうち、最上位ビットから連続する８ビットの上位データを保持する。

演算器１５は、レジスタＶ１の保持している上位データと、ＰＩＤフィルタ４から受けた駆動データとを減算し、減算結果を示すデータをレジスタ制御部１４およびリミッタ１６へ出力する。

リミッタ１６は、演算器１５から受けたデータが、後述する上限値ＨＬｉｍを超える場合には、上限値ＨＬｉｍをレジスタＶ２へ出力する。また、リミッタ１６は、演算器１５から受けたデータが、後述する下限値ＬＬｉｍより小さい場合には、下限値ＬＬｉｍをレジスタＶ２へ出力する。また、リミッタ１６は、上記２つの場合以外には、演算器１５から受けたデータをそのままレジスタＶ２へ出力する。

レジスタＶ２は、リミッタ１６から受けたデータのうち、下位データに対応するビットを保持する。ここで、下位データは、駆動データのうち、最下位ビットまたは最下位ビットから連続する複数のビットであり、かつ少なくとも駆動データのうちの上位データ以外のすべてのデータを含むデータである。たとえば、レジスタＶ２は、リミッタ１６から受けた１３ビットのデータのうち、最下位ビットから連続する８ビットの下位データを保持する。

ＰＷＭエンコーダ１１Ａは、レジスタＶ１の保持しているデータに基づいてＰＷＭ信号を生成して出力する。

電流生成回路１２Ａは、たとえばＨブリッジ回路であり、ＰＷＭエンコーダ１１Ａから受けたＰＷＭ信号に基づいてモータ７に駆動電流を供給する。より詳細には、電流生成回路１２Ａは、ＰＷＭ信号が論理ローレベルのときには加算部１３へ電流を出力し、ＰＷＭ信号が論理ハイレベルのときには加算部１３への電流の出力を停止する。

ＰＷＭエンコーダ１１Ｂは、レジスタＶ２の保持しているデータに基づいてＰＷＭ信号を生成して出力する。

電流生成回路１２Ｂは、たとえばＨブリッジ回路であり、ＰＷＭエンコーダ１１Ｂから受けたＰＷＭ信号に基づいてモータ７に駆動電流を供給する。より詳細には、電流生成回路１２Ｂは、ＰＷＭ信号が論理ローレベルのときには加算部１３へ電流を出力し、ＰＷＭ信号が論理ハイレベルのときには加算部１３への電流の出力を停止する。

加算部１３において、抵抗Ｒ２は抵抗Ｒ１の３２倍の抵抗値を有する。すなわち、加算部１３は、外部端子Ｔ２Ａを介して電流生成回路１２Ａから受けた電流と外部端子Ｔ２Ｂを介して電流生成回路１２Ｂから受けた電流とを３２：１の比率で重み付けして加算する。これにより、モータ７に供給される駆動電流の精度を駆動データの１３ビット相当にすることができる。

ところで、従来の構成では、ＰＷＭ信号の精度すなわち分解能がこのＰＷＭエンコーダの動作クロックによって制限されてしまう。そして、ＰＷＭ信号の分解能が足りない場合、駆動電流値を示すデータがレンズの目標位置に対応する電流値を挟んで変動してしまうため、モータが変動し、騒音が生じてしまう。また、ＰＷＭ信号の分解能を上げる方法として、ＰＷＭエンコーダの動作クロックを高速にすることが考えられるが、高速な動作クロックを生成するために大型の発振器が必要となり、生産コストが増大してしまう。

しかしながら、本発明の第１の実施の形態に係る撮像装置では、駆動データに基づいて駆動電流を生成する回路を２系統設けている。そして、駆動データを上位データおよび下位データに分割し、各々に対応する駆動電流を生成し、これらを重み付け加算してモータ７に供給している。このような構成により、ＰＷＭエンコーダ１１Ａ，１１Ｂの動作クロックの速度を高速化することなく、ＰＷＭ信号の分解能を向上させることができる。したがって、本発明の第１の実施の形態に係る撮像装置では、低コスト化を図るとともに、駆動電流制御の精度の向上を図ることができる。

図３は、本発明の第１の実施の形態に係る駆動部がレジスタおよびレジスタ制御部を備えないと仮定した場合における、駆動データと駆動電流との関係を示すグラフ図である。図３において、グラフＧ１は、電流生成回路１２Ａおよび１２Ｂ間で製造ばらつきがない場合を示し、グラフＧ２は、電流生成回路１２Ａおよび１２Ｂ間で製造ばらつきがある場合を示している。また、図３は、上位データが３ビットである場合を示しており、グラフの横軸における数値は上位データの値（２進数）を示している。

グラフＧ１に示すように、電流生成回路１２Ａおよび１２Ｂ間すなわち各Ｈブリッジ回路間で製造ばらつきがない場合には、上位データがそれぞれ”０００”、”００１”〜”１０１”である場合の下位データによる微調整範囲Ａ、Ｂ〜Ｅ間に連続性がある。

一方、グラフＧ２に示すように、各Ｈブリッジ回路間で製造ばらつきがある場合には、微調整範囲Ａ、Ｂ〜Ｅ間に連続性がなくなり、駆動電流制御の精度が劣化してしまう。

しかしながら、本発明の第１の実施の形態に係る駆動部では、以下のような動作によって上記の問題点を解決する。

図４（ａ）および図４（ｂ）は、本発明の第１の実施の形態に係る駆動部の動作の一例を示す図である。図４（ａ）は、レジスタＶ１の保持データの値を示し、図４（ｂ）は、レジスタＶ２の保持データの値を示している。

図４（ａ）および図４（ｂ）を参照して、まず、レンズ８が目標位置に設定されるように、駆動電流が徐々に大きくなる。このとき、駆動電流は比較的大きく増加しており、前回の駆動データと今回の駆動データとの差が大きい。このため、演算器１５の出力データすなわちＰＩＤフィルタ４から新たに受けた駆動データからレジスタＶ１の保持データを引いた値が上限値ＨＬｉｍを超えるため、リミッタ１６によるリミットがかかり、上限値ＨＬｉｍがレジスタＶ２へ出力される（時刻Ｔ０〜Ｔ１）。

次に、レンズ８が目標位置に近づいてくると、駆動電流が安定してくるため、前回の駆動データと今回の駆動データとの差が小さくなる。そうすると、演算器１５の出力データが上限値ＨＬｉｍよりも小さくなり、リミッタ１６によるリミットが解除される（時刻Ｔ１〜Ｔ２）。

次に、レンズ８が目標位置にさらに近づいてくると、駆動電流がさらに安定してくるため、前回の駆動データと今回の駆動データとの差がさらに小さくなる。そうすると、レジスタＶ１の保持しているデータとＰＩＤフィルタ４から新たに受けた駆動データとの差が所定範囲Ａ１に収まるため、レジスタ制御部１４は、レジスタＶ１の保持データの更新を停止する。そして、レジスタ制御部１４は、レジスタＶ１の保持しているデータとＰＩＤフィルタ４から新たに受けた駆動データとの差が所定範囲Ａ２に収まらなくなるまで、レジスタＶ１の保持データの更新を停止する（時刻Ｔ２〜Ｔ３）。

次に、レンズ８の目標位置が変更される等により、レンズ８が目標位置から大きく外れると、レジスタＶ１の保持しているデータとＰＩＤフィルタ４から新たに受けた駆動データとの差が所定範囲Ａ２から外れるため、レジスタ制御部１４は、レジスタＶ１の保持データの更新停止を解除する（時刻Ｔ３）。

ここで、駆動電流は比較的大きく増加しており、前回の駆動データと今回の駆動データとの差が大きい。そうすると、演算器１５の出力データすなわちＰＩＤフィルタ４から新たに受けた駆動データからレジスタＶ１の保持データを引いた値が上限値ＨＬｉｍを超えるため、リミッタ１６によるリミットがかかり、上限値ＨＬｉｍがレジスタＶ２へ出力される（時刻Ｔ３〜Ｔ４）。

次に、レンズ８が目標位置に近づいてくると、駆動電流が安定してくるため、前回の駆動データと今回の駆動データとの差が小さくなる。そうすると、演算器１５の出力データが上限値ＨＬｉｍよりも小さくなり、リミッタ１６によるリミットが解除される（時刻Ｔ４〜Ｔ５）。

次に、レンズ８が目標位置にさらに近づいてくると、駆動電流がさらに安定してくるため、前回の駆動データと今回の駆動データとの差がさらに小さくなる。そうすると、レジスタＶ１の保持しているデータとＰＩＤフィルタ４から新たに受けた駆動データとの差が所定範囲Ａ１に収まるため、レジスタ制御部１４は、レジスタＶ１の保持データの更新を再び停止する（時刻Ｔ５）。

以上のように、本発明の第１の実施の形態に係る駆動部では、駆動データのうち、最上位ビットまたは最上位ビットから連続する複数のビットを上位データとする。また、駆動データのうち、最下位ビットまたは最下位ビットから連続する複数のビットであり、かつ少なくとも駆動データのうちの上位データ以外のすべてのデータを含むデータを下位データとする。

そして、レジスタ制御部１４は、駆動電流が安定すると、すなわちレジスタＶ１の保持している上位データとＰＩＤフィルタ４から新たに受けた駆動データとの差が所定範囲Ａ１に収まると、次にこの差が所定範囲Ａ２に収まらなくなるまで、レジスタＶ１の保持データの更新を停止する。すなわち、上位データによる駆動電流の調整を固定し、下位データのみで駆動電流の微調整を行なう。これにより、電流生成回路１２Ａおよび１２Ｂ間で製造ばらつきがある場合でも、図３に示す各微調整範囲を下位データによって連続的に制御することができる、すなわち複数の微調整範囲にわたって駆動電流値の連続性を確保することができるため、駆動電流制御の精度を向上させることができる。

次に、本発明の他の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。

＜第２の実施の形態＞
本実施の形態は、第１の実施の形態に係る撮像装置と比べて駆動電流を生成する構成を変更した撮像装置に関する。以下で説明する内容以外は第１の実施の形態に係る撮像装置と同様である。

図５は、本発明の第２の実施の形態に係る撮像装置の構成を示す図である。
図５を参照して、撮像装置２０２は、位置センサ１と、演算部５１と、駆動部１０２と、外部端子Ｔ１，Ｔ２と、モータ７と、レンズ８とを備える。演算部５１は、ゲインアンプ２と、Ａ／Ｄコンバータ３と、ＰＩＤフィルタ４と、演算器６とを含む。撮像装置２０２では、たとえば、演算部５１と、駆動部１０２とが半導体装置として１個の集積回路に含まれる。

図６は、本発明の第２の実施の形態に係る駆動部の構成を示す図である。
図６を参照して、駆動部１０２は、Ｄ／Ａ（Digital to Analog）コンバータ（ＤＡＣ）３１Ａ，３１Ｂと、加算部３３と、Ｄ級アンプ３４と、抵抗Ｒ１１と、レジスタＶ１，Ｖ２と、レジスタ制御部１４と、演算器１５と、リミッタ１６とを含む。

Ｄ／Ａコンバータ３１Ａは、レジスタＶ１の保持しているデータをアナログ信号に変換して加算部３３へ出力する。

Ｄ／Ａコンバータ３２Ａは、レジスタＶ２の保持しているデータをアナログ信号に変換して加算部３３へ出力する。

加算部３３は、Ｄ／Ａコンバータ３１Ａから受けたアナログ信号とＤ／Ａコンバータ３２Ａから受けたアナログ信号とを３２：１の比率で重み付けして加算し、Ｄ級アンプ３４へ出力する。これにより、モータ７に供給される駆動電流の精度を駆動データの１３ビット相当にすることができる。

Ｄ級アンプ３４は、加算部３３から受けたアナログ信号に基づいて駆動電流を生成し、外部端子Ｔ２および抵抗Ｒ１１を介してモータ７に供給する。なお、本発明の第２の実施の形態に係る駆動部ではＤ級アンプを用いているが、これに限定するものではなく、リニアアンプ等、アナログ信号に基づいて電流を生成する回路であればＤ級アンプの代わりに用いることができる。

その他の構成および動作は第１の実施の形態に係る撮像装置と同様であるため、ここでは詳細な説明を繰り返さない。

ところで、前述したデジタル化の一例では、ＰＷＭ信号の精度すなわち分解能がこのＰＷＭエンコーダの動作クロックによって制限されてしまう。そして、ＰＷＭ信号の分解能が足りない場合、駆動電流値を示すデータがレンズの目標位置に対応する電流値を挟んで変動してしまうため、モータが変動し、騒音が生じてしまう。また、ＰＷＭ信号の分解能を上げる方法として、ＰＷＭエンコーダの動作クロックを高速にすることが考えられるが、高速な動作クロックを生成するために大型の発振器が必要となり、生産コストが増大してしまう。

しかしながら、本発明の第２の実施の形態に係る撮像装置では、駆動データに基づいて駆動電流を生成する回路を２系統設けている。すなわち、駆動データを上位データおよび下位データに分割し、上位データおよび下位データをアナログ信号に変換し、これらを重み付け加算し、加算後のアナログ信号に基づいて駆動電流を生成し、モータ７に供給している。このような構成により、Ｄ／Ａコンバータ３１Ａ，３２Ａの各々の分解能を上げることなく、ＰＷＭ信号の分解能を向上させることができる。したがって、本発明の第２の実施の形態に係る撮像装置では、低コスト化を図るとともに、駆動電流制御の精度の向上を図ることができる。

また、本発明の第２の実施の形態に係る撮像装置では、本発明の第１の実施の形態に係る撮像装置と比べて、ＰＷＭエンコーダの代わりにＤ／Ａコンバータを用いることにより、発振器が不要となる。また、本発明の第１の実施の形態に係る撮像装置では、電流生成回路１２Ａ，１２Ｂと加算部１３との間に２つの外部端子Ｔ２ＡおよびＴ２Ｂを設ける必要がある。しかしながら、本発明の第２の実施の形態に係る撮像装置では、Ｄ級アンプ３４と抵抗Ｒ１１との間に１つの外部端子Ｔ２を設ければよい。また、本発明の第１の実施の形態に係る撮像装置では、２つの抵抗Ｒ１およびＲ２を設ける必要がある。しかしながら、本発明の第２の実施の形態に係る撮像装置では、１つの抵抗Ｒ１１を設ければよい。したがって、本発明の第２の実施の形態に係る撮像装置では、本発明の第１の実施の形態に係る撮像装置と比べて、回路構成の簡易化を図ることができる。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

本発明の第１の実施の形態に係る撮像装置の構成を示す図である。 本発明の第１の実施の形態に係る駆動部および加算部の構成を示す図である。 本発明の第１の実施の形態に係る駆動部がレジスタおよびレジスタ制御部を備えないと仮定した場合における、駆動データと駆動電流との関係を示すグラフ図である。 （ａ）および（ｂ）は、本発明の第１の実施の形態に係る駆動部の動作の一例を示す図である。 本発明の第２の実施の形態に係る撮像装置の構成を示す図である。 本発明の第２の実施の形態に係る駆動部の構成を示す図である。

符号の説明

１ 位置センサ、２ ゲインアンプ、３ Ａ／Ｄコンバータ、４ ＰＩＤフィルタ、６ 演算器、７ モータ、８ レンズ、１１Ａ，１１Ｂ ＰＷＭエンコーダ、１２Ａ，１２Ｂ 電流生成回路、１３ 加算部、１４ レジスタ制御部、１５ 演算器、１６ リミッタ、２１Ａ，２１Ｂ 駆動電流生成部、３１Ａ，３１Ｂ Ｄ／Ａコンバータ、３３ 加算部、３４ Ｄ級アンプ、５１ 演算部、１０１，１０２ 駆動部、２０１，２０２ 撮像装置、Ｔ１，Ｔ２，Ｔ２Ａ，Ｔ２Ｂ 外部端子、Ｖ１，Ｖ２ レジスタ、Ｒ１，Ｒ２，Ｒ１１ 抵抗。

Claims (9)

1. 負荷に駆動電流を供給する半導体装置であって、
   前記駆動電流値を示す複数ビットの駆動データのうち、最上位ビットまたは最上位ビットから連続する複数のビットである上位データに基づいて第１の駆動電流を生成し、前記負荷に供給する第１の駆動電流生成部と、
   前記駆動データのうち、最下位ビットまたは最下位ビットから連続する複数のビットであり、かつ少なくとも前記駆動データのうちの前記上位データ以外のすべてのデータを含む下位データに基づいて第２の駆動電流を生成し、前記負荷に供給する第２の駆動電流生成部とを備える半導体装置。
2. 前記半導体装置は、さらに、
   前記第１の駆動電流および前記第２の駆動電流を重み付けして加算し、前記加算された駆動電流を前記負荷に供給する加算部を備える請求項１に記載の半導体装置。
3. 前記第１の駆動電流生成部は、
   前記上位データに基づいて第１のＰＷＭ信号を生成する第１のＰＷＭエンコーダと、
   前記第１のＰＷＭ信号に基づいて前記第１の駆動電流を生成する第１の電流生成回路とを含み、
   前記第２の駆動電流生成部は、
   前記下位データに基づいて第２のＰＷＭ信号を生成する第２のＰＷＭエンコーダと、
   前記第２のＰＷＭ信号に基づいて前記第２の駆動電流を生成する第２の電流生成回路とを含む請求項１に記載の半導体装置。
4. 前記半導体装置は、さらに、
   前記上位データを保持する第１のレジスタと、
   前記第１のレジスタによって保持されている前記上位データと、新たに受けた前記駆動データとの差を算出する演算部と、
   前記差が第１の所定範囲に収まらない場合には前記新たに受けた前記駆動データに対応する前記上位データを新たに前記第１のレジスタに保持させ、前記差が前記第１の所定範囲に収まる場合には前記第１のレジスタの保持する前記上位データの更新を行なわない制御を行なうレジスタ制御部と、
   前記差を示すデータのうち、前記下位データのビットに対応するデータを保持する第２のレジスタとを備え、
   前記第１の駆動電流生成部は、前記第１のレジスタの保持しているデータに基づいて前記第１の駆動電流を生成し、
   前記第２の駆動電流生成部は、前記第２のレジスタの保持しているデータに基づいて前記第２の駆動電流を生成する請求項１に記載の半導体装置。
5. 前記レジスタ制御部は、前記差が前記第１の所定範囲に収まった後、前記第１の所定範囲より広くかつ前記第１の所定範囲を含む第２の所定範囲に前記差が収まらなくなるまで前記第１のレジスタの保持する前記上位データの更新を行なわない制御を行なう請求項４に記載の半導体装置。
6. 負荷に駆動電流を供給する半導体装置であって、
   前記駆動電流値を示す複数ビットの駆動データのうち、最上位ビットまたは最上位ビットから連続する複数のビットである上位データに基づいて第１のアナログ信号を生成する第１のアナログ変換部と、
   前記駆動データのうち、最下位ビットまたは最下位ビットから連続する複数のビットであり、かつ少なくとも前記駆動データのうちの前記上位データ以外のすべてのデータを含む下位データに基づいて第２のアナログ信号を生成する第２のアナログ変換部と、
   前記第１のアナログ信号および前記第２のアナログ信号を重み付けして加算し、前記加算されたアナログ信号を出力する加算部と、
   前記加算部から受けたアナログ信号に基づいて駆動電流を生成し、前記負荷に供給する駆動電流生成部とを備える半導体装置。
7. 前記半導体装置は、さらに、
   前記上位データを保持する第１のレジスタと、
   前記第１のレジスタによって保持されている前記上位データと、新たに受けた前記駆動データとの差を算出する演算部と、
   前記差が所定範囲に収まらない場合には前記新たに受けた前記駆動データに対応する前記上位データを新たに前記第１のレジスタに保持させ、前記差が前記所定範囲に収まる場合には前記第１のレジスタの保持する前記上位データの更新を行なわない制御を行なうレジスタ制御部と、
   前記差のうち、前記下位データのビットに対応するデータを保持する第２のレジスタとを備え、
   前記第１のアナログ変換部は、前記第１のレジスタの保持しているデータに基づいて前記第１のアナログ信号を生成し、
   前記第２のアナログ変換部は、前記第２のレジスタの保持しているデータに基づいて前記第２のアナログ信号を生成する請求項６に記載の半導体装置。
8. レンズと、
   前記レンズを駆動するモータと、
   前記レンズの位置を検出する位置センサと、
   前記位置センサの検出結果に基づいて、前記モータに供給すべき駆動電流値を算出し、前記駆動電流値を示す複数ビットの駆動データを生成する演算部と、
   前記駆動データのうち、最上位ビットまたは最上位ビットから連続する複数のビットである上位データに基づいて第１の駆動電流を生成し、前記モータに供給する第１の駆動電流生成部と、
   前記駆動データのうち、最下位ビットまたは最下位ビットから連続する複数のビットであり、かつ少なくとも前記駆動データのうちの前記上位データ以外のすべてのデータを含む下位データに基づいて第２の駆動電流を生成し、前記モータに供給する第２の駆動電流生成部とを備える撮像装置。
9. レンズと、
   前記レンズを駆動するモータと、
   前記レンズの位置を検出する位置センサと、
   前記位置センサの検出結果に基づいて、前記モータに供給すべき駆動電流値を算出し、前記駆動電流値を示す複数ビットの駆動データを生成する演算部と、
   前記駆動データのうち、最上位ビットまたは最上位ビットから連続する複数のビットである上位データに基づいて第１のアナログ信号を生成する第１のアナログ変換部と、
   前記駆動データのうち、最下位ビットまたは最下位ビットから連続する複数のビットであり、かつ少なくとも前記駆動データのうちの前記上位データ以外のすべてのデータを含む下位データに基づいて第２のアナログ信号を生成する第２のアナログ変換部と、
   前記第１のアナログ信号および前記第２のアナログ信号を重み付けして加算し、前記加算されたアナログ信号を出力する加算部と、
   前記加算部から受けたアナログ信号に基づいて駆動電流を生成し、前記負荷に供給する駆動電流生成部とを備える撮像装置。

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