JP5205942B2

JP5205942B2 - ゼロ点補正回路

Info

Publication number: JP5205942B2
Application number: JP2007309593A
Authority: JP
Inventors: 悟鈴木
Original assignee: Yokogawa Electric Corp
Current assignee: Yokogawa Electric Corp
Priority date: 2007-11-30
Filing date: 2007-11-30
Publication date: 2013-06-05
Anticipated expiration: 2027-11-30
Also published as: JP2009133698A

Description

本発明は、測定装置におけるゼロ点補正回路に関し、特に、測定の分解能を高く保ちつつ簡単な構成でゼロ点の補正ができるゼロ点補正回路に関する。

一般に、測定装置にはゼロ点の補正が必要とされ、このゼロ点補正の実現方法としては、入力範囲をゼロ点のオフセットを含めて広く取り、デジタル的に処理する方法（以下、「デジタル方式」という。）と、Ａ／Ｄ変換器の前段にオフセット回路を設けアナログ的に処理する方法（以下、「アナログ方式」という。）の２種類が存在する。このようなゼロ点の補正に関する先行技術文献としては次のようなものがある。

特開平０９―２８７９７７号公報

以下、図３を参照して従来のゼロ点補正回路を説明する。なお、図３は、波形表示装置のゼロ点補正回路の例であり、また、アナログ方式でオフセット電圧を調整する例である。

ＡＴＴ／ＡＭＰ１０は、入力信号の振幅を調整するアッテネータとアンプで構成されている。ＡＤＣ１１は、Ａ／Ｄ変換器であり、ＡＴＴ／ＡＭＰ１０から入力されたアナログの波形データをデジタル変換する。

波形データ処理部１２は、ＡＤＣ１１から入力された波形データを後述する波形メモリ１３に格納したり、波形表示部１４で表示するための表示データに変換したりする。波形メモリ１３は、波形データ処理部１２から入力された波形データを格納する。波形表示部１４は、ＬＣＤ（Liquid Crystal Display）等で構成されている。

ＤＡＣ１５は、ＡＴＴ／ＡＭＰ１０に対して、入力信号に加算すべきオフセット電圧を出力する。制御部１６は、ＣＰＵやメモリ等で構成されており、ＤＡＣ１５に対して出力するべきオフセット電圧に関する命令を与える。キー入力部１７は、ユーザによって各種設定がなされる。ロータリーエンコーダ１８は、左右に回転させることによってオフセット電圧を調整し、ゼロ点を調整する。

このように、従来のアナログ方式のゼロ点補正回路は、ＤＡＣ１５でＡＴＴ／ＡＭＰ１０に電圧を加えてオフセット電圧を調整していた。

しかし、図３の回路では、ＤＡＣ１５で電圧を調整するため、その周辺回路を含めると回路構成が複雑となる。さらに、ＤＡＣ１５に求められる分解能は、測定の分解能よりも高分解能であることが必要となるため、オフセットＤＡＣ１５の価格が高価となる。

一方、デジタル方式では、ゼロ入力時のＡ／Ｄ変換器の値をＶｚ、測定時のＡ／Ｄ変換器の値をＶｍとすると、Ａ／Ｄ変換器から出力される測定波形等の電圧Ｖｏは、
Ｖｏ＝Ｖｍ−Ｖｚ
として計算されるが、これだとアナログ部分のオフセット電圧が大きい場合に、測定可能範囲を定格より大きくとらなくてはならなくなるため、その分、測定の分解能が低下せざるを得なくなるという問題点があり、また、ノイズの影響も大きくなる。

本発明は、これらの問題点に鑑みてなされたものであり、測定の分解能を高く保ちつつ簡単な構成でゼロ点の補正ができるゼロ点補正回路を提供する。

このような課題を達成するために請求項１記載の発明は、
入力信号をＡ／Ｄ変換するＡ／Ｄ変換器を備え、この入力信号を測定する測定装置のゼロ点補正回路において、
入力信号のオフセット電圧を多段階に出力するオフセット電圧設定手段と、
入力信号を前記オフセット電圧設定手段から出力された電圧に基づいてオフセットすることにより前記Ａ／Ｄ変換器に入力される信号を所定の範囲内にする加算器と、
前記オフセット電圧設定手段を制御する制御手段と、
を備え、
前記制御手段は、
入力信号をゼロとし、前記オフセット電圧設定手段から出力される前記オフセット電圧をゼロとした状態において、前記加算器から出力される電圧を取得する第１の処理と、
前記第１の処理により取得された前記電圧のみに基づいて、本測定時に前記オフセット電圧設定手段から出力される前記オフセット電圧を設定する第２の処理と、
を実行する。

また、請求項２記載の発明は、請求項１記載のゼロ点補正回路において、
前記オフセット電圧設定手段が、基準電圧をアッテネートするＡＴＴとこのＡＴＴでアッテネートされた基準電圧を多段階に減衰するＳＷとで構成される。

本発明では、次のような効果がある。加算器にＡＴＴを介して基準電圧を入力し、測定範囲を定格範囲内に合わせるため、測定の分解能を高く保ちつつ簡単な構成でゼロ点の補正ができる。また、その結果、アナログのオフセットが大きくても、デジタル方式のゼロ点補正回路と比べて測定範囲を広く取る必要がなくなり、分解能を低下させること無くゼロ点を補正することができる。

以下、本発明のゼロ点補正回路の構成例を説明する。図１は本発明のゼロ点補正回路の構成例である。ＡＴＴ２０はアッテネータであり基準電圧を減衰する。ＳＷ２１はＡＴＴ２０の出力と接続され、後述する加算器２２に対してアッテネートされた基準電圧を多段階に切り替えて出力するスイッチである。また、ＡＴＴ２０とＳＷ２１でオフセット電圧設定手段２５を構成する。

加算器２２には被測定波形等が入力されると共に、ＡＴＴ２０を介してアッテネートされた値が入力される。ＡＤＣ２３はＡ／Ｄ変換器である。制御部２４は、オフセット電圧設定手段２５のＳＷ２１に対してどの段階のオフセット電圧を出力するか命令する。

なお、図３の例で示した波形表示部、波形メモリ等については波形測定装置を動作させるためには必要になるものの、本発明の本質的な部分とは無関係なので、ＡＤＣ２３以降の構成については説明を省略する。

次に、図１の動作について図２を参照して説明する。図２は本発明の動作説明図である。図２の縦軸は電圧軸であり、横軸は左から右に行くに従ってゼロ点補正の手順が進んでいくことを意味している。従って、ゼロ点補正の手順は図２を左側から右側に順に追っていく必要がある。

まず、アナログのゼロ点を測定する。そうすると、Ｖｚ１（アナログオフセット量３０）が求められ、このＶｚ１を基準に補正前入力範囲３１が定まる。ところで、補正前入力範囲３１は、定格範囲３３を外れている。従って、入力範囲（つまり実際の測定範囲）をこの位置にしたのでは高精度に測定をすることができない。

そこで、ゼロ点がある値より大きくなった場合は、制御部２４はオフセット電圧設定手段２５を切り換えてアナログ入力をシフトする。ここではシフト量３４をＶｓとする。この状態で、再びアナログのゼロ点を測定する。補正後のゼロ点Ｖｚ２は、
Ｖｚ２＝Ｖｚ１−Ｖｓ
の計算式で求められる。

以上の手順を経ることによりオフセットの補正ができるので、この状態で被測定波形等の入力を測定する。ここでは、加算器２２へアナログの入力値Ｖｍが加えられるものとする。そして、加算器２２の出力電圧をＶｏとすると、Ｖｏは、
Ｖｏ＝Ｖｍ−Ｖｚ２
の計算式で求められ、この値が真の測定値となる。

具体的には、次の様にゼロ点を求める。
測定可能範囲３２ ±１Ｖ
定格範囲３３ ±０．８Ｖ
の場合、
アナログのオフセットが０．２Ｖ以上になると定格範囲が測定可能範囲を外れてしまう。

そこで本発明を実現し得る下記特性のオフセット電圧設定手段２５、及び加算器２２を利用してゼロ点を設定する。まず、オフセット電圧設定手段２５の切り換え点を
+０、 ±０．１Ｖ、 ±０．２Ｖ
とし、ゼロ点の測定値が０〜０．１Ｖとすると、オフセット電圧設定手段２５の設定値は「０」となる。

以下、同様にしてゼロ点の測定値とオフセット電圧設定手段２５の関係は次のようになる。
ゼロ点の測定値０．１〜０．２ＡＴＴ −０．１
ゼロ点の測定値０．２〜０．３ＡＴＴ −０．２
ゼロ点の測定値 −０．１〜０ＡＴＴ０
ゼロ点の測定値 −０．１〜−０．２ＡＴＴ０．１
ゼロ点の測定値 −０．２〜−０．３ＡＴＴ０．２

以下、アナログオフセットが０．０５Ｖの場合、０．１１Ｖの場合、０．２５Ｖの場合を例にとり、測定範囲（補正後入力範囲）が定格範囲３３に入ることを説明する。

まず、アナログオフセット量３０が０．０５Ｖの場合
０＜ｖｚ１＜０．１
となるのでＡＴＴ２０出力は「０」、つまりＶｓ＝０となる。従って、補正後のゼロ点は、
Ｖｚ２＝Ｖｚ１＝０．０５
となる。

次に、アナログオフセット量３０が０．１１Ｖの場合
０．１＜Ｖｚ１＜０．２
となるのでＡＴＴ出力は「−０．１」、つまりＶｓ＝−０．１となる。従って、補正後のゼロ点は、
Ｖｚ２＝Ｖｚ１−０．１＝０．０１
となる。

最後に、アナログオフセット量３０が０．２５Ｖの場合を例にとると、
０．２＜Ｖｚ１＜０．３
となるのでＡＴＴ出力は「−０．２」、つまりＶｓ＝−０．２Ｖとなる。従って、補正後のゼロ点は、
Ｖｚ２＝Ｖｚ１−０．２＝０．０５
となり、測定範囲が定格範囲に入る。

なお、デジタル方式のみを利用した場合、測定範囲が定格範囲に入るようにするために例えば、定格範囲を±０．７Ｖにするなどして広くしなければならず、その結果分解能が低下する。また、ノイズの影響も大きくなってしまう。

また、本発明では、ゼロ点の補正のためにＡＴＴ２０とＳＷ２１の組み合わせからなるオフセット電圧設定手段２５を使用したが、ＤＡコンバータを使用しても良い。一般にＤＡコンバータはＡＴＴと比べて高価であるが、仮にその場合でも補正動作が上述のように１回ですむこと、及びアナログ的にはラフな補正で済むことに起因して、高分解能のＤＡコンバータを用いる必要がなく、従来技術と比べると安価に構成することができる。

このように、加算器２２にオフセット電圧設定手段２５を介してアッテネートされた値を入力することにより、測定範囲を定格範囲内に合わせるため、測定の分解能を保ちつつ簡単な構成でゼロ点の補正ができる。また、その結果、アナログのオフセットが大きくても、デジタル方式のゼロ点補正回路と比べて測定範囲を広く取る必要がなくなり、分解能を低下させること無くゼロ点を補正することができる。

本発明によるゼロ点補正回路の構成図である。本発明の動作の説明図である。従来技術によるアナログ方式のゼロ点補正回路の構成図である。

符号の説明

２０ＡＴＴ
２１ＳＷ
２２加算器
２３ＡＤＣ
２４制御部
２５オフセット電圧設定手段

Claims

入力信号をＡ／Ｄ変換するＡ／Ｄ変換器を備え、この入力信号を測定する測定装置のゼロ点補正回路において、
入力信号のオフセット電圧を多段階に出力するオフセット電圧設定手段と、
入力信号を前記オフセット電圧設定手段から出力された電圧に基づいてオフセットすることにより前記Ａ／Ｄ変換器に入力される信号を所定の範囲内にする加算器と、
前記オフセット電圧設定手段を制御する制御手段と、
を備え、
前記制御手段は、
入力信号をゼロとし、前記オフセット電圧設定手段から出力される前記オフセット電圧をゼロとした状態において、前記加算器から出力される電圧を取得する第１の処理と、
前記第１の処理により取得された前記電圧のみに基づいて、本測定時に前記オフセット電圧設定手段から出力される前記オフセット電圧を設定する第２の処理と、
を実行することを特徴とするゼロ点補正回路。
前記オフセット電圧設定手段は、基準電圧をアッテネートするアッテネータとこのアッテネータでアッテネートされた基準電圧を多段階に減衰するスイッチとで構成されることを特徴とする請求項１記載のゼロ点補正回路。