KR20060048895A - 수직 블랭킹 인터럽트를 이용하여 온도 변화를 조정하는ａｄｃ 캘리브레이션 - Google Patents

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KR20060048895A
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Abstract

아날로그 디스플레이 신호로 인코딩된 이미지를 디스플레이하도록 구성된 디지털 디스플레이 회로는 상기 이미지의 픽셀 데이터 성분을 복원하기 위하여 아날로그-대-디지털 컨버터(ADC) 회로를 포함한다. 상기 아날로그 디스플레이 신호의 수직 블랭킹 구간 동안, 상기 ADC 회로는 캘리브레이션된다. 상기 수직 블랭킹 구간 밖에서, 상기 ADC 회로는 상기 아날로그 디스플레이 신호 정보를 상기 픽셀 데이터 성분의 디지털 표현으로 전환하는데 사용된다. 예를 들어, 상기 캘리브레이션은 상기 ADC 회로의 연산 매개변수들 중 특정 매개변수에 대하여 보다 수용가능한 값들을 결정하는 것을 포함할 수 있다.

Description

수직 블랭킹 인터럽트를 이용하여 온도 변화를 조정하는 ＡＤＣ 캘리브레이션{ADC CALIBRATION TO ACCOMMODATE TEMPERATURE VARIATION USING VERTICAL BLANKING INTERRUPTS}
도 1은 이미지를 생성하고 상기 이미지를 디지털 형태를 디스플레이하기 위한 회로를 개략적으로 도시하고 있다.
도 2는 ADC 회로(110)에서 동작 조건의 변화를 고려하도록 도 1의 회로를 동작시키는 프로세싱을 보여준다.
도 3은 도 2에 도시된 ADC 캘리브레이션 프로세싱에 관한 초기화 프로세싱을 보여주는 흐름도이다.
도 4는 도 2에 도시된 ADC 캘리브레이션 프로세싱을 보여주는 흐름도이다.
본 발명은 디스플레이 디바이스에 관한 것이다. 특히, 본 발명은 디지털 디스플레이에서 사용되는 아날로그-대-디지털 컨버터의 캘리브레이션(calibratioin)에 관련된다.
도 1은 이미지를 생성하고 상기 이미지를 디지털 형태를 디스플레이하기 위 한 개략적인 배열을 보여준다. 특히, 호스트(102)(가령, 개인용 컴퓨터)는 이미지를 디지털 형태로 생성한다. 상기 호스트(102)와 연계된 디지털-대-아날로그 컨버터(DAC) 회로(104)는, 연결(106)을 통해 디지털 디스플레이 회로(108)로 전송되도록, 상기 호스트(102)에 의하여 생성된 디지털 이미지 데이터를 아날로그 이미지 데이터(일반적으로, RGB 포맷)로 전환한다. 상기 디지털 디스플레이 회로(108)와 연계된 아날로그-대-디지털 컨버터(ADC) 회로(110)는 아날로그 이미지 데이터를 다시 디지털 이미지 데이터로 전환하고, 이 디지털 이미지 데이터는 이후 LCD와 같은 디스플레이(112)로 제공된다. 상기 디지털 디스플레이 회로(108)의 동작은 주로 프로세서(도시되지 않음)의 제어하에서 이루어지는 것으로, "온-보드(on-board)"(상기 디지털 디스플레이 회로(108)의 회로에 비교적 강하게 연결됨)이거나 또는 "오프-보드(off-board)"(상기 디지털 디스플레이 회로(108)의 회로에 덜 강하게 연결됨)이다.
특히 ADC 회로(110)에 대하여, 실리콘 공정에서의 변화는 온도가 변함에 따라 상기 ADC 회로(110)의 내부 오프셋 전압을 야기할 수 있다. 결과적으로, 온도가 변할 때, 상기 ADC 회로(110)를 통한 RGB 출력 데이터는 데이터 유동(drift)을 보여줄 수 있다.
내부 오프셋 전압은 임계 전압 불일치, 오버드라이브 전압, 및 트랜지스터 불일치와 같은 요인에 의존한다. 상기 내부 오프셋 전압은 상기 ADC 회로(110)와 연계된 상기 RGB 컬러 각각에 대하여 OFFSET1 및 OFFSET2 레지스터의 값에 따라 소거된다. 상기 OFFSET1 및 OFFSET2 레지스터는 동일한 일반 효과를 갖지만, 상기 OFFSET1 레지스터는 비교적 큰 조정을 제공하는 반면 상기 OFFSET2 레지스터는 비교적 미세한 조정을 제공한다. 한 예에서, 상기 OFFSET1 레지스터의 각각의 한 비트의 조정은 컬러 채널에 있어서 상기 ADC 회로(110)의 LSB(least significant bit)의 1.7비트를 제공하는 반면, 상기 OFFSET2 레지스터의 각각의 한 비트의 조정은 상기 컬러 채널에 대하여 상기 ADC 회로(110)에 0.8비트의 LSB 조정을 제공한다. 각 채널에 대하여 OFFSET1 및 OFFSET2 레지스터에서의 값들을 적절히 설정함으로써, 그 결과 상기 컬러(RGB)는 대체로 균형을 이루게 될 것이다.
그러나, OFFSET1 및 OFFSET2 레지스터에 대하여 오프셋 값들을 결정하기 위한 방정식에서의 항들은 서로 다른 온도 계수들을 가진다. 따라서, 이러한 서로 다른 온도 변화들을 완벽하게 소거하기 위해서, 온도 변화에 따른 이러한 값들을 변화시키는 방법을 지정하는 것은 어렵다. 또한 상기 온도는 공정에 의존하기 때문에, 오프셋 값들을 온도에 상관시키는 방법을 지정하는 것은 더욱 어렵다.
종래에, 오프셋 값 및 이득 값들은 상기 디지털 디스플레이 회로(108)(상기 ADC 회로(110)를 포함)의 파워 업(power up)시 초기화되고, 비휘발성 RAM(NVRAM)에 저장된다. 따라서, 컬러 균형은 적어도 초기에 이루어진다. 그러나, 상기 ADC 회로(110)의 하나이상의 채널로부터 출력 데이터는 가령, 동작 온도의 변화와 같은 동작 조건의 변화를 바탕으로 이동될 수 있다.
따라서, 동작 조건에서의 이러한 변화에 응답하는 것이 선호되며, 특히 디스플레이(112) 상의 이미지를 보는 사람에게 명목상(nominal) 보이지 않는 방식으로 응답하는 것이 선호된다.
아날로그 디스플레이 신호로 인코딩된 이미지를 디스플레이하도록 구성된 디지털 디스플레이 회로는 상기 이미지의 픽셀 데이터 성분을 복원하기 위하여 아날로그-대-디지털 컨버터(ADC) 회로를 포함한다. 상기 아날로그 디스플레이 신호의 수직 블랭킹 구간 동안, 상기 ADC 회로는 캘리브레이션된다. 상기 수직 블랭킹 구간 밖에서, 상기 ADC 회로는 상기 아날로그 디스플레이 신호 정보를 상기 픽셀 데이터 성분의 디지털 표현으로 전환하는데 사용된다. 예를 들어, 상기 캘리브레이션은 상기 ADC 회로의 연산 매개변수들 중 특정 매개변수에 대하여 보다 수용가능한 값들을 결정하는 것을 포함할 수 있다.
일반적으로, 연결(106)을 통해 전송된 아날로그 디스플레이 신호의 수직 블랭킹 구간 동안 도 1의 디지털 디스플레이 회로(108)의 ADC 회로가 캘리브레이션되도록, 디지털 디스플레이 회로를 동작시키는 방법이 설명된다.
예를 들어, 도 2에서, 단계(202)(수직 블랭킹 구간(VBI) 밖에 있음)는 이미지를 디스플레이 장치(112)에 디스플레이하는 프로세싱을 포함한다. 상기 단계(202)의 프로세싱은 완전히 종래방식이다. 단계(204 및 206)는 상기 VBI 동안에 있다. 단계(206)에서의 프로세싱은 동작 조건이 변할 때 상기 ADC 회로(110)의 동작을 조정하는 것이다. 단계(204)에서는 명목상(가령, 전통적인) VBI 프로세싱이 이루어진다. 이후, 프로세싱은 단계(202)로 되돌아간다.
도 3은 상기 ADC 회로(110)에 대한 입력으로서 내부 DAC를 이용하여, ADC 캘 리브레이션 프로세싱(206)의 예를 보여주는 흐름도이다. 캘리브레이션 동안, 상기 ADC 회로(110)에 대한 입력으로서 내부 DAC를 이용함으로써, 외부의 영향은 최소화되거나 제거될 수 있다. 예를 들어, 진폭 변화와 같은 간섭, 및 상기 외부 ADC 회로(110)로부터의 외부 아날로그 노이즈는 최소화되거나 제거될 수 있다.
도 3에서, 참조 숫자(300)는 도 3의 프로세싱으로의 입력 지점을 나타낸다. 단계(302)에서, 상기 내부 DAC는 상기 ADC 회로(110)의 입력으로 허용된다. 상기 내부 DAC의 출력은 ADC_TEST_DACVALUE(상기 프로세싱에 사용자-프로그램가능한 매기변수)로 프로그램된다. 또한, 상기 ADC 회로(110) 대역폭은 0으로 설정되어서, 고주파 대역 간섭을 제거한다.
단계(304)에서, ADC 데이터 레지스터(출력)가 판독된다. 도시된 예에서, 각각의 데이터 레지스터는 여러번 판독된다. 바로 아래에서 논의되겠지만, 이는 ADC 출력 데이터를 보다 잘 판독하도록 한다.
예를 들어, 일부 예에서, ADC 회로(110)의 이상한 출력값은 폐기된다. 특정 예에서, 만일 특별한 ADC 데이터 레지스터의 인접한(시간에 있어서) 값들이 ADC_GLITCH_THRESHOLD보다 크면, 그 값들은 ADC 캘리브레이션 프로세싱에서 고려되지 않는다.
더욱이, 단계(306)에서와 같이, ADC 출력 데이터의 이동 평균이 결정되고, 이러한 이동 평균은 상기 ADC 캘리브레이션 프로세싱에 대한 입력으로 사용된다. 이동 평균을 이용함으로써, ADC 출력 데이터에서 나타나는 느린 이동 랜덤(ramdom) 노이즈는 평균에 이르게 될 수 있다. 이동 평균 프로세싱의 특정 구현예에서, 각각 의 ADC 데이터 레지스터는 OFFSET_ARRAY 회수만큼 판독되고, 평균값은 OFFSET_ARRAY 판독값으로부터 결정되며, 이후 이 평균값은 가장 가까운 정수로 반올림된다.
단계(308)에서, 상기 단계(306)의 결과인 반올림된 평균값은 상기 단계(306)의 앞서-구해진 결과(즉, 이전의 VBI에서, 도 3의 ADC 캘리브레이션 프로세싱의 이전 실행 결과)와 비교된다. 만일 현재의 단계(306) 결과와 이전 단계(306) 결과 사이의 차이가 ADC_THRESHOLD를 초과하면, 프로세싱은 단계(310)로 진행한다. 단계(310)에서는, 새로운 ADC 데이터가 구해지고, 상기 OFFSET2 값이 조정된다.
한 예에서, 단계(310)에서의 프로세싱은 상기 OFFSET2 값이 도 3의 프로세싱이 실행될 때마다 조금씩(가령, 한 비트씩) 조정되도록 프로세싱이 이루어진다. 이 예에서, 만일 상기 ADC 회로(110)를 캘리브레이션하는데 상기 OFFSET2 값의 추가 조정이 필요하면, 상기 추가 조정은 후속 VBI에서 도 3의 프로세싱의 후속 실행의 결과로서 발생할 것이다.
단계(312)에서는, 도 3의 캘리브레이션 프로세싱 동안 사용된 zero GAIN 값 대신에 연산 GAIN 값이 상기 ADC 회로(110)에 복원된다. 그러면, ADC 캘리브레이션 프로세싱은 단계(314)에서 빠져나간다.
만일 상기 현재 단계(306) 결과와 이전 단계(306) 결과 사이의 차이가 ADC_THRESHOLD를 초과하지 않으면, 상기 OFFSET2 값은 조정되지 않는다. 이후 프로세싱은 단계(312)에서 계속하여 상기 연산 GAIN 값을 복원하고, 상기 ADC 캘리브레이션 프로세싱은 단계(314)에서 빠져나간다.
도 4는 도 3의 ADC 캘리브레이션에 대한 초기화 프로세싱을 보여주는 흐름도이다. 도 4의 프로세싱 부분들은 도 3의 프로세싱과 동일하고, 이러한 동일한 부분들은 동일한 참조 번호로 표시된다. 도 4의 프로세싱은 일반적으로 디지털 디스플레이 회로(108)의 파워 업 시에 실행되고, 또한 다른 적절한 시간에, 즉 가령 온-스크린 디스플레이 셋업 함수에 의해 호출될 때 실행될 수 있다.
참조 번호(400)는 상기 도 4의 프로세싱으로의 입력 지점을 나타낸다. 단계(402)에서는, 상기 ADC 회로(110)가 이미 캘리브레이션되었는지가 결정되고, 결정된 ADC OFFSET1 값은 NVRAM으로 저장된다. 만일 그렇다면, 단계(404)에서의 프로세싱은 누락된 코드 캘리브레이션을 실행한다. 누락된 코드 캘리브레이션은 상기 ADC 회로(110)의 출력 함수에 명백한 불연속이 있는 경우를 다룬다.
예를 들어, ADC 출력 함수는, 하나의 단계에서 만일 입력이 하나씩 변한다면, 255개의 서로 다른 출력 디지털 코드가 있게 된다. 가끔 내부 ADC 특성으로 인해, 상기 ADC 회로(110)의 입력과 출력 사이에는 1-대-1 대응이 없을 수 있다. 누락된 코드 캘리브레이션에서는, 불연속이 발생하는 입력 코드 및 불연속에 대한 "고정(fix)"이 기억된다. 이후, 상기 ADC 회로(110)의 동작에서, 상기 입력 코드가 검출될 때, 적절한 오프셋 조정이 이루어진다. 예를 들어, 만일 64개의 출력 코드가 상기 입력을 바탕으로 기대되었고 65개가 출력에서 보여진다면, 64개의 입력 코드가 검출되며 상기 누락 코드를 캘리브레이션하도록 상기 출력으로부터 1이 감산된다.
만일 상기 ADC 회로(110)가 이전에 캘리브레이션되지 않고, 상기 결정된 ADC OFFSET1 값이 NVRAM으로 저장되었다면, 단계(408)에서의 프로세싱은 적절한 OFFSET1 값을 결정하도록 상기 ADC 회로(110)를 캘리브레이션한다. 상기 OFFSET1 캘리브레이션을 여러번 실행하고 평균(즉, 도 4의 AUTO_ADC_INIT_AVG times)을 실행함으로써, 글리치(glitches) 또는 다른 잘못된 값들이 NVRAM으로 기록 및 저장되는 것을 크게 최소화한다. 단계(410)에서, 평균 OFFSET1 값은 가장 가까운 정수로 반올림되고 NVRAM으로 저장된다.
가령 도 3과 같이 단계(302)에서, 상기 DAC는 원하는 테스트 출력값을 상기 ADC 회로(110)의 입력으로 출력하도록 허용 및 프로그램된다. 단계(412)에서, 새로운 OFFSET2 및 GAIN 값은 상기 ADC 회로(110)의 각 컬러 채널에 대하여 계산된다.
단계(304)에서, 상기 ADC 데이터 레지스터는 도 3의 프로세싱에서와 같이 판독시 글리치의 잠재성을 고려하면서 판독된다. 단계(306)에서, 데이터 값들은 도 3의 프로세싱에서와 같이 평균이 구해진다. 마지막으로, 단계(414)에서, 새로운 ADC DATA 및 OFFSET2 값들은 VBI 구간 동안 이후의 도 3의 프로세싱에서 초기값으로 사용되도록 저장된다.
일부 예에서는, VBI 동안 제공되어야 하는 ADC 캘리브레이션보다 높은 우선 순위의 경우가 있다. 이러한 경우는 상기 디지털 디스플레이 회로(108)와 호스트 디바이스(102) 사이의 데이터 통신이다. 이러한 경우가 검출될 때, 일부 예에서는 ADC 캘리브레이션이 적어도 지정된 수의 VBI 동안 실행되지 않는다. 하나의 특정 예에서, 이는 보다 높은 우선 순위의 경우를 검출시 HOLDOFF 카운터를 초기화하고, 상기 HOLDOFF 카운터를 각각의 VBI에서 감소시키며, 그리고 상기 HOLDOFF 카운터가 0에 도달할 때까지 ADC 캘리브레이션 프로세싱을 중단함으로써 이루어진다.
게다가, 일부 예에서, 도 3의 프로세싱은 VBI 동안 상기 프로세싱의 사용에 필요한 시간보다 많이 걸릴 것이다. 이 경우, 도 3의 프로세싱은 VBI 사이의 교번 스택(alternate stack) 상에서 도 3의 프로세싱의 상태를 저장하기 위하여 타이머 인터럽트(timer interrupt)를 이용하여 재진입되고, 도 3의 프로세싱은 다중 VBI를 동안 실시된다.
아날로그 디스플레이 신호로 인코딩된 이미지를 디스플레이하도록 구성된 디지털 디스플레이 회로는 상기 이미지의 픽셀 데이터 성분을 복원하기 위하여 아날로그-대-디지털 컨버터(ADC) 회로를 포함한다. 상기 아날로그 디스플레이 신호의 수직 블랭킹 구간 동안, 상기 ADC 회로는 캘리브레이션된다. 상기 수직 블랭킹 구간 밖에서, 상기 ADC 회로는 상기 아날로그 디스플레이 신호 정보를 상기 픽셀 데이터 성분의 디지털 표현으로 전환하는데 사용된다. 예를 들어, 상기 캘리브레이션은 상기 ADC 회로의 연산 매개변수들 중 특정 매개변수에 대하여 보다 수용가능한 값들을 결정하는 것을 포함할 수 있다.

Claims (26)

  1. 아날로그 디스플레이 신호로 인코딩된 이미지를 디스플레이하는 디지털 디스플레이 회로는 상기 이미지의 픽셀 데이터 성분을 복원하기 위하여 아날로그-대-디지털 컨버터(ADC) 회로를 포함하고, 한 방법은
    - 상기 아날로그 디스플레이 신호의 수직 블랭킹 구간 동안, 상기 ADC 회로를 캘리브레이션하고, 그리고
    - 상기 수직 블랭킹 구간 밖에서, 아날로그 디스플레이 신호 정보를 상기 픽셀 데이터 성분의 디지털 표현으로 전환하도록 상기 ADC 회로를 이용하는
    단계들을 포함하는 것을 특징으로 하는 방법.
  2. 제 1 항에 있어서, 이때
    상기 캘리브레이션 단계는 상기 ADC 회로의 연산 매개변수들 중 특정 매개변수들에 대하여 보다 수용가능한 값을 결정하는 것을 특징으로 하는 방법.
  3. 제 2 항에 있어서, 이때 상기 캘리브레이션 단계는
    - 지정된 테스트 입력 값을 상기 ADC 회로에 제공하고, 그리고
    - 상기 ADC 회로로의 테스트 입력 값에 대하여 상기 ADC 회로의 하나이상의 출력 값을 수신하고 그리고 이러한 수신을 바탕으로 상기 연산 매개변수들 중 특정 매개변수들에 대하여 보다 수용가능한 값을 결정하는
    단계를 포함하는 것을 특징으로 하는 방법.
  4. 제 3 항에 있어서, 이때
    상기 지정된 테스트 입력 값을 상기 ADC 회로에 제공하는 단계는
    - 상기 ADC 회로의 디지털-대-아날로그 컨버터(DAC) 회로를 이네이블하고, 그리고
    - 상기 DAC 회로가 상기 지정된 테스트 입력 값을 상기 DAC 회로의 출력으로서 제공하도록 하는
    단계를 포함하는 것을 특징으로 하는 방법.
  5. 제 3 항 또는 제 4 항에 있어서, 이때
    상기 하나이상의 출력 값을 수신하는 동안, 상기 연산 매개변수들 중 상기 특정 매개변수들을 제외한 상기 ADC 회로의 연산 매개변수들의 값들을 특정 테스트 연산 값들로 설정하는 것을 특징으로 하는 방법.
  6. 제 5 항에 있어서, 이때 상기 특정 테스트 연산 값들은 상기 지정된 테스트 입력 값을 상기 ADC 회로로 제공하는 각 단계에 대하여 동일한 것을 특징으로 하는 방법.
  7. 제 6 항에 있어서, 상기 방법은
    - 상기 하나이상의 출력 값을 수신하기 전에, 상기 ADC의 연산 매개변수들을 상기 지정된 테스트 값으로 변경하는
    단계를 추가로 포함하는 것을 특징으로 하는 방법.
  8. 제 7 항에 있어서, 상기 방법은
    - 상기 수직 블랭킹 구간의 종결 이전에, 상기 ADC의 연산 매개변수들을 상기 지정된 테스트 값 이외의 값으로 변경하는
    단계를 추가로 포함하는 것을 특징으로 하는 방법.
  9. 제 3 항 내지 제 8 항 중 어느 한 항에 있어서, 이때
    상기 보다 수용가능한 연산 매개변수들을 결정하는 단계는 상기 ADC 회로의 하나이상의 출력 값을 상기 ADC 회로의 이전에 획득된 출력 값의 표시와 비교하는 단계를 포함하고, 그리고
    상기 비교 결과를 바탕으로, 상기 연산 매개변수들 중 특정 매개변수에 대하여 보다 수용가능한 값을 결정하는 것을 특징으로 하는 방법.
  10. 제 9 항에 있어서, 이때
    상기 하나이상의 출력 값은 동일한 테스트 입력 값에 대하여 다수의 출력 값을 포함하고,
    상기 방법은 상기 다수의 출력 값을 바탕으로 대표적 출력 값을 결정하는 단 계를 추가로 포함하며, 그리고
    상기 비교 단계에서, 상기 대표적 출력 값은 상기 다수의 출력값을 표시하는데 이용되는 것을 특징으로 하는 방법.
  11. 제 10 항에 있어서, 이때
    상기 다수의 출력 값들의 평균을 결정하는 단계는
    - 상기 다수의 출력 값들 중 어떤 값이 이상한지를 먼저 결정하고,
    - 평균을 결정할 때 상기 이상한 값을 무시하는
    단계를 포함하는 것을 특징으로 하는 방법.
  12. 제 11 항에 있어서, 이때
    상기 다수의 출력 값들 중 어떤 값이 이상한지를 결정하는 단계는, 상기 다수의 출력 값 각각에 대하여,
    - 상기 다수의 출력 값들 중 하나를 상기 다수의 출력 값들 중 적어도 다른 하나와 비교하고, 그리고
    - 상기 다수의 출력 값들 중 하나가 상기 비교 단계의 결과를 바탕으로 이상한지를 결정하는
    단계를 포함하는 것을 특징으로 하는 방법.
  13. 제 1 항 내지 제 12 항 중 어느 한 항에 있어서, 이때
    상기 ADC 회로를 캘리브레이션하는 단계는 하나의 수직 블랭킹 구간에서 실시되는 것을 특징으로 하는 방법.
  14. 제 1 항 내지 제 12 항 중 어느 한 항에 있어서, 이때
    - 상기 ADC 회로를 캘리브레이션하는 단계는 하나의 수직 블랭킹 구간보다 큰 구간에서 실시되는 것을 특징으로 하는 방법.
  15. 제 14 항에 있어서, 상기 방법은
    - 하나의 수직 블랭킹 구간보다 큰 구간에서 실시하도록 상기 캘리브레이션 단계를 제어하는
    단계를 추가로 포함하는 것을 특징으로 하는 방법.
  16. 제 15 항에 있어서, 상기 방법은
    하나의 수직 블랭킹 구간보다 큰 구간에서 실시하도록 상기 캘리브레이션을 제어하는 단계는
    - 특정 수직 블랭킹 구간에서, 이전에 개시된 캘리브레이션 제어 단계를 계속 실시할지에 관하여 캘리브레이션 제어 단계를 개시할지를 결정하는
    단계를 포함하는 것을 특징으로 하는 방법.
  17. 제 1 항 내지 제 12 항 중 어느 한 항에 있어서, 상기 방법은
    - 상기 수직 블랭킹 구간 동안, 상기 캘리브레이션 단계가 실시되는 시간을 제한하는
    단계를 추가로 포함하는 것을 특징으로 하는 방법.
  18. 제 17 항에 있어서, 이때
    특정 수직 블랭킹 구간 동안 상기 캘리브레이션 단계가 실시되는 시간을 제한하는 단계는 타이머 인터럽트에 응답하는 것을 특징으로 하는 방법.
  19. 제 18 항에 있어서, 이때
    상기 캘리브레이션 단계는 상기 타이머 인터럽트의 발생을 바탕으로한 특정 수직 블랭킹 구간 동안 실행이 종료되는 것을 특징으로 하는 방법.
  20. 제 1 항 내지 제 19 항 중 어느 한 항에 있어서, 이때
    보다 높은 우선순위의 프로세싱의 표시를 바탕으로, 특정 수직 블랭킹 구간 동안 상기 캘리브레이션 단계의 프로세싱을 실시하지 않는 것을 특징으로 하는 방법.
  21. 제 20 항에 있어서, 이때
    - 상기 캘리브레이션 단계가 실시되지 않는 동안 수직 블랭킹 구간의 수는 연속적인 수직 블랭킹 구간의 적어도 특정 수로 지정되는 것을 특징으로 하는 방 법.
  22. 제 20 항에 있어서, 이때
    상기 보다 높은 우선순위의 프로세싱은 상기 디지털 디스플레이 회로와 호스트 디바이스 사이의 데이터 통신인 것을 특징으로 하는 방법.
  23. 제 2 항 내지 제 20 항 중 어느 한 항에 있어서, 이때
    상기 연산 매개변수들 중 특정 매개변수에 대하여 보다 수용가능한 값을 결정하는 단계는, 만일 상기 연산 매개변수들 중 특정 매개변수가 상기 수용가능한 값으로 조정된다면, 상기 디지털 디스플레이 회로에서 디스플레이되는 이미지에서의 변화가 특정 임계값 아래에 있게 될 값들을 결정하는 단계를 포함하는 것을 특징으로 하는 방법.
  24. 제 23 항에 있어서, 상기 방법은
    - 상기 특정 임계값을 초기에 결정하는
    단계를 추가로 포함하는 것을 특징으로 하는 방법.
  25. 제 24 항에 있어서, 이때
    상기 특정 임계값을 초기에 결정하는 단계는 인간 시야의 명목상(nominal) 특성을 고려하는 것을 특징으로 하는 방법.
  26. 제 1 항 내지 제 25 항 중 어느 한 항에 있어서, 상기 방법은
    - 상기 디지털 디스플레이 회로의 파워 업 이후, 지정된 주기 동안 상기 캘리브레이션 단계를 실시하지 않는
    단계를 추가로 포함하는 것을 특징으로 하는 방법.
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