JP4890144B2 - ブラシレスモータ駆動回路及びこれを備えるモータ - Google Patents

Description

本発明はブラシレスモータ駆動回路に係り、特にモータの回転数制御の指令信号として外部からＰＷＭ信号を制御回路に入力する方式に関するものである。

ブラシレスモータ駆動回路において、モータの回転数制御の指示信号として外部からＰＷＭ信号を制御回路に入力する方式がある。ブラシレスモータを搭載するセット側に備えられたマイコンにより、制御指令信号としてＰＷＭ信号を生成することが容易であり、ＤＡコンバータ等の付加回路が不要であるので、近年急速な普及を見せている。この場合には、周期が変化するＰＷＭ入力信号のデューティを検出するために、数１に示すように、演算回路でＰＷＭ入力信号のハイレベル区間のパルス数Ｈ１を前記ＰＷＭ入力信号の１周期のパルス数Ｗ１で割算していた。

そのため、演算回路に割算回路が必要となり回路が複雑で規模が大きくなった。そこで割算演算することなくＰＷＭデューティを算出する回路が考案された。（例えば特許文献１参照）。

図５にその１例を示す。

図５において、１６ビットの第１カウンタ６０でカウントされたデューティ比を検出するデジタル信号のｎ周期間に加えられた第１のクロック信号のパルスをカウントしてデータ信号を発生し、８ビットシフト回路６１で前記第１カウンタ６０のデータ信号を８ビットにシフトし上位８ビットのデータ信号を検出し、第１アダー回路６２で前記データ信号の下位８ビット信号を積算し、上位８ビット数のデータ信号になったときキャリーを発生し、前記上位８ビットのデータ信号に第１アダー回路６２からのキャリーを積算した補正データ信号と、第２カウンタ６６のデータ信号を比較し得た第２のクロック信号で、前記デジタル信号のｎ周期のうちＬレベル（ローレベル）期間に第３カウンタ６８に加えられたパルス数をカウントしデューテイ比を得るものである。

これにより、下位８ビットの信号も有効となり、面倒な割算回路を使用せずに誤差が少なくデジタル信号のデューティ比を検出できる。
特開２００２−２３８２８０公報

しかしながら、上記従来の構成をＰＷＭ入力信号のデューティに応じてブラシレスモータの回転数をコントロールするＰＷＭ制御回路に用いる場合には、入力のデジタル信号（ＰＷＭ入力信号）に対して、デューティ比データは第３カウンタ６８のビット数だけ後に得られるため、時間遅れが生じる。

従って、入力のデジタル信号の周波数が低く、第３カウンタ６８のビット数が大きくなるほど、上記の遅れ時間が長くなり、ブラシレスモータの回転数のコントロールに大きく影響するという課題があった。

また、モータの回転数制御の指令信号として外部からＰＷＭ信号を制御回路に入力する方式では、ゲインを調整するため、デジタル演算器もしくは入力のデジタル信号をアナログ信号に変換するＤ／Ａ変換器及びゲイン調整可能な増幅器を必要とするので、回路構成が複雑になる。

本発明は、上記課題を解決し、優れたブラシレスモータのＰＷＭ制御回路及びこれを備えるブラシレスモータを提供することを目的とする。

上記課題を解決する為に本発明は、基準クロック信号を分周して第１のクロック信号を生成する第１のクロック信号生成回路と、回転数制御の指示を行うＰＷＭ入力信号のハイレベル区間もしくはローレベル区間を前記第１のクロック信号のカウント値として出力する第１のカウンタと、前記第１のクロック信号生成回路および前記第１のカウンタとは別に設けられ、かつ前記基準クロックを分周して第２のクロック信号を生成する第２のクロック信号生成回路と、前記第１のクロック信号生成回路および前記第１のカウンタとは別に設けられ、かつ前記第２のクロック信号をカウントする第２のカウンタとを備え、前記第１のカウンタは、前記ＰＷＭ入力信号がハイレベルおよびローレベルのうち一方であるとき前記第１のクロック信号をアップカウントし、前記ＰＷＭ入力信号がハイレベルおよびローレベルのうち他方であるときカウントをリセットする第１のＮビットカウンタと、前記第１のＮビットカウンタの出力であるＮビットカウンタデータを取り込むデータレジスタとを含み、前記ＰＷＭ入力信号がハイレベルであるときに前記第１のＮビットカウンタがアップカウントする場合、前記データレジスタは前記ＰＷＭ入力信号の立ち下がりエッジにおいてＮビットデータを取り込み、前記ＰＷＭ入力信号がローレベルであるときに前記第１のＮビットカウンタがアップカウントする場合、前記データレジスタは前記ＰＷＭ入力信号の立ち上がりエッジにおいてＮビットカウンタデータを取り込み、前記ＰＷＭ入力信号がハイレベルであるときに前記第１のＮビットカウンタがアップカウントする場合、前記第２のカウンタは前記ＰＷＭ入力信号の立ち上がりエッジに基づいてカウントを開始し、前記ＰＷＭ入力信号がローレベルであるときに前記第１のＮビットカウンタがアップカウントする場合、前記第２のカウンタは前記ＰＷＭ入力信号の立ち下がりエッジに基づいてカウントを開始し、前記第２のカウンタがカウントを開始してから、前記第２のカウンタのカウント値が前記データレジスタが取り込んだＮビットカウンタデータの値と一致するまでの時間をハイレベル区間もしくはローレベル区間としてＰＷＭ駆動信号を生成し出力する構成を有するブラシレスモータ駆動回路である。

そして、より具体的には、前記ＰＷＭ入力信号がハイレベルのとき前記第１のクロック信号をアップカウントし、前記ＰＷＭ入力信号がローレベルのとき、カウントをリセットする第１のＮビットカウンタと、前記ＰＷＭ入力信号の立ち下がりエッジにおいて、前記第１のＮビットカウンタのＮビットデータを取り込むデータレジスタとにより、ＰＷＭ制御検出回路を構成し、前記ＰＷＭ入力信号の立ち上りエッジを検出するエッジ検出回路と、このエッジ検出回路の出力によりリセットされ、前記立ち上がりエッジからＰＷＭ制御検出回路のデータレジスタから出力されるデータの値と一致するまで前記第２のクロック信号をアップカウントし、一致すると一致出力を出力してアップカウントを停止する第２のＮビットカウンタと、前記一致出力によりリセットし前記エッジ検出回路の出力をラッチするラッチ回路とを備え、このラッチ回路の出力により、ブラシレスモータのＰＷＭ駆動信号を出力するＰＷＭ出力回路を構成する請求項１に記載のブラシレスモータ駆動回路である。

そして、上記のブラシレスモータ駆動回路を備えたブラシレスモータである。

本発明の請求項１に記載の発明によれば、演算回路として割算回路を必要とせず、毎回検出することができるため、ブラシレスモータの回転数をコントロールする回路においても、時間遅れがなく得られた制御指令データの値によりブラシレスモータの回転数のコントロールが可能となる。

そして本発明によれば、ＰＷＭ制御検出回路の第１のＮビットカウンタに入力する第１のクロック周波数と、ブラシレスモータのＰＷＭ駆動信号を生成するＰＷＭ駆動回路の第２のＮビットカウンタに入力する第２のクロック周波数とを変えることにより、ブラシレスモータの駆動ゲインを変えることができるので、デジタル演算器もしくは入力のデジタル信号をアナログ信号に変換するＤ／Ａ変換器及びゲイン調整可能な増幅器を付加することなくブラシレスモータの駆動ゲインを変えることができる。

以上により、優れたブラシレスモータ駆動回路およびこれを備えるブラシレスモータを実現することができるという効果を奏する。

以下本発明を実施するための最良の形態について、図面を参照して説明する。

（実施の形態１）
図１は、本発明の実施の形態１におけるブラシレスモータ駆動回路のブロック図である。

図３は、本発明の実施の形態１における動作タイミング図である。

図１において１は第１のＮビットカウンタで、ＰＷＭ入力信号２１がハイレベルのとき、基準クロック信号２２を可変分周器３により分周して生成された第１のクロック信号（以下Ａクロック信号２６と称す）をアップカウントし、前記ＰＷＭ入力信号２１がローレベルのときカウントをリセットする。この第１のＮビットカウンタ１と、前記ＰＷＭ入力信号２１の立ち下がりエッジにおいて、前記第１のＮビットカウンタ１の出力であるＮビットカウンタデータ２５を取り込むデータレジスタ４とにより、ＰＷＭ制御検出回路４０が構成される。

そして、前記ＰＷＭ入力信号２１の立ち上りエッジを検出するエッジ検出回路９と、前記エッジ検出回路９の出力信号３５によりリセットされ、前記第１のクロック信号とは別に可変分周器３により分周して生成された第２のクロック信号（以下Ｂクロック信号２７と称する）を前記ＰＷＭ制御検出回路４０のデータレジスタ４から出力される制御指令データ３３の値と一致するまでアップカウントし、一致すると一致出力３６を出力してアップカウントを停止する第２のＮビットカウンタ１０と、前記一致出力３６によりリセットし前記エッジ検出回路９の出力信号３５をラッチするラッチ回路１１とにより、ブラシレスモータのＰＷＭ駆動信号４２を生成し出力するＰＷＭ出力回路４３が構成される。

第２のＮビットカウンタ１０のカウント値が制御指令データ３３と一致した時点でラッチ回路１１は一致出力３６によりリセットされローレベルに転じる。従って、第２のＮビットカウンタ１０がカウントを開始してから制御指令データ３３と一致するまでの間、ハイレベルを継続したＰＷＭ駆動信号４２が生成される。

以上のように、本実施の形態の構成によれば、ＰＷＭ（デジタル）入力信号のデューティを直接利用して制御を行うので割算回路を必要とせず、そして、ＰＷＭ入力信号のデューティを毎回そのまま利用することができる。

従って、ブラシレスモータの回転数制御を行う回路においても時間遅れがなく制御することが可能である。

ここで、入力側にて、Ａクロック信号２６の周波数をｆクロックＡ及びＰＷＭ入力信号２１の周波数をｆＰＷＭ入力信号とすると
Ｎビットカウンタデータ２５がａ１の時のデューティ比Ｐｄｉｎは、

同様に出力側にて、Ｂクロック信号２７の周波数をｆクロックＢ及びＰＷＭ駆動信号４２の周波数をｆＰＷＭ駆動信号とすると
カウント値ａ１の時のデューティ比Pｄｏｕｔは、

駆動ゲインは、入力のデューティ比に対する出力のデューティ比であるから、

入力側のＰＷＭ入力信号２１と出力側のＰＷＭ駆動信号４２の周波数は等しいので
駆動ゲインは数５に示す様にｆクロックＡとｆクロックＢの比となる。

従って、駆動ゲインは、Ａクロック信号２６とＢクロック信号２７の周波数の比により駆動ゲインを調整する事が出来る。

図３にｆクロックＡとｆクロックＢの比を変えた場合のＰＷＭ駆動信号４２のデューティ比の変化を示す。

ｆクロックＡ＝ｆクロックＢの時、ＰＷＭ入力信号２１とＰＷＭ駆動信号４２のデューティ比は等しい。

ｆクロックＡ＜ｆクロックＢの時、ＰＷＭ入力信号２１に比べてＰＷＭ駆動信号４２のデューティ比は小さくなる。（駆動ゲインが１以下となるため）
ｆクロックＡ＞ｆクロックＢの時、ＰＷＭ入力信号２１に比べてＰＷＭ駆動信号４２のデューティ比は大きくなる。（駆動ゲインが１以上となるため）
図４にＰＷＭ入力信号のデューティ比とＰＷＭ駆動信号のデューティ比の関係を示す。

ここで、本願発明のブラシレスモータの構成について説明する。

図２は、ブラシレスモータの駆動回路のブロック図である。

図２において、ブラシレスモータのモータ部５０は、位置検出素子５１、５２、５３と巻線コイル４７、４８、４９とを備えている。位置検出素子５１、５２、５３によりロータ位置を検出し、その出力をホールアンプ波形変換回路４４により波形処理を行って出力回路４５に入力し、出力回路４５により巻線コイル４７、４８、４９に通電するタイミン
グ切り換えを指示する駆動信号を生成する。そして、ＰＷＭ駆動回路４６により巻線コイル４７、４８、４９を駆動する電流のデューティ比を制御することにより回転数をコントロールする構成である。

そして、上記のＰＷＭ制御検出回路４０及びＰＷＭ出力回路４３で生成されたＰＷＭ駆動信号４２によりＰＷＭ駆動回路４６を動作させる。

なお、以上の実施の形態においては、説明を容易にするためＰＷＭ入力信号およびＰＷＭ駆動信号はハイレベルを中心にデューティ比を考えたが、回路の構成によっては、論理を逆転してローレベルを中心にデューティ比を考えても同様な作用・効果が得られることは明らかである。

本発明に係るブラシレスモータ駆動回路及びこれを備えるモータは、特にモータの回転数制御の指令信号として外部からＰＷＭ信号を制御回路に入力する方式として有用である。

本発明の実施の形態１によるブラシレスモータ駆動回路のＰＷＭ制御検出回路及びＰＷＭ出力回路を示すブロック図 本発明の実施の形態１によるブラシレスモータ駆動回路を示すブロック図 本発明の実施の形態１におけるＰＷＭ制御検出回路及びＰＷＭ出力回路の動作説明のための動作タイミング図 本発明の実施の形態１によるＰＷＭ入力信号のデューティ比とＰＷＭ駆動信号のデューティ比の関係を示すグラフ 従来のＰＷＭ制御検出回路のブロック図

符号の説明

１ 第１のＮビットカウンタ
３ 可変分周器
４ データレジスタ
９ エッジ検出回路
１０ 第２のＮビットカウンタ
１１ ラッチ回路
２１ ＰＷＭ入力信号
２２ 基準クロック
２５ Ｎビットカウンタデータ
２６ Ａクロック信号
２７ Ｂクロック信号
３３ 制御指令データ
３５ エッジ検出回路の出力信号
３６ 一致出力
４０ ＰＷＭ制御検出回路
４２ ＰＷＭ駆動信号
４３ ＰＷＭ出力回路
４４ ホールアンプ波形変換回路
４５ 出力回路
４６ ＰＷＭ駆動回路
４７、４８、４９ 巻線コイル
５０ モータ部
５１、５２、５３ 位置検出素子
６０ 第１カウンタ
６１ Ｎビットシフト回路
６２ 第１アダー回路
６３ ラッチ回路
６４ 第２アダー回路
６６ 第２カウンタ
６７ コンパレータ
６８ 第３カウンタ

Claims (3)

1. 基準クロック信号を分周して第１のクロック信号を生成する第１のクロック信号生成回路と、回転数制御の指示を行うＰＷＭ入力信号のハイレベル区間もしくはローレベル区間を前記第１のクロック信号のカウント値として出力する第１のカウンタと、前記第１のクロック信号生成回路および前記第１のカウンタとは別に設けられ、かつ前記基準クロックを分周して第２のクロック信号を生成する第２のクロック信号生成回路と、前記第１のクロック信号生成回路および前記第１のカウンタとは別に設けられ、かつ前記第２のクロック信号をカウントする第２のカウンタとを備え、
   前記第１のカウンタは、前記ＰＷＭ入力信号がハイレベルおよびローレベルのうち一方であるとき前記第１のクロック信号をアップカウントし、前記ＰＷＭ入力信号がハイレベルおよびローレベルのうち他方であるときカウントをリセットする第１のＮビットカウンタと、前記第１のＮビットカウンタの出力であるＮビットカウンタデータを取り込むデータレジスタとを含み、
   前記ＰＷＭ入力信号がハイレベルであるときに前記第１のＮビットカウンタがアップカウントする場合、前記データレジスタは前記ＰＷＭ入力信号の立ち下がりエッジにおいてＮビットデータを取り込み、前記ＰＷＭ入力信号がローレベルであるときに前記第１のＮビットカウンタがアップカウントする場合、前記データレジスタは前記ＰＷＭ入力信号の立ち上がりエッジにおいてＮビットカウンタデータを取り込み、
   前記ＰＷＭ入力信号がハイレベルであるときに前記第１のＮビットカウンタがアップカウントする場合、前記第２のカウンタは前記ＰＷＭ入力信号の立ち上がりエッジに基づいて前記第２のクロック信号のカウントを開始し、前記ＰＷＭ入力信号がローレベルであるときに前記第１のＮビットカウンタがアップカウントする場合、前記第２のカウンタは前記ＰＷＭ入力信号の立ち下がりエッジに基づいて前記第２のクロック信号のカウントを開始し、
   前記第２のカウンタが前記第２のクロック信号のカウントを開始してから、前記第２のカウンタのカウント値が前記データレジスタが取り込んだＮビットカウンタデータの値と一致するまでの時間をハイレベル区間もしくはローレベル区間としてＰＷＭ駆動信号を生成し出力する構成を有するブラシレスモータ駆動回路。
2. 前記ＰＷＭ入力信号がハイレベルのとき前記第１のクロック信号をアップカウントし、前記ＰＷＭ入力信号がローレベルのとき、カウントをリセットする第１のＮビットカウンタと、前記ＰＷＭ入力信号の立ち下がりエッジにおいて、前記第１のＮビットカウンタのＮビットデータを取り込むデータレジスタとにより、ＰＷＭ制御検出回路を構成し、前記ＰＷＭ入力信号の立ち上りエッジを検出するエッジ検出回路と、このエッジ検出回路の出力によりリセットされ、前記立ち上がりエッジからＰＷＭ制御検出回路のデータレジスタから出力されるデータの値と一致するまで前記第２のクロック信号をアップカウントし、一致すると一致出力を出力してアップカウントを停止する第２のＮビットカウンタと、前記一致出力によりリセットし前記エッジ検出回路の出力をラッチするラッチ回路とを備え、このラッチ回路の出力により、ブラシレスモータのＰＷＭ駆動信号を出力するＰＷＭ出力回路を構成する請求項１に記載のブラシレスモータ駆動回路。
3. 請求項１から請求項２のいずれか１項に記載のブラシレスモータ駆動回路を備えるブラシレスモータ。

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