JP4860379B2

JP4860379B2 - ブラシレスモータ駆動回路及びこれを備えるモータ

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Publication number: JP4860379B2
Application number: JP2006187556A
Authority: JP
Inventors: 智寛井上
Original assignee: Minebea Motor Manufacturing Corp
Current assignee: Minebea Motor Manufacturing Corp
Priority date: 2006-07-07
Filing date: 2006-07-07
Publication date: 2012-01-25
Anticipated expiration: 2026-07-07
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Description

本発明はブラシレスモータ駆動回路に係り、特にモータの回転数制御の指令信号として外部からＰＷＭ信号を制御回路に入力する方式に関するものである。

ブラシレスモータ駆動回路において、モータの回転数制御の指示信号として外部からＰＷＭ信号を制御回路に入力する方式がある。ブラシレスモータを搭載するセット側に備えられたマイコンにより、制御指令信号としてＰＷＭ信号を生成することが容易であり、ＤＡコンバータ等の付加回路が不要であるので、近年急速な普及を見せている。この場合には、周期が変化するＰＷＭ入力信号のデューティを検出するために、数１に示すように、演算回路でＰＷＭ入力信号のハイレベル区間のパルス数Ｈ１を前記ＰＷＭ入力信号の１周期のパルス数Ｗ１で割算していた。

そのため、演算回路に割算回路が必要となり回路が複雑で規模が大きくなった。そこで割算演算することなくＰＷＭデューティを算出する回路が考案された。（例えば特許文献１参照）。

図７にその１例を示す。図７において、１６ビットの第１カウンタ６０でカウントされたデューティ比を検出するデジタル信号のｎ周期間に加えられた第１のクロック信号のパルスをカウントしてデータ信号を発生し、８ビットシフト回路６１で前記第１カウンタ６０のデータ信号を８ビットにシフトし上位８ビットのデータ信号を検出し、第１アダー回路６２で前記データ信号の下位８ビット信号を積算し、上位８ビット数のデータ信号になったときキャリーを発生し、前記上位８ビットのデータ信号に第１アダー回路６２からのキャリーを積算した補正データ信号と、第２カウンタ６６のデータ信号を比較し得た第２のクロック信号で、前記デジタル信号のｎ周期のうちＬレベル（ローレベル）期間に第３カウンタ６８に加えられたパルス数をカウントしデューテイ比を得るものである。

これにより、下位８ビットの信号も有効となり、面倒な割算回路を使用せずに誤差が少なくデジタル信号のデューティ比を検出できる。
特開２００２−２３８２８０号公報

しかしながら、上記従来の構成をブラシレスモータの回転数をコントロールする回転数制御回路に用いる場合には、更に以下のように変換する回路が必要となる。

すなわち、ＰＷＭ入力信号のデューティに応じてブラシレスモータの回転数をコントロールするＰＷＭ制御回路においては、ＰＷＭ入力信号のデューティが５０％を中心に加速領域と減速領域に分けられるため、デューティが５０％以上か以下かを判断し、かつ５０％に対して何％の偏差があるかを検出して、ブラシレスモータを駆動する駆動信号（ＰＷＭ駆動信号）に変換する必要がある。

以下に図８を参照しながらＰＷＭ入力信号とＰＷＭ駆動信号との関係について説明する
。
図８のＰＷＭ入力信号のデューティが５０％以上の領域は加速領域であり、この領域においてＰＷＭ駆動信号を０％から１００％のデューティとなる様に変換する必要がある。逆にデューティが５０％未満の場合は減速領域であり、速やかな減速を要する場合は逆転ブレーキ動作を行う通電順序に従ってＰＷＭ駆動信号を０％から１００％のデューティとなる様に変換する必要がある。

そのため、検出したＰＷＭデューティデータを用いてブラシレスモータの回転数制御を行う場合、さらに５０％に対して以上か以下かの判断を行う回路と、５０％に対する差分データを得るための減算回路とが必要であり、構成が複雑になるという課題があった。

また、図７では、入力のデジタル信号に対して、デューティ比データは、第３カウンタ６８のビット数だけ後に得られるため、時間遅れが生じる。

従って、入力のデジタル信号の周波数が低く、第３カウンタ６８のビット数が大きくなるほど、上記の遅れ時間が長くなり、ブラシレスモータの回転数のコントロールに大きく影響するという課題があった。

また、ＰＷＭ入力信号の周波数とブラシレスモータを駆動するＰＷＭ駆動信号のＰＷＭ周波数が同じ場合、例えば、ＰＷＭ入力信号が５００Ｈｚであれば、ブラシレスモータのＰＷＭ駆動信号も５００Ｈｚとなり、ブラシレスモータからこのＰＷＭ周波数の音が発生し、可聴域であるので耳障りな音として感じられる。そのためにブラシレスモータのＰＷＭ駆動信号として、ＰＷＭ周波数を可聴域より高い、例えば２０ｋＨｚに変換してＰＷＭ駆動信号として出力する必要がある。

本発明は、上記課題を解決し、優れたブラシレスモータのＰＷＭ制御回路及びこれを備えるブラシレスモータを提供することを目的とする。

上記課題を解決するために本発明は、回転数制御の指示を行うＰＷＭ入力信号のデューティ比が５０％からの偏差を検出する偏差検出手段と、デューティ比が５０％を閾値とする比較結果を検出する判定手段を備え、この比較結果に応じて、デューティ比が５０％以上のときは、前記ＰＷＭ入力信号とは別に入力されるデューティ比が５０％のデジタル信号に前記偏差を付加し、デューティ比が５０％未満のときは前記デューティ比が５０％のデジタル信号から前記偏差を減じることにより生成した信号を、ブラシレスモータのＰＷＭ駆動信号として出力するＰＷＭ駆動手段を有するブラシレスモータ駆動回路である。

また、偏差検出手段は少なくとも第１のクロック信号生成回路と前記ＰＷＭ入力信号のデューティ比が５０％からの偏差を前記第１のクロック信号をカウントして偏差カウント値として出力する第１のカウンタとを備える構成であり、ＰＷＭ駆動手段は少なくとも第２のクロック信号生成回路と前記第２のクロック信号をカウントする第２のカウンタとを備え、この第２のカウンタは前記ＰＷＭ入力信号のデューティ比が５０％以上の時はＰＷＭ入力信号がハイレベルからローレベルへ立ち下がるタイミングからカウントを開始してカウント値が前記偏差検出手段から出力された偏差カウント値と一致した時にカウントを終了し、カウント開始から終了するまでの時間を前記デューティ比が５０％のデジタル信号のハイレベル区間に付加し、前記ＰＷＭ入力信号のデューティ比が５０％未満の時はＰＷＭ入力信号がローレベルからハイレベルへ立ち上がるタイミングからカウントを開始してカウント値が前記偏差検出手段から出力された偏差カウント値と一致した時にカウントを終了し、カウント開始から終了するまでの時間を前記デューティ比が５０％のデジタル信号のハイレベル区間から減じる様に構成された請求項１に記載のブラシレスモータ駆動
回路である。

そして、より具体的には、ＰＷＭ入力信号の立ち上りエッジを検出する第１のエッジ検出回路と前記ＰＷＭ入力信号がハイレベルのとき第１のクロック信号をアップカウントし、前記ＰＷＭ入力信号がローレベルのとき前記第１のクロック信号をダウンカウントし、カウント値がアンダーフローしたときにアンダーフロー信号を出力し、前記第１のエッジ検出回路の出力によりリセットされるＮビットアップダウンカウンタと、前記ＰＷＭ入力信号の立ち上りエッジにおいて、前記ＮビットアップダウンカウンタのＮビットデータを取り込むデータレジスタと、前記アンダーフロー信号を保持する第１のラッチ回路と、前記第１のラッチ回路の出力をＤ入力に接続し、前記ＰＷＭ入力信号の立ち上りエッジにおいてＤ入力を取り込みＱ出力信号を出力するＤフリップフロップと、前記データレジスタの出力と前記ＤフリップフロップのＱ出力信号を入力するエクスクルーシブＮＯＲゲートと、このエクスクルーシブＮＯＲゲートの出力を入力し前記ＤフリップフロップのＱ出力信号がハイレベルの時には入力から１を減じる処理を行いＱ出力信号がローレベルの時には入力をそのまま出力する減算器と、この減算器の出力を入力し右に１ビットシフトするシフトレジスタとにより偏差検出手段と判定手段の機能を有するＰＷＭ制御検出回路を構成し、前記シフトレジスタから前記ＰＷＭ入力信号のデューティ比５０％からの偏差に対応するデータを出力し、前記Ｄフリップフロップから前記ＰＷＭ入力信号のデューティ比５０％を閾値とする判定信号としてＱ出力信号を出力し、このＱ出力信号とデューティ５０％のＰＷＭ信号とを入力する第１のエクスクルーシブＯＲゲートと、この第１のエクスクルーシブＯＲゲートの出力の立ち上りエッジを検出する第２のエッジ検出回路と、この第２のエッジ検出回路の出力によりリセットされ、前記ＰＷＭ制御検出回路のシフトレジスタから出力されるデータの値と一致するまで第２のクロック信号をアップカウントし、一致すると一致出力を出力してアップカウントを停止するＮビットカウンタと、前記一致出力によりリセットし前記第２のエッジ検出回路の出力をラッチする第２のラッチ回路と、この第２のラッチ回路の出力と前記ＰＷＭ信号とを入力する第２のエクスクルーシブＯＲゲートとを備え、この第２のエクスクルーシブＯＲゲートの出力により、ブラシレスモータのＰＷＭ駆動信号を出力するＰＷＭ駆動手段を構成する請求項２に記載のブラシレスモータ駆動回路である。

また、上記とは別に本発明は、回転数制御の指示を行うＰＷＭ入力信号の立ち上りエッジを検出する第１のエッジ検出回路と前記ＰＷＭ入力信号がハイレベルのとき第１のクロック信号をアップカウントし、前記ＰＷＭ入力信号がローレベルのとき前記第１のクロック信号をダウンカウントし、カウント値がアンダーフローしたときにアンダーフロー信号を出力すると同時に再度アップカウントを開始し、前記第１のエッジ検出回路の出力によりリセットされるＮビットアップダウンカウンタと、前記ＰＷＭ入力信号の立ち上りエッジにおいて、前記ＮビットアップダウンカウンタのＮビットデータを取り込むデータレジスタと、前記アンダーフロー信号を保持する第１のラッチ回路と、前記第１のラッチ回路の出力をＤ入力に接続し、前記ＰＷＭ入力信号の立ち上りエッジにおいてＤ入力を取り込みＱ出力信号を出力するＤフリップフロップと、前記データレジスタの出力を右に１ビットシフトするシフトレジスタとにより偏差検出手段と判定手段の機能を有するＰＷＭ制御検出回路を構成し、前記シフトレジスタから前記ＰＷＭ入力信号のデューティ比５０％からの偏差に対応するデータを出力し、前記Ｄフリップフロップから前記ＰＷＭ入力信号のデューティ比５０％を閾値とする判定信号としてＱ出力信号を出力し、このＱ出力信号とデューティ５０％のＰＷＭ信号とを入力する第１のエクスクルーシブＯＲゲートと、この第１のエクスクルーシブＯＲゲートの出力の立ち上りエッジを検出する第２のエッジ検出回路と、この第２のエッジ検出回路の出力によりリセットされ、前記ＰＷＭ制御検出回路のシフトレジスタから出力されるデータの値と一致するまで第２のクロック信号をアップカウントし、一致すると一致出力を出力してアップカウントを停止するＮビットカウンタと、前記一致出力によりリセットし前記第２のエッジ検出回路の出力をラッチする第２の
ラッチ回路と、この第２のラッチ回路の出力と前記ＰＷＭ信号とを入力する第２のエクスクルーシブＯＲゲートとを備え、この第２のエクスクルーシブＯＲゲートの出力により、ブラシレスモータのＰＷＭ駆動信号を出力する請求項２に記載のブラシレスモータ駆動回路である。

そして、上記のブラシレスモータ駆動回路を備えたブラシレスモータである。

本発明の請求項１に記載の発明によれば、演算回路として割算回路を必要とせず、さらにＰＷＭ入力信号の周期が変化しても、ＰＷＭ入力信号のデューティを５０％に対して、以上又は以下に応じて、加速指令又は減速指令の制御指令データとして、毎回検出することができるため、ブラシレスモータの回転数をコントロールする回路においても、時間遅れがなく得られた制御指令データの値にて、ブラシレスモータの回転数をコントロールが可能となる。

そして請求項２ないし請求項３に記載の発明によれば、回転数制御指令として入力されるＰＷＭ入力信号の周波数とブラシレスモータのＰＷＭ駆動信号の周波数を異ならせてＰＷＭ駆動信号の周波数を可聴域より高い周波数に設定する場合でも、偏差検出手段のカウンタがカウントする第１のクロック周波数に対するＰＷＭ入力信号の周波数の比と、ブラシレスモータのＰＷＭ駆動信号を出力するＰＷＭ駆動手段のカウンタがカウントする第２のクロック周波数に対するＰＷＭ入力信号の周波数の比とを同一にすることにより、ＰＷＭ入力信号のデューティとブラシレスモータのＰＷＭ駆動信号のデューティを同じにすることができるので、ＰＷＭ入力信号のデューティによる回転数の制御を行うことができる。

加えて、偏差検出手段のカウンタに入力する第１のクロック周波数と、ブラシレスモータのＰＷＭ駆動信号を生成するＰＷＭ駆動手段のカウンタに入力する第２のクロック周波数とを変えることによりブラシレスモータの駆動ゲインを変えることができるので、多様なＰＷＭ駆動信号を生成することが可能となる。

以上により、優れたブラシレスモータ駆動回路を実現することができるという効果を奏する。

請求項４に記載の発明によれば、請求項３に記載の効果に加えて、エクスクルーシブＮＯＲゲート及び減算器が不要となるため、より簡単な構成で優れたブラシレスモータ駆動回路を実現することができるという効果を奏する。

以下本発明を実施するための最良の形態について、図面を参照して説明する。

（実施の形態１）
図１は、本発明の実施の形態１におけるブラシレスモータ駆動回路のＰＷＭ制御検出回路とＰＷＭ出力回路のブロック図である。

図３は、本発明の実施の形態１における動作タイミング図である。

図１において１はＮビットアップダウンカウンタで、ＰＷＭ入力信号２１がハイレベルのとき、基準クロック信号２２を可変分周器３により分周して生成された第１のクロック信号（以下Ａクロック信号２６と称す）をアップカウントし、前記ＰＷＭ入力信号２１がローレベルのとき前記Ａクロック信号２６をダウンカウントし、カウント値がアンダーフ
ローしたときにアンダーフロー信号２４を出力し、ＰＷＭ入力信号２１の立ち上りエッジを検出する第１のエッジ検出回路２の出力であるリセット信号２３によりリセットされる。

Ｎビットアップダウンカウンタ１の出力であるＮビットデータ２５は、ＰＷＭ入力信号２１の立ち上りエッジにおいて、データレジスタ４に取り込まれる。

アンダーフロー信号２４は、エッジ検出回路２の出力により第１のラッチ回路６に保持される。

第１のラッチ回路６の出力３０はＤフリップフロップ７のＤ入力に接続され、ＰＷＭ入力信号２１の立ち上りエッジにおいて取り込まれる。そしてＤフリップフロップ７からＱ出力信号３２が出力される。データレジスタ４の出力３１とＤフリップフロップ７のＱ出力信号３２はエクスクルーシブＮＯＲゲート５に入力され、さらにエクスクルーシブＮＯＲゲート５の出力は、入力から１を減じる減算器３８に入力される。この減算器３８は、Ｄフリップフロップ７のＱ出力信号３２により減算処理を制御される。減算処理を行わない場合は、減算器３８は入力をそのまま出力する様に構成されている。そして、減算器３８の出力はシフトレジスタ１３に入力され、右に１ビットシフトされて制御指令データ３３として出力される。以上によりＰＷＭ制御検出回路４０が構成される。

図３の動作タイミング図に示すように、ＰＷＭ入力信号２１のデューティが５０％以上の場合は、アップカウント数がダウンカウント数より多い。アップカウント数からダウンカウント数を減じたカウント数ｂ１がカウント値として残る。またデューティが５０％未満の場合は、アンダーフローを起こし、Ｎビットのフルビットよりｂ２少ないカウント数（ｂ２の補数ｂ２ｎ）となる。

Ｎビットアップダウンカウンタ１からアンダーフロー信号２４が出ない場合、即ちＰＷＭ入力２１のデューティが５０％以上の場合には、第１のラッチ回路６はセット状態のままであり、Ｄフリップフロップ７の出力Ｑ出力信号３２はハイレベルとなる。従って、ＰＷＭ入力２１のデューティが５０％以上の時には、データレジスタ４の出力３１とＤフリップフロップ７のＱ出力信号３２が入力されたエクスクルーシブＮＯＲゲート５の出力には、データレジスタ４に取り込まれたダウンカウント時のカウント値ｂ１がそのまま出力される。そして、減算器３８はＤフリップフロップ７のＱ出力信号３２がハイレベルの時には減算処理を行わず入力をそのまま出力する様に構成されている。従って減算器３８からエクスクルーシブＮＯＲゲート５の出力がそのままシフトレジスタ１３に入力され、右に１ビットシフトすることにより、シフトレジスタ１３の出力からカウント値ｂ１の１／２である制御指令データ３３が得られる。

次に、アンダーフロー信号２４が出る場合、即ちＰＷＭ入力２１のデューティが５０％未満の場合は、カウント数はＮビットのフルビットよりｂ２少ない値、即ちｂ２の補数（ｂ２ｎ）となる。

そして、第１のラッチ回路６はリセット状態となり、Ｄフリップフロップ７の出力Ｑ出力信号３２はローレベルとなる。従って、ＰＷＭ入力２１のデューティが５０％未満の時には、データレジスタ４の出力３１とＱ出力信号３２が入力されたエクスクルーシブＮＯＲゲート５の出力には、データレジスタ４に取り込まれたダウンカウント時のカウント値ｂ２ｎを反転した値が出力され減算器３８に入力される。減算器３８はＤフリップフロップ７の出力Ｑ出力信号３２がローレベルの時には、入力から１を減じる減算処理を行うように構成されているので、カウント数ｂ２ｎの反転値から１を減じた値、即ちｂ２が減算器３８から出力される。

減算器３８の出力をさらにシフトレジスタ１３に入力して右に１ビットシフトすることにより、シフトレジスタ１３の出力からカウント値ｂ２ｎの補数ｂ２の１／２である制御指令データ３３が得られる。

以下に上記の構成によるＰＷＭ制御検出回路の動作の詳細を説明する。

Ｎビットアップダウンカウンタ１はＰＷＭ入力信号２１がハイレベルのときにアップカウントし、ローレベルのときにダウンカウントをする。

図３に示すようにデューティが５０％以上の場合は、アップカウントがダウンカウントよりカウント数が多い。このカウント数の差をｂ１とする。このカウント数の差ｂ１は、ダウンカウント時のＮビットアップダウンカウンタ１の出力である。

またデューティが５０％未満の場合は、アンダーフローを起こし、Ｎビットのフルビットよりｂ２少ないカウント数であるｂ２の補数（ｂ２ｎ）となる。

その結果、
［アンダーフローが出ない場合］
デューティは５０％以上である。
デューティ＝５０（％）の時のカウント数はＰＷＭ入力信号２１の１／２の周期に相当するカウント数で有り、このカウント数をｄＨａｌｆとする。

数２に示すように、アップカウント時のカウント数ａ１はＰＷＭ入力信号２１の１／２の周期に相当するカウント数ｄＨａｌｆよりαだけ大きい値となる。

そして、ダウンカウント時はこのａ１から（ｄＨａｌｆ−α）だけダウンカウントして最終のカウント数ｂ１となる。
従って、数３に示す関係式が成り立つ。

数２から数３の両辺をそれぞれ減算してαを消去、整理すると数４が成り立つ。

以上より、アップカウント時のカウント数ａ１からダウンカウント時のｂ１の１／２を減算することにより、ＰＷＭ入力信号２１の１／２の周期に相当するカウント数ｄＨａｌｆが得られる。

また、数２と数４より、ＰＷＭ入力信号２１のデューティｐｗｍｄｔｙは、数５に示す
計算式により算出できる。

即ち、ダウンカウント値ｂ１の１／２が、デューティ５０％との差分に相当する値を示す。

次に、
［アンダーフローが出る場合］
デューティは５０％未満である。

数６、数７に示すように、アップカウント時のカウント数ａ２と、ダウンカウント時のカウント数ｂ２ｎを反転した値から１を減じて得られたｂ２ｎの補数ｂ２の１／２を加算することにより、ＰＷＭ入力信号２１の１／２の周期に相当するカウント数ｄＨａｌｆが得られる。

よって、前記ＰＷＭ入力信号２１のデューティｐｗｍｄｔｙは、数８に示す計算式により算出できる。

即ち、ダウンカウント値ｂ２ｎの補数ｂ２の１／２が、デューティ５０％との差分に相当する値を示す。

ここで、本願発明のブラシレスモータの構成について説明する。

図２は、ブラシレスモータの駆動回路のブロック図である。

図２において、ブラシレスモータのモータ部５０は、位置検出素子５１、５２、５３と巻線コイル４７、４８、４９とを備えている。位置検出素子５１、５２、５３によりロータ位置を検出し、その出力をホールアンプ波形変換回路４４により波形処理を行って出力回路４５に入力し、出力回路４５により巻線コイル４７、４８、４９に通電するタイミング切り換えを指示する駆動信号を生成する。そして、ＰＷＭ駆動回路４６により巻線コイル４７、４８、４９を駆動する電流のデューティ比を制御することにより回転数をコントロールする構成である。

そして、上記のＰＷＭ制御検出回路４０の制御指令データ３３及びＱ出力信号３２により、ＰＷＭ出力回路４３を介してＰＷＭ駆動回路４６を動作させるＰＷＭ駆動信号４２を生成している。

以下に、図２に示すＰＷＭ制御検出回路４０からＰＷＭ出力回路４３を介してＰＷＭ駆動信号４２を生成する構成の詳細を再び図１を参照しながら説明する。

図１において、ＰＷＭ制御検出回路４０から出力されるＤフリップフロップ７のＱ出力信号３２と、ブラシレスモータ駆動用のデューティ５０％のＰＷＭ信号２８とをエクスクルーシブＯＲゲート８に入力し、その出力信号３４を第２のエッジ検出回路９に入力して立ち上りエッジを検出する。

そして、ＰＷＭ制御検出回路４０から出力される制御指令データ３３をＮビットカウンタ１０に入力する。Ｎビットカウンタ１０は第２のエッジ検出回路９の出力である信号３５にてリセットされ、基準クロック信号２２を可変分周器３により分周して生成された第２のクロック信号（以下Ｂクロック信号２７と称す）を制御指令データ３３の値と一致するまでアップカウントする。

そして、カウント値が制御指令データ３３の値と一致すると、Ｎビットカウンタ１０から一致出力３６を出力し、アップカウントを停止する。このＮビットカウンタ１０の一致出力３６は第２のラッチ回路１１のリセット側に入力され、第２のラッチ回路１１のセット側に入力された第２のエッジ検出回路９の出力信号３５によりラッチされる。この第２のラッチ回路１１の出力３７とＰＷＭ信号２８をエクスクルーシブＯＲゲート１２に入力し、ブラシレスモータの回転数をコントロールする信号であるＰＷＭ駆動信号４２としてエクスクルーシブＯＲゲート１２から出力する。

以上の構成により、デューティ５０％のＰＷＭ信号２８を、ＰＷＭ制御検出回路４０から出力される制御指令データ３３とＤフリップフロップ７のＱ出力信号３２とにより変調してブラシレスモータ駆動用のＰＷＭ駆動信号４２を生成することができる。

以下に図３を参照して、より詳細にＰＷＭ駆動信号４２を生成する動作を説明する。ＰＷＭ入力信号２１のデューティが５０％以上の時、Ｄフリップフロップ７のＱ出力信号３２はハイレベルであるので、ＰＷＭ信号２８がローレベルに転じるタイミングでエクスクルーシブＯＲゲート８の出力３４はハイレベルとなる。そして、エクスクルーシブＯＲゲート８の出力３４は第２のエッジ検出回路９で立ち上がりエッジを検出され、このエッジ検出回路９の出力３５によりＮビットカウンタ１０はリセットされ、Ｂクロック信号２７のカウントアップ動作を開始し、予めＮビットカウンタ１０にセットされた制御指令データ３３と一致した時点で一致出力３６を出力してカウントアップ動作を停止する。一方、エッジ検出回路９の出力３５はこの一致出力３６により第２のラッチ回路１１にラッチされる。即ち、Ｎビットカウンタ１０のカウントアップが制御指令データ３３と一致した時点で第２のラッチ回路１１の出力３７はラッチされ、ローレベルに転じる。これにより、
ＰＷＭ信号２８と第２のラッチ回路１１の出力３７が入力されたエクスクルーシブＯＲゲート１２の出力は、第２のラッチ回路１１の出力３７がハイレベルの間維持していたハイレベルからローレベルに転じる。即ち、ＰＷＭ信号２８のハイレベル区間に、Ｎビットカウンタ１０がカウント開始から制御指令データ３３と一致するまでの間の区間分延長してハイレベルを継続し、５０％以上のデューティを有するＰＷＭ駆動信号４２が生成される。

次に、ＰＷＭ入力信号２１のデューティが５０％未満の時、Ｄフリップフロップ７のＱ出力信号３２はローレベルであるので、エクスクルーシブＯＲゲート８の出力３４はＰＷＭ信号２８がそのまま出力される。そして、ＰＷＭ信号２８がハイレベルに転じた時点で第２のエッジ検出回路９により立ち上がりエッジを検出され、このエッジ検出回路９の出力３５によりＮビットカウンタ１０はリセットされ、Ｂクロック信号２７のカウントアップ動作を開始し、予めＮビットカウンタ１０にセットされた制御指令データ３３と一致した時点で一致出力３６を出力してカウントアップ動作を停止する。

一方、エッジ検出回路９の出力３５はこの一致出力３６により第２のラッチ回路１１にラッチされる。即ち、Ｎビットカウンタ１０のカウントアップが制御指令データ３３と一致した時点で第２のラッチ回路１１の出力３７はラッチされ、ローレベルに転じる。これにより、ＰＷＭ信号２８と第２のラッチ回路１１の出力３７が入力されたエクスクルーシブＯＲゲート１２の出力は、第２のラッチ回路１１の出力３７がハイレベルの間維持していたローレベルからハイレベルに転じる。即ち、ＰＷＭ信号２８のローレベル区間に、Ｎビットカウンタ１０がカウント開始から制御指令データ３３と一致するまでの間の区間分延長してローレベルを継続し、（ハイレベル）５０％未満のデューティを有するＰＷＭ駆動信号４２が生成される。

以上のように、本実施の形態の構成によれば、ＰＷＭ（デジタル）入力信号のデューティを直接検出せず、デューティ５０％からの偏差値と、５０％以上か未満かの判定信号を生成するので、割算回路を必要とせず、そして、ＰＷＭ入力信号のデューティを毎回検出することができる。

従って、ブラシレスモータの回転数制御を行う回路においても時間遅れがなく制御することが可能である。

また、ＰＷＭ入力信号のデューティ５０％からの偏差値と、５０％以上か未満かの判定信号を生成し、ＰＷＭ入力信号とは独立して設けられるデューティ５０％のＰＷＭ信号に判定信号に応じて偏差値を加減演算してブラシレスモータを駆動するＰＷＭ駆動信号を生成するので、ＰＷＭ駆動信号の設定の自由度が大きくなるという効果を有する。

本実施の形態においては、ＰＷＭ制御検出回路４０のＡクロック信号２６とＰＷＭ駆動信号作成用のＢクロック信号２７は、基準クロック信号２２を可変分周器３によりそれぞれ任意な分周比で分周できる。従って、同時にＰＷＭ信号２８を適宜設定することにより、ＰＷＭ入力信号２１のデューティを保ったままＰＷＭ入力信号２１の周期とＰＷＭ駆動信号４２の周期を異ならせることが可能である。

例えば、ＰＷＭ入力信号２１が１ｋＨｚ、Ａクロック信号２６が１００ｋＨｚである場合、ブラシレスモータ駆動用のＰＷＭ駆動信号４２の周波数にＰＷＭ入力信号２１の周波数１ｋＨｚをそのまま用いると、可聴域の周波数となるため騒音の問題が生じる。

この回避のためＰＷＭ駆動信号４２の周波数を上げる場合、ＰＷＭ入力信号２１のデューティによりＰＷＭ制御を行うので、ＰＷＭ入力信号２１のデューティを保ったままＰＷ
Ｍ駆動信号４２の周波数を上げる必要が有る。

ＰＷＭ駆動信号４２の周波数を１０ｋＨｚ（ＰＷＭ入力信号２１の周波数の１０倍）まで上げる場合を考える。

この時、ＰＷＭ入力信号２１のデューティが６０％であるとすると、デューティが５０％の状態からの偏差値（カウント数）を出力する制御指令データ３３は、ＰＷＭ入力信号２１の周波数とＡクロック信号２６の周波数の比が１：１００であるから、１０カウント（１０進数）となる。

そして、Ｂクロック信号１０カウント分がデューティ５０％のＰＷＭ信号２８に付加されてＰＷＭ駆動信号４２となるので、ＰＷＭ駆動信号４２のデューティをＰＷＭ入力信号２１のデューティと同じく６０％とするには、Ｂクロック信号１０カウントが、ＰＷＭ駆動信号４２のデューティ５０％からの偏差である１０％に相当する様にすれば良い。

即ち、ＰＷＭ入力信号２１と同一のデューティを維持したまま、ブラシレスモータの駆動用のＰＷＭ駆動信号４２の周波数を１０ｋＨｚまであげるには、ＰＷＭ入力信号２１の周波数とＡクロック信号２６の周波数の比と、ＰＷＭ駆動信号４２の周波数とＢクロック信号の周波数との比を等しくすれば良い。

従って、Ｂクロック信号の周波数をＡクロック信号２６の１０倍の１０００ｋＨｚに上げれば良い。

また本実施の形態では、ブラシレスモータの回転数の駆動ゲインを変化させることが可能である。

図４はＸ軸をＰＷＭ入力信号のデューティ、Ｙ軸をＰＷＭ駆動信号のデューティとした場合のＰＷＭ入力信号とＰＷＭ駆動信号の関係を示すグラフである。

図４において、Ｇ１はＰＷＭ駆動信号の周波数ｆＰＷＭ駆動信号と、Ｂクロックの周波数ｆＢクロックとカウンタのｂｉｔ数Ｎとが数９の関係である場合のグラフを示す。

傾斜が大きい程ＰＷＭ駆動信号のデューティの５０％からの偏差がＰＷＭ入力信号の偏差より大きい。即ち駆動ゲインが大きくなる。

図４にＧ２で示す様に、ＰＷＭ駆動信号の周波数ｆＰＷＭ駆動信号と、Ｂクロックの周波数ｆＢクロックとカウンタのｂｉｔ数Ｎとが数１０の関係である様に設定すれば、ブラシレスモータの回転数の駆動ゲインをアップすることが可能である。

上記の例において、ＰＷＭ駆動用の周波数をＰＷＭ入力信号２１の周波数の１０倍の１０ｋＨｚまであげる際に、Ｂクロック信号の周波数を前記１０００ｋＨｚより低い周波数とすることにより、Ｂクロック周期が長くなる。ＰＷＭ入力信号２１のデューティ比で定
まる制御指令データ３３の数値（上記の例ではデューティ比６０％の時に１０）とＢクロックをカウントするＮｂｉｔカウンタのカウント値が一致するまでの時間が長くなるので、ＰＷＭ駆動信号のデューティ比が６０％より大きくなる。

デューティ比５０％からの偏差が制御量となるので、駆動ゲインが大きくなることになる。

逆に、Ｂクロック信号の周波数を１０００ｋＨｚより高い周波数とすれば、駆動ゲインは小さくなる。

即ち、ＰＷＭ制御検出回路４０のＮビットアップダウンカウンタ１に入力する第１のクロック（Ａクロック信号）周波数と、ブラシレスモータのＰＷＭ駆動信号４２を生成するＮビットカウンタ１０に入力する第２のクロック（Ｂクロック信号）周波数とを変えることによりブラシレスモータの駆動ゲインを変えることができる。

本実施例においては、データレジスタ４の出力をエクスクルーシブＮＯＲゲート５の後に１／２とするために、右１ビットシフトするシフトレジスタ１３を設けているが、Ａクロック信号に対して、Ｂクロック信号の周波数を２倍とすることにより、前記データレジスタ４の出力が、そのままＰＷＭ制御指令データ３３として使用することができるため、本発明のシフトレジスタ１３を削除することも可能である。

（実施の形態２）
図５は、本発明の実施の形態２におけるブラシレスモータ駆動回路のＰＷＭ制御検出回路とＰＷＭ出力回路のブロック図である。

ＰＷＭ入力信号２１がハイレベルのときに、Ｎビットアップダウンカウンタ１はアップカウントし、ローレベルのときにダウンカウントをする。図４に示すようにデューティが５０％以上（ハイレベル区間がローレベル区間より長い）の場合は、アップカウントがダウンカウントよりカウント数が多い。このカウント数の差をｂ１とする。またデューティが５０％未満の場合は、アンダーフローを起こすと同時に、Ｎビットアップダウンカウンタは再度アップカウントに切り替わる。

その結果、アンダーフローが出ない場合は、上記第１の実施の形態の場合と同様に、数４によりＰＷＭ入力信号２１の１／２の周期に相当するカウント数ｄＨａｌｆが、数５によりＰＷＭ入力信号２１のデューティｐｗｍｄｔｙが得られる。

その結果、アンダーフローが出ない場合は、上記第１の実施の形態の場合と同様に、デューティ５０％以上であり、ダウンカウント値ｂ１の１／２が、デューティ５０％との差分に相当する値を示し、ブラシレスモータの駆動回路から見ると、加速指令として働く値に相当する。

次に、アンダーフローが出る場合は、デューティが５０％未満であるので、Ｎビットアップダウンカウンタは再度アップカウントに切り替わる。従って、ダウンカウント時のカウント数ｂ２を直接得ることができる点が上記第１の実施の形態と異なる。即ち、上記数６で示される演算が不要となる。

以下、数７によりＰＷＭ入力信号２１の１／２の周期に相当するカウント数ｄＨａｌｆが、数８により前記ＰＷＭ入力信号２１のデューティｐｗｍｄｔｙを得ることができる点
は上記第１の実施の形態と同様である
その結果、アンダーフローが出ない場合は、前記第１の実施の形態の場合と同様に、ダウンカウント値ｂ２ｎの補数ｂ２の１／２が、デューティ５０％との差分に相当する値を示し、ブラシレスモータの駆動回路から見ると、減速指令として働く値に相当する。

図６は、本発明の実施の形態２における動作タイミング図である。

図６において、ＰＷＭ入力信号２１がローレベルのときＡクロック信号２６をダウンカウントし、カウント値がアンダーフローしたときにアンダーフロー信号２４を出力すると同時にアップカウントに切り替わるＮビットアップダウンカウンタ１を用いることにより、アンダーフローが出る場合にダウンカウント時のカウント数ｂ２を直接得られるので、データレジスタ４の出力３１を反転する必要が無い。従って回路構成が簡素化できる。

なお、以上の説明では、Ｎビットアップダウンカウンタ１及びＮビットカウンタ１０は、ＰＷＭ入力信号２１のハイレベルのときアップカウンタとして、動作するが、ローレベルのときアップカウンタとして動作させると、デューティ５０％以上と以下のタイミングが逆になるのみで、上記と同様に制御指令データ３３及びＱ出力信号３２を検出することができる。

本発明に係るブラシレスモータ駆動回路は、ＰＷＭ信号のデューティに応じてブラシレスモータの回転数をコントロールする制御回路に掛算回路及び割算回路を必要とせず、またＰＷＭ駆動制御ゲインを変更することが可能であり、ＰＷＭ方式でブラシレスモータを駆動できるブラシレスモータ駆動回路として有用である。

本発明の実施の形態１によるブラシレスモータ駆動回路のＰＷＭ制御検出回路及びＰＷＭ出力回路を示すブロック図本発明の実施の形態１によるブラシレスモータ駆動回路を示すブロック図本発明の実施の形態１におけるＰＷＭ制御検出回路及びＰＷＭ出力回路の動作説明のための動作タイミング図本発明のＰＷＭ制御検出回路を用いて、ＰＷＭ駆動信号を出力する、入力と出力の関係を示すグラフ本発明の実施の形態２によるブラシレスモータ駆動回路のＰＷＭ制御検出回路及びＰＷＭ出力回路を示すブロック図本発明の実施の形態２におけるＰＷＭ制御検出回路及びＰＷＭ出力回路の動作説明のための動作タイミング図従来のＰＷＭ制御検出回路のブロック図ブラシレスモータの回転数コントロールの、ＰＷＭ駆動信号の、入力と出力の関係を示すグラフ

符号の説明

１Ｎビットアップダウンカウンタ
２第１のエッジ検出回路
３可変分周器
４データレジスタ
５エクスクルーシブＮＯＲゲート
６第１のラッチ回路
７Ｄフリップフロップ
８、１２エクスクルーシブＯＲゲート
９第２のエッジ検出回路
１０Ｎビットカウンタ
１１第２のラッチ回路
１３シフトレジスタ
２１ＰＷＭ入力信号
２２基準クロック
２３リセット信号
２４アンダーフロー信号
２５Ｎビットデータ
２６Ａクロック信号
２７Ｂクロック信号
２８ＰＷＭ信号
３０ラッチ回路出力
３１データレジスタ出力
３２Ｑ出力信号
３３制御指令データ
３４、３５、３７出力信号
３６一致出力
３８減算器
４０ＰＷＭ制御検出回路
４２ＰＷＭ駆動信号
４３ＰＷＭ出力回路
４４ホールアンプ波形変換回路
４５出力回路
４６ＰＷＭ駆動回路
４７、４８、４９巻線コイル
５０モータ部
５１、５２、５３位置検出素子
６０第１カウンタ
６１Ｎビットシフト回路
６２第１アダー回路
６３ラッチ回路
６４第２アダー回路
６６第２カウンタ
６７コンパレータ
６８第３カウンタ

Claims

回転数制御の指示を行うＰＷＭ入力信号のデューティ比が５０％からの偏差を検出する偏差検出手段と、デューティ比が５０％を閾値とする比較結果を検出する判定手段を備え、この比較結果に応じて、デューティ比が５０％以上のときは、前記ＰＷＭ入力信号とは別に入力されるデューティ比が５０％のデジタル信号に前記偏差を付加し、デューティ比が５０％未満のときは前記デューティ比が５０％のデジタル信号から前記偏差を減じることにより生成した信号を、ブラシレスモータのＰＷＭ駆動信号として出力するＰＷＭ駆動手段を有するブラシレスモータ駆動回路。
偏差検出手段は少なくとも第１のクロック信号生成回路と前記ＰＷＭ入力信号のデューティ比が５０％からの偏差を前記第１のクロック信号をカウントして偏差カウント値として出力する第１のカウンタとを備える構成であり、ＰＷＭ駆動手段は少なくとも第２のクロック信号生成回路と前記第２のクロック信号をカウントする第２のカウンタとを備え、この第２のカウンタは前記ＰＷＭ入力信号のデューティ比が５０％以上の時はＰＷＭ入力信号がハイレベルからローレベルへ立ち下がるタイミングからカウントを開始してカウント値が前記偏差検出手段から出力された偏差カウント値と一致した時にカウントを終了し、カウント開始から終了するまでの時間を前記デューティ比が５０％のデジタル信号のハイレベル区間に付加し、前記ＰＷＭ入力信号のデューティ比が５０％未満の時はＰＷＭ入力信号がローレベルからハイレベルへ立ち上がるタイミングからカウントを開始してカウント値が前記偏差検出手段から出力された偏差カウント値と一致した時にカウントを終了し、カウント開始から終了するまでの時間を前記デューティ比が５０％のデジタル信号のハイレベル区間から減じる様に構成された請求項１に記載のブラシレスモータ駆動回路。
ＰＷＭ入力信号の立ち上りエッジを検出する第１のエッジ検出回路と前記ＰＷＭ入力信号がハイレベルのとき第１のクロック信号をアップカウントし、前記ＰＷＭ入力信号がローレベルのとき前記第１のクロック信号をダウンカウントし、カウント値がアンダーフローしたときにアンダーフロー信号を出力し、前記第１のエッジ検出回路の出力によりリセットされるＮビットアップダウンカウンタと、前記ＰＷＭ入力信号の立ち上りエッジにおいて、前記ＮビットアップダウンカウンタのＮビットデータを取り込むデータレジスタと、前記アンダーフロー信号を保持する第１のラッチ回路と、前記第１のラッチ回路の出力をＤ入力に接続し、前記ＰＷＭ入力信号の立ち上りエッジにおいてＤ入力を取り込みＱ出力信号を出力するＤフリップフロップと、前記データレジスタの出力と前記ＤフリップフロップのＱ出力信号を入力するエクスクルーシブＮＯＲゲートと、このエクスクルーシブＮＯＲゲートの出力を入力し前記ＤフリップフロップのＱ出力信号がハイレベルの時には入力から１を減じる処理を行いＱ出力信号がローレベルの時には入力をそのまま出力する減算器と、この減算器の出力を入力し右に１ビットシフトするシフトレジスタとにより偏差検出手段と判定手段の機能を有するＰＷＭ制御検出回路を構成し、前記シフトレジスタから前記ＰＷＭ入力信号のデューティ比５０％からの偏差に対応するデータを出力し、前記Ｄフリップフロップから前記ＰＷＭ入力信号のデューティ比５０％を閾値とする判定信号としてＱ出力信号を出力し、このＱ出力信号とデューティ５０％のＰＷＭ信号とを入力する第１のエクスクルーシブＯＲゲートと、この第１のエクスクルーシブＯＲゲートの出力の立ち上りエッジを検出する第２のエッジ検出回路と、この第２のエッジ検出回路の出力によりリセットされ、前記ＰＷＭ制御検出回路のシフトレジスタから出力されるデータの値と一致するまで第２のクロック信号をアップカウントし、一致すると一致出力を出力してアップカウントを停止するＮビットカウンタと、前記一致出力によりリセットし前記第２のエッジ検出回路の出力をラッチする第２のラッチ回路と、この第２のラッチ回路の出力と前記ＰＷＭ信号とを入力する第２のエクスクルーシブＯＲゲートとを備え、この第２のエクスクルーシブＯＲゲートの出力により、ブラシレスモータのＰＷＭ駆動信号を出力するＰＷＭ駆動手段を構成する請求項２に記載のブラシレスモータ駆動回路。
回転数制御の指示を行うＰＷＭ入力信号の立ち上りエッジを検出する第１のエッジ検出回路と前記ＰＷＭ入力信号がハイレベルのとき第１のクロック信号をアップカウントし、前記ＰＷＭ入力信号がローレベルのとき前記第１のクロック信号をダウンカウントし、カウント値がアンダーフローしたときにアンダーフロー信号を出力すると同時に再度アップカウントを開始し、前記第１のエッジ検出回路の出力によりリセットされるＮビットアップダウンカウンタと、前記ＰＷＭ入力信号の立ち上りエッジにおいて、前記ＮビットアップダウンカウンタのＮビットデータを取り込むデータレジスタと、前記アンダーフロー信号を保持する第１のラッチ回路と、前記第１のラッチ回路の出力をＤ入力に接続し、前記ＰＷＭ入力信号の立ち上りエッジにおいてＤ入力を取り込みＱ出力信号を出力するＤフリップフロップと、前記データレジスタの出力を右に１ビットシフトするシフトレジスタとにより偏差検出手段と判定手段の機能を有するＰＷＭ制御検出回路を構成し、前記シフトレジスタから前記ＰＷＭ入力信号のデューティ比５０％からの偏差に対応するデータを出力し、前記Ｄフリップフロップから前記ＰＷＭ入力信号のデューティ比５０％を閾値とする判定信号としてＱ出力信号を出力し、このＱ出力信号とデューティ５０％のＰＷＭ信号とを入力する第１のエクスクルーシブＯＲゲートと、この第１のエクスクルーシブＯＲゲートの出力の立ち上りエッジを検出する第２のエッジ検出回路と、この第２のエッジ検出回路の出力によりリセットされ、前記ＰＷＭ制御検出回路のシフトレジスタから出力されるデータの値と一致するまで第２のクロック信号をアップカウントし、一致すると一致出力を出力してアップカウントを停止するＮビットカウンタと、前記一致出力によりリセットし前記第２のエッジ検出回路の出力をラッチする第２のラッチ回路と、この第２のラッチ回路の出力と前記ＰＷＭ信号とを入力する第２のエクスクルーシブＯＲゲートとを備え、この第２のエクスクルーシブＯＲゲートの出力により、ブラシレスモータのＰＷＭ駆動信号を出力する請求項２に記載のブラシレスモータ駆動回路。
請求項１から請求項４のいずれか１項に記載のブラシレスモータ駆動回路を備えるブラシレスモータ。