JP2002005973A - デジタル入力信号のデューティ比検出回路 - Google Patents
デジタル入力信号のデューティ比検出回路Info
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Abstract
(57)【要約】
【課題】デジタル入力信号のローレベルのデューティ比
を検出するのに、演算回路に割り算回路が必要となり回
路が複雑で規模が大きくなった。 【解決手段】本発明は第１カウンタでカウントしたデジ
タル信号の１周期の第１のクロック信号のパルス数をビ
ットシフト回路でシフトし、コンパレータで前記ビット
シフト回路のデータ信号と第２カウンタでカウントした
デジタル信号のＬ期間の第１のクロック信号のパルス数
のデータ信号が一致した時第２のクロック信号を発生
し、第３カウンタでローレベル期間に加えられる第２の
クロック信号のパルス数をカウントしデューティ比を検
出する。
を検出するのに、演算回路に割り算回路が必要となり回
路が複雑で規模が大きくなった。 【解決手段】本発明は第１カウンタでカウントしたデジ
タル信号の１周期の第１のクロック信号のパルス数をビ
ットシフト回路でシフトし、コンパレータで前記ビット
シフト回路のデータ信号と第２カウンタでカウントした
デジタル信号のＬ期間の第１のクロック信号のパルス数
のデータ信号が一致した時第２のクロック信号を発生
し、第３カウンタでローレベル期間に加えられる第２の
クロック信号のパルス数をカウントしデューティ比を検
出する。
Description
【０００１】
【発明の属する技術分野】本発明は、デジタル入力信号
のデューティ比を検出するデジタル入力信号のデューテ
ィ比検出回路に関する。
のデューティ比を検出するデジタル入力信号のデューテ
ィ比検出回路に関する。
【０００２】
【従来の技術】ブラシレスモータにおいて、デジタル入
力信号のデューティ比を変えることでモータの回転数を
コントロールすることが行われている。
力信号のデューティ比を変えることでモータの回転数を
コントロールすることが行われている。
【０００３】図１はブラシレスモータの全体のブロック
図で、１、２、３はＹ結線されたＡ相、Ｂ相及びＣ相の
駆動コイル、４、５、６、７、８、９は出力トランジス
タで、出力トランジスタ４と出力トランジスタ５とのコ
レクタは結合され、その結合点に前記駆動コイル１の一
端が接続され、また出力トランジスタ６と出力トランジ
スタ７とのコレクタも結合され、その結合点に前記駆動
コイル２の一端が接続され、さらに出力トランジスタ８
と出力トランジスタ９とのコレクタは結合され、その結
合点に前記駆動コイル３の一端が接続されている。
図で、１、２、３はＹ結線されたＡ相、Ｂ相及びＣ相の
駆動コイル、４、５、６、７、８、９は出力トランジス
タで、出力トランジスタ４と出力トランジスタ５とのコ
レクタは結合され、その結合点に前記駆動コイル１の一
端が接続され、また出力トランジスタ６と出力トランジ
スタ７とのコレクタも結合され、その結合点に前記駆動
コイル２の一端が接続され、さらに出力トランジスタ８
と出力トランジスタ９とのコレクタは結合され、その結
合点に前記駆動コイル３の一端が接続されている。
【０００４】１１はホールアンプ波形変換回路で、ホー
ル素子（図示せず）でモータの回転位置を検出して得ら
れたホール素子信号ＩＮＡ＋、ＩＮＡ−、ＩＮＢ＋、Ｉ
ＮＢ−、ＩＮＣ＋、ＩＮＣ−が端子１２、１３、１４、
１５、１６、１７を介して加えられホールアンプ出力信
号Ａ、Ｂ、Ｃを出力する。
ル素子（図示せず）でモータの回転位置を検出して得ら
れたホール素子信号ＩＮＡ＋、ＩＮＡ−、ＩＮＢ＋、Ｉ
ＮＢ−、ＩＮＣ＋、ＩＮＣ−が端子１２、１３、１４、
１５、１６、１７を介して加えられホールアンプ出力信
号Ａ、Ｂ、Ｃを出力する。
【０００５】２０は前記ホールアンプ波形変換回路１１
に接続された出力回路で、出力信号ＡＴ、ＡＢ、ＢＴ、
ＢＢ、ＣＴ、ＣＢを発生する。
に接続された出力回路で、出力信号ＡＴ、ＡＢ、ＢＴ、
ＢＢ、ＣＴ、ＣＢを発生する。
【０００６】３０はデジタル入力信号のデューティを検
出するデューティ検出回路で、デジタル入力信号の１周
期のうちローレベルの比率を検出する。３１は前記検出
されたデューティ比に基づいて回転数の目標値を算出す
る回転目標値算出回路、３２は前記回転目標値算出回路
３１の出力信号に基づいて目標値を補正する電圧補正算
出回路、３３は電圧補正算出回路３２からの出力信号に
応じてＰＷＭ信号を発生するＰＷＭ信号発生回路であ
る。
出するデューティ検出回路で、デジタル入力信号の１周
期のうちローレベルの比率を検出する。３１は前記検出
されたデューティ比に基づいて回転数の目標値を算出す
る回転目標値算出回路、３２は前記回転目標値算出回路
３１の出力信号に基づいて目標値を補正する電圧補正算
出回路、３３は電圧補正算出回路３２からの出力信号に
応じてＰＷＭ信号を発生するＰＷＭ信号発生回路であ
る。
【０００７】次に図２及び図３に基づいて前記ブロック
図の動作を説明する。モータの回転位置がホール素子に
て検出され、検出されたホール素子信号ＩＮＡ＋、ＩＮ
Ａ−、ＩＮＢ＋、ＩＮＢ−、ＩＮＣ＋、ＩＮＣ−は端子
１２、１３、１４、１５、１６、１７を介してホールア
ンプ波形変換回路１１に加えられる。
図の動作を説明する。モータの回転位置がホール素子に
て検出され、検出されたホール素子信号ＩＮＡ＋、ＩＮ
Ａ−、ＩＮＢ＋、ＩＮＢ−、ＩＮＣ＋、ＩＮＣ−は端子
１２、１３、１４、１５、１６、１７を介してホールア
ンプ波形変換回路１１に加えられる。
【０００８】前記ホールアンプ波形変換回路１１に加え
られたホール素子信号ＩＮＡ＋、ＩＮＡ−、ＩＮＢ＋、
ＩＮＢ−、ＩＮＣ＋、ＩＮＣ−は波形変換されてホール
アンプ出力信号Ａ、Ｂ、Ｃを発生し出力回路２０に加え
られる。すると出力回路２０から出力信号ＡＴ、ＡＢ、
ＢＴ、ＢＢ、ＣＴ、ＣＢを発生する。
られたホール素子信号ＩＮＡ＋、ＩＮＡ−、ＩＮＢ＋、
ＩＮＢ−、ＩＮＣ＋、ＩＮＣ−は波形変換されてホール
アンプ出力信号Ａ、Ｂ、Ｃを発生し出力回路２０に加え
られる。すると出力回路２０から出力信号ＡＴ、ＡＢ、
ＢＴ、ＢＢ、ＣＴ、ＣＢを発生する。
【０００９】出力信号ＡＴはバッフア２１を介して出力
トランジスタ４のベースに加わり、また出力信号ＡＢは
ナンド回路２４に加わり、ＰＷＭ出力回路３３からのＰ
ＷＭ信号と共に出力トランジスタ５に加わる。同様に出
力信号ＢＴはバッフア２２を介して出力トランジスタ６
のベースに加わり、また出力信号ＢＢはナンド回路２５
に加わり、ＰＷＭ出力回路３３からのＰＷＭ信号と共に
出力トランジスタ７に加わり、更に出力信号ＣＴはバッ
フア２３を介して出力トランジスタ８のベースに加わ
り、また出力信号ＣＢはナンド回路２６に加わり、ＰＷ
Ｍ出力回路３３からのＰＷＭ信号と共に出力トランジス
タ９に加わる。
トランジスタ４のベースに加わり、また出力信号ＡＢは
ナンド回路２４に加わり、ＰＷＭ出力回路３３からのＰ
ＷＭ信号と共に出力トランジスタ５に加わる。同様に出
力信号ＢＴはバッフア２２を介して出力トランジスタ６
のベースに加わり、また出力信号ＢＢはナンド回路２５
に加わり、ＰＷＭ出力回路３３からのＰＷＭ信号と共に
出力トランジスタ７に加わり、更に出力信号ＣＴはバッ
フア２３を介して出力トランジスタ８のベースに加わ
り、また出力信号ＣＢはナンド回路２６に加わり、ＰＷ
Ｍ出力回路３３からのＰＷＭ信号と共に出力トランジス
タ９に加わる。
【００１０】図３において出力信号ＡＴがローレベルで
ある期間Ｘ１では出力トランジスタ４がＯＮされると共
に、ナンド回路２５に加わる出力信号ＢＢがローレベル
となるので、ＰＷＭ出力回路３３からのＰＷＭ信号がロ
ーレベルの期間ナンド回路２５の出力信号がハイレベル
となり、出力トランジスタ７をＯＮするため駆動コイル
１及び駆動コイル２に駆動電流が流れる。
ある期間Ｘ１では出力トランジスタ４がＯＮされると共
に、ナンド回路２５に加わる出力信号ＢＢがローレベル
となるので、ＰＷＭ出力回路３３からのＰＷＭ信号がロ
ーレベルの期間ナンド回路２５の出力信号がハイレベル
となり、出力トランジスタ７をＯＮするため駆動コイル
１及び駆動コイル２に駆動電流が流れる。
【００１１】出力信号ＡＴがローレベルである期間Ｘ２
では出力トランジスタ４が引続きＯＮされると共に、ナ
ンド回路２６に加わる出力信号ＣＢがローレベルとなる
ので、ＰＷＭ出力回路３３からのＰＷＭ信号がローレベ
ルの期間ナンド回路２６の出力信号がハイレベルとな
り、出力トランジスタ９をＯＮするため駆動コイル１及
び駆動コイル３に駆動電流が流れる。
では出力トランジスタ４が引続きＯＮされると共に、ナ
ンド回路２６に加わる出力信号ＣＢがローレベルとなる
ので、ＰＷＭ出力回路３３からのＰＷＭ信号がローレベ
ルの期間ナンド回路２６の出力信号がハイレベルとな
り、出力トランジスタ９をＯＮするため駆動コイル１及
び駆動コイル３に駆動電流が流れる。
【００１２】次に出力信号ＢＴがローレベルである期間
Ｙ１では出力トランジスタ６がＯＮされると共に、ナン
ド回路２６に加わる出力信号ＣＢがローレベルとなるの
で、ＰＷＭ出力回路３３からのＰＷＭ信号がローレベル
の期間ナンド回路２６の出力信号がハイレベルとなり、
出力トランジスタ９をＯＮするため駆動コイル２及び駆
動コイル３に駆動電流が流れる。
Ｙ１では出力トランジスタ６がＯＮされると共に、ナン
ド回路２６に加わる出力信号ＣＢがローレベルとなるの
で、ＰＷＭ出力回路３３からのＰＷＭ信号がローレベル
の期間ナンド回路２６の出力信号がハイレベルとなり、
出力トランジスタ９をＯＮするため駆動コイル２及び駆
動コイル３に駆動電流が流れる。
【００１３】出力信号ＢＴがローレベルである期間Ｙ２
では出力トランジスタ６が引続きＯＮされると共に、ナ
ンド回路２４に加わる出力信号ＡＢがローレベルとなる
ので、ＰＷＭ出力回路３３からのＰＷＭ信号がローレベ
ルの期間ナンド回路２４の出力信号がハイレベルとな
り、出力トランジスタ５をＯＮするため駆動コイル３及
び駆動コイル１に駆動電流が流れる。
では出力トランジスタ６が引続きＯＮされると共に、ナ
ンド回路２４に加わる出力信号ＡＢがローレベルとなる
ので、ＰＷＭ出力回路３３からのＰＷＭ信号がローレベ
ルの期間ナンド回路２４の出力信号がハイレベルとな
り、出力トランジスタ５をＯＮするため駆動コイル３及
び駆動コイル１に駆動電流が流れる。
【００１４】更に出力信号ＣＴがローレベルである期間
Ｚ１では出力トランジスタ８がＯＮされると共に、ナン
ド回路２４に加わる出力信号ＡＢがローレベルとなるの
で、ＰＷＭ出力回路３３からのＰＷＭ信号がローレベル
の期間ナンド回路２４の出力信号がハイレベルとなり、
出力トランジスタ５をＯＮするため駆動コイル３及び駆
動コイル１に駆動電流が流れる。
Ｚ１では出力トランジスタ８がＯＮされると共に、ナン
ド回路２４に加わる出力信号ＡＢがローレベルとなるの
で、ＰＷＭ出力回路３３からのＰＷＭ信号がローレベル
の期間ナンド回路２４の出力信号がハイレベルとなり、
出力トランジスタ５をＯＮするため駆動コイル３及び駆
動コイル１に駆動電流が流れる。
【００１５】出力信号ＣＴがローレベルである期間Ｚ２
では出力トランジスタ８が引続きＯＮされると共に、ナ
ンド回路２５に加わる出力信号ＢＢがローレベルとなる
ので、ＰＷＭ出力回路３３からのＰＷＭ信号がローレベ
ルの期間ナンド回路２５の出力信号がハイレベルとな
り、出力トランジスタ７をＯＮするため駆動コイル３及
び駆動コイル２に駆動電流が流れる。
では出力トランジスタ８が引続きＯＮされると共に、ナ
ンド回路２５に加わる出力信号ＢＢがローレベルとなる
ので、ＰＷＭ出力回路３３からのＰＷＭ信号がローレベ
ルの期間ナンド回路２５の出力信号がハイレベルとな
り、出力トランジスタ７をＯＮするため駆動コイル３及
び駆動コイル２に駆動電流が流れる。
【００１６】このように駆動コイル１、２、３に順次駆
動電流が流れモータを回転するが、前記駆動コイル１、
２、３に流れる駆動電流量はＰＷＭ信号のローレベルの
期間によって変るので、ＰＷＭ信号の１周期の中におけ
るローレベルの期間、即ちデューティ比を変えることに
より変る。
動電流が流れモータを回転するが、前記駆動コイル１、
２、３に流れる駆動電流量はＰＷＭ信号のローレベルの
期間によって変るので、ＰＷＭ信号の１周期の中におけ
るローレベルの期間、即ちデューティ比を変えることに
より変る。
【００１７】即ちデューティ比検出回路３０でデューテ
ィ比を検出し８ビットデジタル入力信号を発生し、その
８ビットデジタル入力信号を回転目標値算出回路３１に
加え回転目標値Ｄｆａｎを算出し、そのデータに応じて
電圧補正値算出回路３２にて回転目標値に補正がかか
る。前記８ビットデジタル入力信号のデータ２５５のう
ちＤｆａｎをハイレベルにすることでＰＷＭ信号を発生
し、モータの回転数が制御される。
ィ比を検出し８ビットデジタル入力信号を発生し、その
８ビットデジタル入力信号を回転目標値算出回路３１に
加え回転目標値Ｄｆａｎを算出し、そのデータに応じて
電圧補正値算出回路３２にて回転目標値に補正がかか
る。前記８ビットデジタル入力信号のデータ２５５のう
ちＤｆａｎをハイレベルにすることでＰＷＭ信号を発生
し、モータの回転数が制御される。
【００１８】図６は従来のデューティ比検出回路で、カ
ウンタ３５にクロック信号とデジタル入力信号を加え、
デジタル入力信号の１周期でのクロック信号数とデジタ
ル入力信号のローレベル期間（以下ローレベル期間とい
う）でのクロック信号数をカウントし、演算回路３６に
よって デューティ比＝ローレベル期間のカウント数／１周期の
カウント数×２５６ を演算し、８ビットのデューティ比データを得る。即ち
デューティ比は１周期を２５６とした時のローレベル期
間の割合となる。
ウンタ３５にクロック信号とデジタル入力信号を加え、
デジタル入力信号の１周期でのクロック信号数とデジタ
ル入力信号のローレベル期間（以下ローレベル期間とい
う）でのクロック信号数をカウントし、演算回路３６に
よって デューティ比＝ローレベル期間のカウント数／１周期の
カウント数×２５６ を演算し、８ビットのデューティ比データを得る。即ち
デューティ比は１周期を２５６とした時のローレベル期
間の割合となる。
【００１９】
【発明が解決するための課題】前述のようにデジタル入
力信号の１周期でのローレベルの割合、即ちローレベル
のデューティ比を検出するのに、１周期のパルス数と１
周期うちのローレベル期間のパルス数を算出し、演算回
路でローレベル期間のパルス数を１周期のパルス数で割
り算していたため、演算回路に割り算回路が必要となり
回路が複雑で規模が大きくなった。
力信号の１周期でのローレベルの割合、即ちローレベル
のデューティ比を検出するのに、１周期のパルス数と１
周期うちのローレベル期間のパルス数を算出し、演算回
路でローレベル期間のパルス数を１周期のパルス数で割
り算していたため、演算回路に割り算回路が必要となり
回路が複雑で規模が大きくなった。
【００２０】
【課題を解決するための手段】本発明は２Ｎビットの第
１カウンタでデューティ比を検出するべきデジタル入力
信号の１周期に加えられる第１のクロック信号のパルス
数をカウントし、Ｎビットシフト回路で前記第１カウン
タのカウント数をＮビットにシフトし、Ｎビットの第２
カウンタで前記デジタル入力信号の１周期のうちローレ
ベル期間に加えられる第１のクロック信号のパルス数を
カウントし、コンパレータで前記Ｎビットシフト回路で
Ｎビットシフトされたデータ信号と第２カウンタでカウ
ントされたカウント数のデータ信号とを比較し、前記両
方のデータ信号が一致した時第２のクロック信号を発生
し、Ｎビットの第３カウンタで前記デジタル入力信号の
１周期のうちローレベル期間に加えられるコンパレータ
からの第２のクロック信号のパルス数をカウントするこ
とによりデューティ比を検出するものである。
１カウンタでデューティ比を検出するべきデジタル入力
信号の１周期に加えられる第１のクロック信号のパルス
数をカウントし、Ｎビットシフト回路で前記第１カウン
タのカウント数をＮビットにシフトし、Ｎビットの第２
カウンタで前記デジタル入力信号の１周期のうちローレ
ベル期間に加えられる第１のクロック信号のパルス数を
カウントし、コンパレータで前記Ｎビットシフト回路で
Ｎビットシフトされたデータ信号と第２カウンタでカウ
ントされたカウント数のデータ信号とを比較し、前記両
方のデータ信号が一致した時第２のクロック信号を発生
し、Ｎビットの第３カウンタで前記デジタル入力信号の
１周期のうちローレベル期間に加えられるコンパレータ
からの第２のクロック信号のパルス数をカウントするこ
とによりデューティ比を検出するものである。
【００２１】
【発明の実施の形態】本発明の実施形態を図面に従って
説明する。尚、本発明のデューティ比検出回路を用いた
ブラシレスモータの回路は前述の図１に示す回路と同一
であるので、ここでは説明を省略する。
説明する。尚、本発明のデューティ比検出回路を用いた
ブラシレスモータの回路は前述の図１に示す回路と同一
であるので、ここでは説明を省略する。
【００２２】図４において、４０は２Ｎビットの第１カ
ウンタで、本実施例では１６ビットカウンタを用いてお
り、デューティ比を検出するためのデジタル入力信号と
第１のクロック信号とが加えられる。前記第１カウンタ
４０はデジタル入力信号のハイレベルからローレベルに
なる立ち下がりでリセットされるので、リセットされて
から次にリセットされるまでに加わる第１のクロック入
力信号のパルス数をカウントすることでデジタル入力信
号の１周期のパルス数がカウント出来る。
ウンタで、本実施例では１６ビットカウンタを用いてお
り、デューティ比を検出するためのデジタル入力信号と
第１のクロック信号とが加えられる。前記第１カウンタ
４０はデジタル入力信号のハイレベルからローレベルに
なる立ち下がりでリセットされるので、リセットされて
から次にリセットされるまでに加わる第１のクロック入
力信号のパルス数をカウントすることでデジタル入力信
号の１周期のパルス数がカウント出来る。
【００２３】４１は前記第１カウンタ４０でカウントさ
れたカウント数をＮビットシフトするＮビットシフト回
路で、本実施例では１６ビットを８ビットシフトし上位
８ビットを取っている。４２はＮビットの第２カウンタ
で、本実施例では８ビットカウンタを用いており、前記
デジタル入力信号と第１のクロック信号とが加えられ、
デジタル入力信号のローレベル期間にのみ動作して、前
記ローレベル期間に加わる第１のクロック信号のパルス
数をカウントする。
れたカウント数をＮビットシフトするＮビットシフト回
路で、本実施例では１６ビットを８ビットシフトし上位
８ビットを取っている。４２はＮビットの第２カウンタ
で、本実施例では８ビットカウンタを用いており、前記
デジタル入力信号と第１のクロック信号とが加えられ、
デジタル入力信号のローレベル期間にのみ動作して、前
記ローレベル期間に加わる第１のクロック信号のパルス
数をカウントする。
【００２４】４３はコンパレータで、前記８ビットシフ
ト回路４１からのデータ信号と第２カウンタ回路４２か
らデータ信号を比較し、両方のデータ信号が一致した時
に第２のクロック信号を発生する。４４はＮビットの第
３カウンタで、本実施例では８ビットカウンタを用いて
おり、前記デジタル入力信号と第２のクロック信号とが
加えられ、デジタル入力信号のローレベル期間にのみ動
作して、前記ローレベル期間に加わる第２のクロック信
号のパルス数をカウントする。
ト回路４１からのデータ信号と第２カウンタ回路４２か
らデータ信号を比較し、両方のデータ信号が一致した時
に第２のクロック信号を発生する。４４はＮビットの第
３カウンタで、本実施例では８ビットカウンタを用いて
おり、前記デジタル入力信号と第２のクロック信号とが
加えられ、デジタル入力信号のローレベル期間にのみ動
作して、前記ローレベル期間に加わる第２のクロック信
号のパルス数をカウントする。
【００２５】図５は前記第２カウンタ４２及び第３カウ
ンタ４４の回路図である。第１、第２・・ＤＦＦ４５、
４６、一端子にリセット信号が加えられその出力端子が
第１ＤＦＦ４５、４６のＤ端子に夫々加えられるＮＯＲ
回路４７、４８、これらＮＯＲ回路４７、４８の入力に
接続されたＥＸ−ＯＲ回路４９、５０、更にインバータ
５１及びＮＡＮＤ回路５２等よりなる。
ンタ４４の回路図である。第１、第２・・ＤＦＦ４５、
４６、一端子にリセット信号が加えられその出力端子が
第１ＤＦＦ４５、４６のＤ端子に夫々加えられるＮＯＲ
回路４７、４８、これらＮＯＲ回路４７、４８の入力に
接続されたＥＸ−ＯＲ回路４９、５０、更にインバータ
５１及びＮＡＮＤ回路５２等よりなる。
【００２６】今イネーブル信号がローレベルのときイン
バータ５１の出力信号はＨレベルであり、また第１Ｄ−
ＦＦのＱ端子は始めローレベルのためＥＸ−ＯＲ回路４
９の出力信号もハイレベルとなり、従ってＮＯＲ回路４
７の出力信号はローレベルであり、第１ＤＦＦ４５はク
ロック信号が入力されても動作せずカウントされない。
バータ５１の出力信号はＨレベルであり、また第１Ｄ−
ＦＦのＱ端子は始めローレベルのためＥＸ−ＯＲ回路４
９の出力信号もハイレベルとなり、従ってＮＯＲ回路４
７の出力信号はローレベルであり、第１ＤＦＦ４５はク
ロック信号が入力されても動作せずカウントされない。
【００２７】しかしイネーブル信号がハイレベルになる
とインバータ５１の出力信号はローレベルとなり、ＥＸ
−ＯＲ回路４９の出力信号はローレベルとなり、従って
ＮＯＲ回路４７の一方の入力端子はローレベルとなり、
リセット信号がローレベルであるとＮＯＲ回路４７の出
力信号はハイーレベルとなり、第１―ＤＦＦ４５のＤ端
子はハイレベルとなるため、クロック信号が入力される
と反転しＱ端子をＨレベルとしカウントする。
とインバータ５１の出力信号はローレベルとなり、ＥＸ
−ＯＲ回路４９の出力信号はローレベルとなり、従って
ＮＯＲ回路４７の一方の入力端子はローレベルとなり、
リセット信号がローレベルであるとＮＯＲ回路４７の出
力信号はハイーレベルとなり、第１―ＤＦＦ４５のＤ端
子はハイレベルとなるため、クロック信号が入力される
と反転しＱ端子をＨレベルとしカウントする。
【００２８】第１ＤＦＦ４５が反転しＱ端子がＨレベル
となると、ＮＡＮＤ回路５２の入力端子が共にハイレベ
ルとなるので、出力端子はローレベルとなり、又第２Ｄ
−ＦＦのＱ端子はローレベルであるためＥＸ−ＯＲ回路
５０の出力端子もローレベルとなるので、ＮＯＲ回路４
８の出力端子はリセット信号がローレベルであればＨレ
ベルとなりクロック信号が入力されると、第２ＤＦＦは
反転する。このようにしてイネーブル信号がハイレベル
の間はクロック信号が入力される毎に次々とＤＦＦを反
転してカウントする。
となると、ＮＡＮＤ回路５２の入力端子が共にハイレベ
ルとなるので、出力端子はローレベルとなり、又第２Ｄ
−ＦＦのＱ端子はローレベルであるためＥＸ−ＯＲ回路
５０の出力端子もローレベルとなるので、ＮＯＲ回路４
８の出力端子はリセット信号がローレベルであればＨレ
ベルとなりクロック信号が入力されると、第２ＤＦＦは
反転する。このようにしてイネーブル信号がハイレベル
の間はクロック信号が入力される毎に次々とＤＦＦを反
転してカウントする。
【００２９】従ってデジタル入力信号を反転して第２お
よび第３カウンタ４２、４４のイネーブルに入力するこ
とにより、デジタル入力信号のＬ期間に加わる第１又は
第２クロック信号のパルス数をカウントできる。
よび第３カウンタ４２、４４のイネーブルに入力するこ
とにより、デジタル入力信号のＬ期間に加わる第１又は
第２クロック信号のパルス数をカウントできる。
【００３０】前述のように、第１カウンタ４０はデジタ
ル入力信号が立ち下がるとリセットし次にデジタル入力
信号が立ち下がるまで、第１のクロック信号が入力され
る毎にカウントアップするので、結局デジタル入力信号
の１周期の間に入力される第１のクロック信号のパルス
数をカウントし１６ビットのカウント数のデータ信号を
発生する。
ル入力信号が立ち下がるとリセットし次にデジタル入力
信号が立ち下がるまで、第１のクロック信号が入力され
る毎にカウントアップするので、結局デジタル入力信号
の１周期の間に入力される第１のクロック信号のパルス
数をカウントし１６ビットのカウント数のデータ信号を
発生する。
【００３１】前記カウントされた１６ビットのカウント
数のデータ信号は８ビットシフト回路４１で１／２５６
にする。即ち１６ビットカウント数のデータ信号を８ビ
ットシフトして上位８ビットカウント数のデータ信号に
変換する。前記８ビットシフト回路４１で得られた８ビ
ットカウント数のデータ信号と第２カウンタ４２でカウ
ントされたローレベル期間のカウント数のデータ信号と
はコンパレータ４３に加えられ比較し、両方のカウント
数のデータ信号が一致したとき前記コンパレータ４３か
ら第２のクロック信号を発生する。
数のデータ信号は８ビットシフト回路４１で１／２５６
にする。即ち１６ビットカウント数のデータ信号を８ビ
ットシフトして上位８ビットカウント数のデータ信号に
変換する。前記８ビットシフト回路４１で得られた８ビ
ットカウント数のデータ信号と第２カウンタ４２でカウ
ントされたローレベル期間のカウント数のデータ信号と
はコンパレータ４３に加えられ比較し、両方のカウント
数のデータ信号が一致したとき前記コンパレータ４３か
ら第２のクロック信号を発生する。
【００３２】前記第２のクロック信号を第３カウンタ４
４に加え、該第３カウンタ４４に加えられるデジタル入
力信号のローレベル期間に加わる第２のクロック信号の
パルス数をカウントすることにより、ローレベル期間の
デューティ比が得られる。
４に加え、該第３カウンタ４４に加えられるデジタル入
力信号のローレベル期間に加わる第２のクロック信号の
パルス数をカウントすることにより、ローレベル期間の
デューティ比が得られる。
【００３３】次に一例をあげて以下に説明する。
【００３４】デジタル入力信号の１周期に入力される第
１のクロック信号のカウント数を１７３４０、そして前
記デジタル入力信号のローレベル期間に入力される第１
のクロック信号のカウント数を７８０３とすると、デュ
ーティ比は ７８０３／１７３４０×２５５＝１１５ となる。
１のクロック信号のカウント数を１７３４０、そして前
記デジタル入力信号のローレベル期間に入力される第１
のクロック信号のカウント数を７８０３とすると、デュ
ーティ比は ７８０３／１７３４０×２５５＝１１５ となる。
【００３５】これを図４において説明すると、１６ビッ
トの第１カウンタ４０にデジタル入力信号と第１のクロ
ック信号が加えられ、前記デジタル入力信号の１周期に
入力される第１のクロック信号をカウントしカウント数
１７３４０のデータ信号を発生する。前記第１カウンタ
４０から発生されたデータ信号は８ビットシフト回路４
１で８ビットシフトされ上位８ビットをとり、８ビット
シフト回路４１から発生する第２のクロック信号のカウ
ント数のパルス信号は６７となる。上記のように発生さ
れたカウント数のパルス信号のパルス間隔を６７にする
ため１を引く。
トの第１カウンタ４０にデジタル入力信号と第１のクロ
ック信号が加えられ、前記デジタル入力信号の１周期に
入力される第１のクロック信号をカウントしカウント数
１７３４０のデータ信号を発生する。前記第１カウンタ
４０から発生されたデータ信号は８ビットシフト回路４
１で８ビットシフトされ上位８ビットをとり、８ビット
シフト回路４１から発生する第２のクロック信号のカウ
ント数のパルス信号は６７となる。上記のように発生さ
れたカウント数のパルス信号のパルス間隔を６７にする
ため１を引く。
【００３６】一方第２カウンタ４２にもデジタル入力信
号と第１のクロック信号が加えられ、そのデジタル入力
信号のローレベル期間に入力される第１のクロック信号
のカウント数が７８０３となる。前記８ビットシフト回
路４１で８ビットシフトされたデータ信号と第２カウン
タ４２でカウントされた第１のクロック信号のカウント
数のデータ信号はコンパレータ４３に加わり比較され、
両方のデータ信号が一致したときに第２のクロック信号
を発生する。
号と第１のクロック信号が加えられ、そのデジタル入力
信号のローレベル期間に入力される第１のクロック信号
のカウント数が７８０３となる。前記８ビットシフト回
路４１で８ビットシフトされたデータ信号と第２カウン
タ４２でカウントされた第１のクロック信号のカウント
数のデータ信号はコンパレータ４３に加わり比較され、
両方のデータ信号が一致したときに第２のクロック信号
を発生する。
【００３７】第３カウンタ４４にはデジタル入力信号が
加えられると共に前記コンパレータ４３からの第２のク
ロック信号が加えられ、デジタル入力信号のローレベル
期間に加えられる前記第２のクロック信号のパルス数を
カウントする。前記デジタル入力信号のローレベル期間
のパルス数を第２のクロック信号である６７カウント周
期のパルスでカウントすることは７８０３を６７で割っ
たのと同じになる。 ７８０３／６７＝１１６ となり、多少の誤差は生じるがこれによりデューティ比 １１６／２５６＝４５．５ が求められる。
加えられると共に前記コンパレータ４３からの第２のク
ロック信号が加えられ、デジタル入力信号のローレベル
期間に加えられる前記第２のクロック信号のパルス数を
カウントする。前記デジタル入力信号のローレベル期間
のパルス数を第２のクロック信号である６７カウント周
期のパルスでカウントすることは７８０３を６７で割っ
たのと同じになる。 ７８０３／６７＝１１６ となり、多少の誤差は生じるがこれによりデューティ比 １１６／２５６＝４５．５ が求められる。
【００３８】
【発明の効果】本発明のデジタル入力信号のデューティ
比検出回路は２Ｎビットの第１カウンタでカウントした
デジタル入力信号の１周期に加えられる第１のクロック
信号のパルス数をＮビットシフト回路でＮビットにシフ
トし、Ｎビットの第２カウンタでカウントした前記デジ
タル入力信号のローレベル期間に加えられる第１のクロ
ック信号のパルス数をカウントし、コンパレータで前記
Ｎビットシフト回路でＮビットシフトしたデータ信号と
第２カウンタでカウントされた第１のクロック信号のパ
ルス数のデータ信号とを比較し、前記Ｎビットシフト回
路からデータ信号と第２カウンタからのデータ信号が一
致した時第２のクロック信号を発生し、Ｎビットの第３
カウンタで前記デジタル入力信号の１周期のうちローレ
ベル期間に加えられるコンパレータからの第２のクロッ
ク信号のパルス数をカウントしデューティ比を検出する
ので、割り算を含む演算回路を必要とせず回路が簡単で
小規模にできる。
比検出回路は２Ｎビットの第１カウンタでカウントした
デジタル入力信号の１周期に加えられる第１のクロック
信号のパルス数をＮビットシフト回路でＮビットにシフ
トし、Ｎビットの第２カウンタでカウントした前記デジ
タル入力信号のローレベル期間に加えられる第１のクロ
ック信号のパルス数をカウントし、コンパレータで前記
Ｎビットシフト回路でＮビットシフトしたデータ信号と
第２カウンタでカウントされた第１のクロック信号のパ
ルス数のデータ信号とを比較し、前記Ｎビットシフト回
路からデータ信号と第２カウンタからのデータ信号が一
致した時第２のクロック信号を発生し、Ｎビットの第３
カウンタで前記デジタル入力信号の１周期のうちローレ
ベル期間に加えられるコンパレータからの第２のクロッ
ク信号のパルス数をカウントしデューティ比を検出する
ので、割り算を含む演算回路を必要とせず回路が簡単で
小規模にできる。
【図１】本発明及び従来のデジタル入力信号のデューテ
ィ比検出回路を用いたブラシレスモータの回路図であ
る。
ィ比検出回路を用いたブラシレスモータの回路図であ
る。
【図２】図１のブラシレスモータの一部分の波形図であ
る
る
【図３】図１のブラシレスモータの他部分の波形図であ
る
る
【図４】本発明のデジタル入力信号のデューティ比検出
回路のブロック図である。
回路のブロック図である。
【図５】図４の第２、第３カウンタ部分の回路図であ
る。
る。
【図６】従来のデジタル入力信号のデューティ比検出回
路のブロック図である。
路のブロック図である。
４０ 第１カウンタ ４１ ８ビットシフト回路 ４２ 第２カウンタ ４３ コンパレータ ４４ 第３カウンタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 森田 裕隆 大阪府守口市京阪本通２丁目５番５号 三 洋電機株式会社内 Ｆターム(参考） 5H560 BB04 BB07 DA02 EB01 EC02 TT02 TT07 TT15 TT18 TT19 XA12
Claims (2)
- 【請求項１】デジタル入力信号の１周期に加えられる第
１のクロック信号のパルス数をカウントする２Ｎビット
の第１カウンタと、該第１カウンタでカウントしたカウ
ント数のデータ信号をＮビットにシフトするＮビットシ
フト回路と、前記デジタル入力信号の１周期のうちロー
レベル期間に加えられる第１のクロック信号のパルス数
をカウントするＮビットの第２カウンタと、前記Ｎビッ
トシフト回路でシフトしたデータ信号と第２カウンタで
カウントしたカウント数のデータ信号を比較し、Ｎビッ
トシフト回路からのデータ信号と第２カウンタからのデ
ータ信号が一致した時第２のクロック信号を発生するコ
ンパレータと、前記デジタル入力信号の１周期のうちロ
ーレベル期間に加えられるコンパレータからの第２のク
ロック信号のパルス数をカウントするＮビットの第２カ
ウンタとよりなるデジタル入力信号のデューティ比検出
回路。 - 【請求項２】第１カウンタは１６ビットカウンタで、第
２及び第３カウンタは８ビットカウンタであることを特
徴とする請求項１に記載のデジタル入力信号のデューテ
ィ比検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000184915A JP2002005973A (ja) | 2000-06-20 | 2000-06-20 | デジタル入力信号のデューティ比検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000184915A JP2002005973A (ja) | 2000-06-20 | 2000-06-20 | デジタル入力信号のデューティ比検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002005973A true JP2002005973A (ja) | 2002-01-09 |
Family
ID=18685304
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000184915A Pending JP2002005973A (ja) | 2000-06-20 | 2000-06-20 | デジタル入力信号のデューティ比検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002005973A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008004322A1 (fr) * | 2006-07-07 | 2008-01-10 | Panasonic Corporation | Circuit d'entraînement pour moteur sans balais et moteur équipé dudit circuit |
| JP2008017648A (ja) * | 2006-07-07 | 2008-01-24 | Matsushita Electric Ind Co Ltd | ブラシレスモータ駆動回路及びこれを備えるモータ |
| JP2008160367A (ja) * | 2006-12-22 | 2008-07-10 | Toko Inc | 信号変換回路 |
| DE202008008563U1 (de) * | 2008-06-19 | 2009-10-29 | Ebm-Papst St. Georgen Gmbh & Co. Kg | Elektromotor |
| WO2023184851A1 (zh) * | 2022-03-31 | 2023-10-05 | 晶晨半导体(上海)股份有限公司 | 占空比校准电路及方法、芯片和电子设备 |
-
2000
- 2000-06-20 JP JP2000184915A patent/JP2002005973A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008004322A1 (fr) * | 2006-07-07 | 2008-01-10 | Panasonic Corporation | Circuit d'entraînement pour moteur sans balais et moteur équipé dudit circuit |
| JP2008017648A (ja) * | 2006-07-07 | 2008-01-24 | Matsushita Electric Ind Co Ltd | ブラシレスモータ駆動回路及びこれを備えるモータ |
| US7795826B2 (en) | 2006-07-07 | 2010-09-14 | Panasonic Corporation | Brushless motor driving circuit and motor having the same circuit |
| JP2008160367A (ja) * | 2006-12-22 | 2008-07-10 | Toko Inc | 信号変換回路 |
| DE202008008563U1 (de) * | 2008-06-19 | 2009-10-29 | Ebm-Papst St. Georgen Gmbh & Co. Kg | Elektromotor |
| US8054020B2 (en) | 2008-06-19 | 2011-11-08 | Ebm-Papst St. Georgen Gmbh & Co. Kg | Electric motor |
| WO2023184851A1 (zh) * | 2022-03-31 | 2023-10-05 | 晶晨半导体(上海)股份有限公司 | 占空比校准电路及方法、芯片和电子设备 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040401 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040525 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040722 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20050405 |