JP3553861B2 - デジタル入力信号のデューティ比検出回路 - Google Patents
デジタル入力信号のデューティ比検出回路 Download PDFInfo
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Description
【０００１】
【発明の属する技術分野】
本発明は、デジタル入力信号のデューティ比を検出するデジタル入力信号のデューティ比検出回路に関する。
【０００２】
【従来の技術】
ブラシレスモータにおいて、デジタル入力信号のデューティ比を変えることでモータの回転数をコントロールすることが行われている。
【０００３】
図１はブラシレスモータの全体のブロック図で、１、２、３はＹ結線されたＡ相、Ｂ相及びＣ相の駆動コイル、４、５、６、７、８、９は出力トランジスタで、出力トランジスタ４と出力トランジスタ５とのコレクタは結合され、その結合点に前記駆動コイル１の一端が接続され、また出力トランジスタ６と出力トランジスタ７とのコレクタも結合され、その結合点に前記駆動コイル２の一端が接続され、さらに出力トランジスタ８と出力トランジスタ９とのコレクタは結合され、その結合点に前記駆動コイル３の一端が接続されている。
【０００４】
１１はホールアンプ波形変換回路で、ホール素子（図示せず）でモータの回転位置を検出して得られたホール素子信号ＩＮＡ＋、ＩＮＡ−、ＩＮＢ＋、ＩＮＢ−、ＩＮＣ＋、ＩＮＣ−が端子１２、１３、１４、１５、１６、１７を介して加えられホールアンプ出力信号Ａ、Ｂ、Ｃを出力する。
【０００５】
２０は前記ホールアンプ波形変換回路１１に接続された出力回路で、出力信号ＡＴ、ＡＢ、ＢＴ、ＢＢ、ＣＴ、ＣＢを発生する。
【０００６】
３０はデジタル入力信号のデューティを検出するデューティ検出回路で、デジタル入力信号の１周期におけるローレベルレベルの比率を検出する。３１は前記検出されたデューティ比に基づいて回転数の目標値を算出する回転目標値算出回路、３２は前記回転目標値算出回路３２の出力信号に基づいて目標値を補正する電圧補正算出回路、３３は電圧補正算出回路３２からの出力信号に応じてＰＷＭ信号を発生するＰＷＭ信号発生回路である。
【０００７】
次に図２及び図３に基づいて前記ブロック図の動作を説明する。モータの回転位置がホール素子にて検出され、検出されたホール素子信号ＩＮＡ＋、ＩＮＡ−、ＩＮＢ＋、ＩＮＢ−、ＩＮＣ＋、ＩＮＣ−は端子１２、１３、１４、１５、１６、１７を介してホールアンプ波形変換回路１１に加えられる。
【０００８】
前記ホールアンプ波形変換回路１１に加えられたホール素子信号ＩＮＡ＋、ＩＮＡ−、ＩＮＢ＋、ＩＮＢ−、ＩＮＣ＋、ＩＮＣ−は波形変換されてホールアンプ出力信号Ａ、Ｂ、Ｃを発生し出力回路２０に加えられる。すると出力回路２０から出力信号ＡＴ、ＡＢ、ＢＴ、ＢＢ、ＣＴ、ＣＢを発生する。
【０００９】
出力信号ＡＴはバッフア２１を介して出力トランジスタ４のベースに加わり、また出力信号ＡＢはナンド回路２４に加わり、ＰＷＭ出力回路３３からのＰＷＭ信号と共に出力トランジスタ５に加わる。同様に出力信号ＢＴはバッフア２２を介して出力トランジスタ６のベースに加わり、また出力信号ＢＢはナンド回路２５に加わり、ＰＷＭ出力回路３３からのＰＷＭ信号と共に出力トランジスタ７に加わり、更に出力信号ＣＴはバッフア２３を介して出力トランジスタ８のベースに加わり、また出力信号ＣＢはナンド回路２６に加わり、ＰＷＭ出力回路３３からのＰＷＭ信号と共に出力トランジスタ９に加わる。
【００１０】
図３において出力信号ＡＴがローレベルである期間Ｘ１では出力トランジスタ４がＯＮされると共に、ナンド回路２５に加わる出力信号ＢＢがローレベルとなるので、ＰＷＭ出力回路３３からのＰＷＭ信号がローレベルの期間ナンド回路２５の出力信号がハイレベルとなり、出力トランジスタ７をＯＮするため駆動コイル１及び駆動コイル２に駆動電流が流れる。
【００１１】
出力信号ＡＴがローレベルである期間Ｘ２では出力トランジスタ４が引続きＯＮされると共に、ナンド回路２６に加わる出力信号ＣＢがローレベルとなるので、ＰＷＭ出力回路３３からのＰＷＭ信号がローレベルの期間ナンド回路２６の出力信号がハイレベルとなり、出力トランジスタ９をＯＮするため駆動コイル１及び駆動コイル３に駆動電流が流れる。
【００１２】
次に出力信号ＢＴがローレベルである期間Ｙ１では出力トランジスタ６がＯＮされると共に、ナンド回路２６に加わる出力信号ＣＢがローレベルとなるので、ＰＷＭ出力回路３３からのＰＷＭ信号がローレベルの期間ナンド回路２の出力信号がハイレベルとなり、出力トランジスタ９をＯＮするため駆動コイル２及び駆動コイル３に駆動電流が流れる。
【００１３】
出力信号ＢＴがローレベルである期間Ｙ２では出力トランジスタ６が引続きＯＮされると共に、ナンド回路２４に加わる出力信号ＡＢがローレベルとなるので、ＰＷＭ出力回路３３からのＰＷＭ信号がローレベルの期間ナンド回路２４の出力信号がハイレベルとなり、出力トランジスタ５をＯＮするため駆動コイル３及び駆動コイル１に駆動電流が流れる。
【００１４】
更に出力信号ＣＴがローレベルである期間Ｚ１では出力トランジスタ８がＯＮされると共に、ナンド回路２４に加わる出力信号ＡＢがローレベルとなるので、ＰＷＭ出力回路３３からのＰＷＭ信号がローレベルの期間ナンド回路２４の出力信号がハイレベルとなり、出力トランジスタ５をＯＮするため駆動コイル３及び駆動コイル１に駆動電流が流れる。
【００１５】
出力信号ＣＴがローレベルである期間Ｚ２では出力トランジスタ８が引続きＯＮされると共に、ナンド回路２５に加わる出力信号ＢＢがローレベルとなるので、ＰＷＭ出力回路３３からのＰＷＭ信号がローレベルの期間ナンド回路２５の出力信号がハイレベルとなり、出力トランジスタ７をＯＮするため駆動コイル３及び駆動コイル２に駆動電流が流れる。
【００１６】
このように駆動コイル１、２、３に順次駆動電流が流れモータを回転するが、前記駆動コイル１、２、３に流れる駆動電流量はＰＷＭ信号のローレベルの期間によって変るので、ＰＷＭ信号の１周期におけるローレベルの期間、即ちデューティ比を変えることにより変る。
【００１７】
即ちデューティ比検出回路３０でデューティ比を検出し８ビットデジタル入力信号を発生し、その８ビットデジタル入力信号を回転目標値算出回路３１に加え回転目標値Ｄｆａｎを算出し、そのデータに応じて電圧補正値算出回路３２にて回転目標値に補正がかかる。前記８ビットデジタル信号のデータ２５５のうちＤｆａｎをハイレベルにすることでＰＷＭ信号が発生し、モータの回転数が制御される。
【００１８】
図６は従来のデューティ比検出回路で、カウンタ３５にクロック信号とデジタル入力信号を加える。
【００１９】
そして図４に示すデジタル入力信号の１周期でのクロック信号数とデジタル入力信号のローレベル期間（以下ローレベル期間という）でのクロック信号数をカウントし、演算回路３６によって
デューティ比＝ローレベル期間のカウント数／１周期のカウント数×２５６を演算し、８ビットのデューティ比データを得る。即ちデューティ比は１周期を２５６とした時のローレベル期間の割合となる。
【００２０】
【発明が解決するための課題】
前述のようにデジタル入力信号の１周期でのローレベルの割合、即ちローレベルのデューティ比を検出するのに、１周期のクロック数と１周期うちのローレベル期間のクロック数を検出し、演算回路でローレベル期間のクロック数を１周期のクロック数で割り算している。しかし前記デジタル入力信号の周波数は２０〜８００ＨＺの変化するため、１周期は５０ｍｍｓ〜１．２５ｍｍｓの間で変る。
【００２１】
デジタル入力信号の周波数が低くなると、１周期が長くなりカウント数が多くなる。カウンタのクロック信号は周波数が高い程精度が高くなるが、デジタル入力信号の周期が長い場合はカウンタと演算回路に多くのビット数が必要となり回路規模が大きくなる。
【００２２】
【課題を解決するための手段】
本発明は測定するべきデジタル入力信号の周波数を検出し、検出された信号でスイッチを切替えデジタル入力信号の周波数に応じた周波数の測定クロック信号をカウンタに加え、該カウンタで前記デジタル入力信号の１周期に加えられる測定クロック信号のクロック数と前記デジタル入力信号の１周期のうちローレベル期間に加えられる前記１の測定クロック信号のクロック数とをカウントし、演算回路で該カウンタでカウンタされた１期間に加えられる測定クロック信号のクロック数とローレベル期間に加えられる測定クロック信号のクロック数とに基づいてデューティ比を演算するものである。
【００２３】
【発明の実施の形態】
本発明の実施の形態を図面に従って説明する。本発明のデューティ比検出回路を用いたブラシレスモータの回路は図１と同様であるので、ここでは説明を省略する。
【００２４】
図５において、４０は第１カウンタで、デューティ比を検出するべきデジタル入力信号と低周波数の検出クロック信号が加えられる。４１はコンパレータで、前記第１カウンタ４０でデジタル入力信号の１周期に加えられた検出クロック信号のクロック数をカウントしたデータ信号と指定値データとをコンパレートする。
【００２５】
４２はスイッチ回路で、前記コンパレータ４１からの切替信号で切替えられ周波数を異にする複数の測定クロック信号の１を出力する。４３は第２カウンタ回路で、前記デジタル入力信号が加えられると共にスイッチ回路４２を通過した１の測定クロック信号が加えられ、デジタル入力信号の１周期に加えられた測定クロック信号のクロック数をカウントしたデータ信号とデジタル入力信号のローレベル期間に加えられた測定クロック信号のクロック数をカウントしたデータ信号を出力する。
【００２６】
４４は演算回路で、前記第２カウンタ４３でカウントしたデジタル入力信号のローレベル期間に加えられた測定クロック信号のクロック数のデータ信号をデジタル入力信号の１周期に加えられた測定クロック信号のクロック数のデータ信号で割算しデューティ比を検出する。
【００２７】
次に本発明のデューティ比検出回路の動作を説明する。
【００２８】
第１カウンタ４０にはデューティ比を検出するべきデジタル入力信号と低周波数の検出クロック信号が加えられる。
【００２９】
図４に示すように、前記デジタル入力信号はハイレベルからローレベルの立下がりから次のハイレベルからローレベルの立下がりまでが１周期で、ハイレベルからローレベルの立下がりから次にローレベルからＨレベルの立上がりまでがローレベル期間である。
【００３０】
第１カウンタ４０は前記デジタル入力信号の１周期に加わる検出クロック信号のクロック数をカウントし、その結果のデータ信号を出力する。前記データ信号はコンパレータ４１に加えられ指定値データ信号と比較される。
【００３１】
前記デジタル入力信号は前述したように、２０〜８００ＨＺの範囲で変化されるので１周期は５０ｍｓ〜１．２５ｍｓの範囲で変化する。デジタル入力信号の周期が短いときは測定クロック信号の周波数が高くなければ精度がとれないが、周波数が低い場合はクロック信号の周波数が低くとも十分な精度がとれ、逆にクロック信号の周波数が高いとカウント数が多くなり、大きなカウンタが必要となり不経済である。
【００３２】
そこでコンパレータ４１で前記第１カウンタ４０によりカウントされたデータ信号と予め周波数に応じてクロック数が指定された指定値データ信号とを比較し、その時のデジタル入力信号の周波数を検出し、切替信号を発生する。尚前記検出クロック信号は周波数がかなり低くても差し支えない。
【００３３】
前記切替信号はスイッチ回路４２に加えられるので、スイッチ回路４２からは、デジタル入力信号の周波数が高いときには高い周波数の測定クロック信号が出力され、デジタル入力信号の周波数が低いときには低い周波数の測定クロック信号が出力される。従ってスイッチ回路４２からはそのとき加えられるデジタル入力信号の周波数に応じた周波数を有する１の測定クロック信号が出力される。
【００３４】
第２カウンタ４３にはデジタル入力信号と前記スイッチ回路４２より出力された測定クロック信号が加えられ、第２カウンタ４３からはデジタル入力信号の１周期に加えられた前記測定クロック信号のクロック数をカウントしたデータ信号とデジタル入力信号のローレベル期間に加えられた測定クロック信号のクロック数をカウントしたデータ信号とが出力される。
【００３５】
演算回路４４には第２カウンタ４３からデジタル入力信号の１周期に加えられた測定クロック信号のクロック数のデータ信号とデジタル入力信号のローレベル期間に加えられた測定クロック信号のクロック数のデータ信号とが加えられ、前記ローレベル期間に加えられた測定クロック信号のクロック数のデータ信号を１周期に加えられた測定クロック信号のクロック数のデータ信号で割算し、デューティ比を検出する。
【００３６】
【発明の効果】
本発明のデジタル入力信号のデューティ比検出回路は測定するべきデジタル入力信号の周波数が高いときは高い周波数の測定クロック信号をカウンタに加えたので精度よくデューティ比が検出でき、しかも前記デジタル入力信号の周波数が低いときは低い周波数の測定クロック信号をカウンタに加えたので精度を落とすことなくカウンタ等を小規模にできる。
【図面の簡単な説明】
【図１】本発明及び従来のデジタル入力信号のデューティ比検出回路を用いたブラシレスモータの回路図である。
【図２】図１のブラシレスモータの回路の一部分の波形図である。
【図３】図１のブラシレスモータの回路の他部分の波形図である。
【図４】本発明および従来のデジタル入力信号の波形図である。
【図５】本発明のデジタル入力信号のデューティ比検出回路のブロック図である。
【図６】従来のデジタル入力信号のデューティ比検出回路のブロック図である。
【符号の説明】
４０ 第１カウンタ
４１ コンパレータ
４２ スイッチ回路
４３ 第２カウンタ
４４ 演算回路
【発明の属する技術分野】
本発明は、デジタル入力信号のデューティ比を検出するデジタル入力信号のデューティ比検出回路に関する。
【０００２】
【従来の技術】
ブラシレスモータにおいて、デジタル入力信号のデューティ比を変えることでモータの回転数をコントロールすることが行われている。
【０００３】
図１はブラシレスモータの全体のブロック図で、１、２、３はＹ結線されたＡ相、Ｂ相及びＣ相の駆動コイル、４、５、６、７、８、９は出力トランジスタで、出力トランジスタ４と出力トランジスタ５とのコレクタは結合され、その結合点に前記駆動コイル１の一端が接続され、また出力トランジスタ６と出力トランジスタ７とのコレクタも結合され、その結合点に前記駆動コイル２の一端が接続され、さらに出力トランジスタ８と出力トランジスタ９とのコレクタは結合され、その結合点に前記駆動コイル３の一端が接続されている。
【０００４】
１１はホールアンプ波形変換回路で、ホール素子（図示せず）でモータの回転位置を検出して得られたホール素子信号ＩＮＡ＋、ＩＮＡ−、ＩＮＢ＋、ＩＮＢ−、ＩＮＣ＋、ＩＮＣ−が端子１２、１３、１４、１５、１６、１７を介して加えられホールアンプ出力信号Ａ、Ｂ、Ｃを出力する。
【０００５】
２０は前記ホールアンプ波形変換回路１１に接続された出力回路で、出力信号ＡＴ、ＡＢ、ＢＴ、ＢＢ、ＣＴ、ＣＢを発生する。
【０００６】
３０はデジタル入力信号のデューティを検出するデューティ検出回路で、デジタル入力信号の１周期におけるローレベルレベルの比率を検出する。３１は前記検出されたデューティ比に基づいて回転数の目標値を算出する回転目標値算出回路、３２は前記回転目標値算出回路３２の出力信号に基づいて目標値を補正する電圧補正算出回路、３３は電圧補正算出回路３２からの出力信号に応じてＰＷＭ信号を発生するＰＷＭ信号発生回路である。
【０００７】
次に図２及び図３に基づいて前記ブロック図の動作を説明する。モータの回転位置がホール素子にて検出され、検出されたホール素子信号ＩＮＡ＋、ＩＮＡ−、ＩＮＢ＋、ＩＮＢ−、ＩＮＣ＋、ＩＮＣ−は端子１２、１３、１４、１５、１６、１７を介してホールアンプ波形変換回路１１に加えられる。
【０００８】
前記ホールアンプ波形変換回路１１に加えられたホール素子信号ＩＮＡ＋、ＩＮＡ−、ＩＮＢ＋、ＩＮＢ−、ＩＮＣ＋、ＩＮＣ−は波形変換されてホールアンプ出力信号Ａ、Ｂ、Ｃを発生し出力回路２０に加えられる。すると出力回路２０から出力信号ＡＴ、ＡＢ、ＢＴ、ＢＢ、ＣＴ、ＣＢを発生する。
【０００９】
出力信号ＡＴはバッフア２１を介して出力トランジスタ４のベースに加わり、また出力信号ＡＢはナンド回路２４に加わり、ＰＷＭ出力回路３３からのＰＷＭ信号と共に出力トランジスタ５に加わる。同様に出力信号ＢＴはバッフア２２を介して出力トランジスタ６のベースに加わり、また出力信号ＢＢはナンド回路２５に加わり、ＰＷＭ出力回路３３からのＰＷＭ信号と共に出力トランジスタ７に加わり、更に出力信号ＣＴはバッフア２３を介して出力トランジスタ８のベースに加わり、また出力信号ＣＢはナンド回路２６に加わり、ＰＷＭ出力回路３３からのＰＷＭ信号と共に出力トランジスタ９に加わる。
【００１０】
図３において出力信号ＡＴがローレベルである期間Ｘ１では出力トランジスタ４がＯＮされると共に、ナンド回路２５に加わる出力信号ＢＢがローレベルとなるので、ＰＷＭ出力回路３３からのＰＷＭ信号がローレベルの期間ナンド回路２５の出力信号がハイレベルとなり、出力トランジスタ７をＯＮするため駆動コイル１及び駆動コイル２に駆動電流が流れる。
【００１１】
出力信号ＡＴがローレベルである期間Ｘ２では出力トランジスタ４が引続きＯＮされると共に、ナンド回路２６に加わる出力信号ＣＢがローレベルとなるので、ＰＷＭ出力回路３３からのＰＷＭ信号がローレベルの期間ナンド回路２６の出力信号がハイレベルとなり、出力トランジスタ９をＯＮするため駆動コイル１及び駆動コイル３に駆動電流が流れる。
【００１２】
次に出力信号ＢＴがローレベルである期間Ｙ１では出力トランジスタ６がＯＮされると共に、ナンド回路２６に加わる出力信号ＣＢがローレベルとなるので、ＰＷＭ出力回路３３からのＰＷＭ信号がローレベルの期間ナンド回路２の出力信号がハイレベルとなり、出力トランジスタ９をＯＮするため駆動コイル２及び駆動コイル３に駆動電流が流れる。
【００１３】
出力信号ＢＴがローレベルである期間Ｙ２では出力トランジスタ６が引続きＯＮされると共に、ナンド回路２４に加わる出力信号ＡＢがローレベルとなるので、ＰＷＭ出力回路３３からのＰＷＭ信号がローレベルの期間ナンド回路２４の出力信号がハイレベルとなり、出力トランジスタ５をＯＮするため駆動コイル３及び駆動コイル１に駆動電流が流れる。
【００１４】
更に出力信号ＣＴがローレベルである期間Ｚ１では出力トランジスタ８がＯＮされると共に、ナンド回路２４に加わる出力信号ＡＢがローレベルとなるので、ＰＷＭ出力回路３３からのＰＷＭ信号がローレベルの期間ナンド回路２４の出力信号がハイレベルとなり、出力トランジスタ５をＯＮするため駆動コイル３及び駆動コイル１に駆動電流が流れる。
【００１５】
出力信号ＣＴがローレベルである期間Ｚ２では出力トランジスタ８が引続きＯＮされると共に、ナンド回路２５に加わる出力信号ＢＢがローレベルとなるので、ＰＷＭ出力回路３３からのＰＷＭ信号がローレベルの期間ナンド回路２５の出力信号がハイレベルとなり、出力トランジスタ７をＯＮするため駆動コイル３及び駆動コイル２に駆動電流が流れる。
【００１６】
このように駆動コイル１、２、３に順次駆動電流が流れモータを回転するが、前記駆動コイル１、２、３に流れる駆動電流量はＰＷＭ信号のローレベルの期間によって変るので、ＰＷＭ信号の１周期におけるローレベルの期間、即ちデューティ比を変えることにより変る。
【００１７】
即ちデューティ比検出回路３０でデューティ比を検出し８ビットデジタル入力信号を発生し、その８ビットデジタル入力信号を回転目標値算出回路３１に加え回転目標値Ｄｆａｎを算出し、そのデータに応じて電圧補正値算出回路３２にて回転目標値に補正がかかる。前記８ビットデジタル信号のデータ２５５のうちＤｆａｎをハイレベルにすることでＰＷＭ信号が発生し、モータの回転数が制御される。
【００１８】
図６は従来のデューティ比検出回路で、カウンタ３５にクロック信号とデジタル入力信号を加える。
【００１９】
そして図４に示すデジタル入力信号の１周期でのクロック信号数とデジタル入力信号のローレベル期間（以下ローレベル期間という）でのクロック信号数をカウントし、演算回路３６によって
デューティ比＝ローレベル期間のカウント数／１周期のカウント数×２５６を演算し、８ビットのデューティ比データを得る。即ちデューティ比は１周期を２５６とした時のローレベル期間の割合となる。
【００２０】
【発明が解決するための課題】
前述のようにデジタル入力信号の１周期でのローレベルの割合、即ちローレベルのデューティ比を検出するのに、１周期のクロック数と１周期うちのローレベル期間のクロック数を検出し、演算回路でローレベル期間のクロック数を１周期のクロック数で割り算している。しかし前記デジタル入力信号の周波数は２０〜８００ＨＺの変化するため、１周期は５０ｍｍｓ〜１．２５ｍｍｓの間で変る。
【００２１】
デジタル入力信号の周波数が低くなると、１周期が長くなりカウント数が多くなる。カウンタのクロック信号は周波数が高い程精度が高くなるが、デジタル入力信号の周期が長い場合はカウンタと演算回路に多くのビット数が必要となり回路規模が大きくなる。
【００２２】
【課題を解決するための手段】
本発明は測定するべきデジタル入力信号の周波数を検出し、検出された信号でスイッチを切替えデジタル入力信号の周波数に応じた周波数の測定クロック信号をカウンタに加え、該カウンタで前記デジタル入力信号の１周期に加えられる測定クロック信号のクロック数と前記デジタル入力信号の１周期のうちローレベル期間に加えられる前記１の測定クロック信号のクロック数とをカウントし、演算回路で該カウンタでカウンタされた１期間に加えられる測定クロック信号のクロック数とローレベル期間に加えられる測定クロック信号のクロック数とに基づいてデューティ比を演算するものである。
【００２３】
【発明の実施の形態】
本発明の実施の形態を図面に従って説明する。本発明のデューティ比検出回路を用いたブラシレスモータの回路は図１と同様であるので、ここでは説明を省略する。
【００２４】
図５において、４０は第１カウンタで、デューティ比を検出するべきデジタル入力信号と低周波数の検出クロック信号が加えられる。４１はコンパレータで、前記第１カウンタ４０でデジタル入力信号の１周期に加えられた検出クロック信号のクロック数をカウントしたデータ信号と指定値データとをコンパレートする。
【００２５】
４２はスイッチ回路で、前記コンパレータ４１からの切替信号で切替えられ周波数を異にする複数の測定クロック信号の１を出力する。４３は第２カウンタ回路で、前記デジタル入力信号が加えられると共にスイッチ回路４２を通過した１の測定クロック信号が加えられ、デジタル入力信号の１周期に加えられた測定クロック信号のクロック数をカウントしたデータ信号とデジタル入力信号のローレベル期間に加えられた測定クロック信号のクロック数をカウントしたデータ信号を出力する。
【００２６】
４４は演算回路で、前記第２カウンタ４３でカウントしたデジタル入力信号のローレベル期間に加えられた測定クロック信号のクロック数のデータ信号をデジタル入力信号の１周期に加えられた測定クロック信号のクロック数のデータ信号で割算しデューティ比を検出する。
【００２７】
次に本発明のデューティ比検出回路の動作を説明する。
【００２８】
第１カウンタ４０にはデューティ比を検出するべきデジタル入力信号と低周波数の検出クロック信号が加えられる。
【００２９】
図４に示すように、前記デジタル入力信号はハイレベルからローレベルの立下がりから次のハイレベルからローレベルの立下がりまでが１周期で、ハイレベルからローレベルの立下がりから次にローレベルからＨレベルの立上がりまでがローレベル期間である。
【００３０】
第１カウンタ４０は前記デジタル入力信号の１周期に加わる検出クロック信号のクロック数をカウントし、その結果のデータ信号を出力する。前記データ信号はコンパレータ４１に加えられ指定値データ信号と比較される。
【００３１】
前記デジタル入力信号は前述したように、２０〜８００ＨＺの範囲で変化されるので１周期は５０ｍｓ〜１．２５ｍｓの範囲で変化する。デジタル入力信号の周期が短いときは測定クロック信号の周波数が高くなければ精度がとれないが、周波数が低い場合はクロック信号の周波数が低くとも十分な精度がとれ、逆にクロック信号の周波数が高いとカウント数が多くなり、大きなカウンタが必要となり不経済である。
【００３２】
そこでコンパレータ４１で前記第１カウンタ４０によりカウントされたデータ信号と予め周波数に応じてクロック数が指定された指定値データ信号とを比較し、その時のデジタル入力信号の周波数を検出し、切替信号を発生する。尚前記検出クロック信号は周波数がかなり低くても差し支えない。
【００３３】
前記切替信号はスイッチ回路４２に加えられるので、スイッチ回路４２からは、デジタル入力信号の周波数が高いときには高い周波数の測定クロック信号が出力され、デジタル入力信号の周波数が低いときには低い周波数の測定クロック信号が出力される。従ってスイッチ回路４２からはそのとき加えられるデジタル入力信号の周波数に応じた周波数を有する１の測定クロック信号が出力される。
【００３４】
第２カウンタ４３にはデジタル入力信号と前記スイッチ回路４２より出力された測定クロック信号が加えられ、第２カウンタ４３からはデジタル入力信号の１周期に加えられた前記測定クロック信号のクロック数をカウントしたデータ信号とデジタル入力信号のローレベル期間に加えられた測定クロック信号のクロック数をカウントしたデータ信号とが出力される。
【００３５】
演算回路４４には第２カウンタ４３からデジタル入力信号の１周期に加えられた測定クロック信号のクロック数のデータ信号とデジタル入力信号のローレベル期間に加えられた測定クロック信号のクロック数のデータ信号とが加えられ、前記ローレベル期間に加えられた測定クロック信号のクロック数のデータ信号を１周期に加えられた測定クロック信号のクロック数のデータ信号で割算し、デューティ比を検出する。
【００３６】
【発明の効果】
本発明のデジタル入力信号のデューティ比検出回路は測定するべきデジタル入力信号の周波数が高いときは高い周波数の測定クロック信号をカウンタに加えたので精度よくデューティ比が検出でき、しかも前記デジタル入力信号の周波数が低いときは低い周波数の測定クロック信号をカウンタに加えたので精度を落とすことなくカウンタ等を小規模にできる。
【図面の簡単な説明】
【図１】本発明及び従来のデジタル入力信号のデューティ比検出回路を用いたブラシレスモータの回路図である。
【図２】図１のブラシレスモータの回路の一部分の波形図である。
【図３】図１のブラシレスモータの回路の他部分の波形図である。
【図４】本発明および従来のデジタル入力信号の波形図である。
【図５】本発明のデジタル入力信号のデューティ比検出回路のブロック図である。
【図６】従来のデジタル入力信号のデューティ比検出回路のブロック図である。
【符号の説明】
４０ 第１カウンタ
４１ コンパレータ
４２ スイッチ回路
４３ 第２カウンタ
４４ 演算回路
Claims (2)
- 測定するべきデジタル入力信号の周波数を検出し切替信号を発生させ、前記切替信号でスイッチ回路を切替えデジタル入力信号の周波数に応じた周波数の測定クロック信号をカウンタに加え、該カウンタで前記デジタル入力信号の１周期間に加えられる測定クロック信号のクロック数と前記デジタル入力信号の１周期のうちローレベル期間に加えられる前記測定クロック信号のクロック数とをカウントし、演算回路で該カウンタでカウンタされた１期間に加えられる測定クロック信号のクロック数とローレベル期間に加えられる測定クロック信号のクロック数とに基づいてデューティ比を演算することを特徴とするデジタル入力信号のデューティ比検出回路。
- デューティ比を検出するべきデジタル入力信号の特定期間に加えられる検出クロック信号のクロック数をカウントする第１カウンタと、該第１カウンタでカウントされたデータ信号と指定値データを比較し切替信号を発生するコンパレータと、前記コンパレータからの切替信号に基づいて切替え周波数を異にする複数の測定クロック信号のうち１の測定クロック信号を出力するスイッチ回路と、前記デジタル入力信号の１周期に加えられる前記１の測定クロック信号のクロック数と前記デジタル入力信号の１周期のうちローレベル期間に加えられる前記１の測定クロック信号のクロック数とをカウントする第２カウンタと、該第２カウンタでカウンタされた１期間に加えられる測定クロック信号のクロック数とローレベル期間に加えられる前記１の測定クロック信号のクロック数とを演算しデューティ比を検出する演算回路とよりなることを特徴とするデジタル入力信号のデューティ比検出回路。
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