JP5121821B2 - 磁気物品検出器における動的オフセット調整のための方法および装置 - Google Patents

Description

本発明は、全体的に磁気物品検出器に関し、より具体的には動的自動オフセット調整回路を有する磁気物品検出器に関する。

様々な種類の磁界感知素子または変換器が、ホール効果素子および磁気抵抗素子を含んで知られている。全体的に、磁界感知素子を含むセンサまたは検出器は感知された磁界を表す電気信号を供給し、移動する強磁性体の対象物の存在下では磁界信号は対象物の形状またはプロフィールを示す。

磁場センサは、歯車の歯および／または歯車の溝などの歯車の特徴を検出するためにしばしば使用される。この用途における磁場センサは「歯車の歯」センサと一般に呼ばれる。歯車の歯センサは、点火タイミング制御、燃料管理、および他の動作のためのエンジン制御ユニットに情報を提供するために自動車の用途で使用される。

１つの種類の歯車の歯の検出器では磁界信号はスイッチング閾値信号と比較されて、磁界信号がスイッチング閾値信号より小さいときに第１の２値レベルで検出器の出力信号を供給し、磁界信号がスイッチング閾値信号より小さいときに第２の２値レベルで検出器の出力信号を供給する。この構成の場合では、検出器の出力信号は各歯車の歯上の同一のポイントで遷移する。この種の１つの検出器は、正のデジタルアナログ変換器（ＰＤＡＣ）および負のデジタルアナログ変換器（ＮＤＡＣ）がスイッチング閾値信号の生成で使用されるためにそれぞれ磁界信号の正のピークおよび負のピークを追跡する米国特許第６５２５５３１号で説明される。スイッチング閾値信号がピークツーピークの磁界信号のパーセンテージに等しいこの種の検出器は、ピークツーピークパーセンテージ検出器と呼ばれる場合もある。

通過する磁気物品の特定の特徴の各検出は、磁界信号上の同一のポイントで生じることが好ましい。磁気物品の様々な回転上の同一の特徴または同一の回転上の様々な特徴の検出の段階での変動は、検出器の出力信号の段階ではエラーまたはジャンプと呼ばれ、検出器の出力信号に頼る自動車用途におけるエンジン制御ユニットなどの制御ユニットに悪影響を及ぼす。

検出精度は、磁界信号が磁界オフセットの変化を受ける場合に悪影響を及ぼされる。オフセットシフトは、磁気物品と磁界変換器との間の変化する間隔（または空隙）、機械的応力、近くの部品または汚染源からの磁気干渉、および／または温度変動の結果として生じる。磁界信号の振幅またはオフセットの変化は、磁界信号が検出器のダイナミックレンジ内の中央に置かれないので磁気物品の検出の精度を低下させる。具体的には、精度は、磁界信号がシフトし、その結果ＰＤＡＣ信号およびＮＤＡＣ信号が真の磁気ピーク／谷をもはや保持しないときに低下する。スイッチング閾値はＰＤＡＣ信号とＮＤＡＣ信号の差のパーセンテージであるので、スイッチング閾値が磁気信号上の所望のパーセンテージポイントに適合しなくなる。

磁界信号によって受けられたオフセットシフトを取り消すための１つの技術は、所定の量より大きいオフセットシフトの存在を検出し、磁界信号が検出のダイナミックレンジ内にとどまり、好ましくは検出器のダイナミックレンジ内の実質的に中心付けられるようにそれに応じて磁界信号のレベルを調整することである。しかし、ある動作条件下では、比較的小さいピークツーピーク電圧を有する有意にオフセットされた磁界信号はスイッチング閾値信号を交差することができず、それによって切り替わる検出器の出力信号の故障を生じる。

本発明により、磁気物品検出器は、周囲の磁界に比例する磁界信号を供給する磁場センサと、磁界信号に応答して動的に調整可能なオフセット閾値信号に基づいて磁界信号のオフセットを調整するオフセット調整回路とを含む。検出器は、オフセット調整された信号の正のピークを追跡するＰＤＡＣ信号を供給するＰＤＡＣと、オフセット調整された信号の負のピークを追跡するＮＤＡＣ信号を供給するＮＤＡＣとをさらに含む。オフセット調整された信号およびスイッチング閾値信号に応答する比較器は検出器の出力信号を供給する。

オフセット調整された信号の正のピークを増大することに応答してＰＤＡＣ信号を増大し、正の更新閾値信号より小さいオフセット調整された信号の所定数の正のピークが生じることに応答してＰＤＡＣ信号を低減するように動作する更新コントローラも説明される。更新コントローラは、オフセット調整された信号の負のピークを低減することに応答してＮＤＡＣ信号を低減し、負の更新閾値信号より大きいオフセット調整された信号の所定数の負のピークが生じることに応答してＮＤＡＣ信号を増大するようにさらに動作する。

オフセット閾値信号は、ＰＤＡＣ信号内の所定の低減またはＮＤＡＣ信号における所定の増大の発生後に第１の固定されたレベルから第２のレベルに調整される。オフセット閾値信号が正のオフセット閾値信号と負のオフセット閾値信号とを備え、オフセット閾値信号が第２のレベルにあるとき、正のオフセット閾値信号がＰＤＡＣ信号に実質的に等しく、負のオフセット閾値信号がＮＤＡＣ信号に実質的に等しいことが好ましい。

この構成の場合、オフセット調整された信号は、固定されたオフセット閾値レベルよりも低いレベルにクランプされ、それによって検出器の出力信号が、比較的低い磁界信号の大きさおよび有意のオフセットシフトの条件下でさえ切り替わることを保証する。

任意選択の第２の更新コントローラは、オフセット調整された信号の正のピークを増大することに応答してＰＤＡＣ信号を増大し、第１の極性を有する検出器の出力信号の遷移に応答してオフセット調整された信号のレベルにＰＤＡＣ信号を低減するように動作する。第２の更新コントローラは、オフセット調整された信号の負のピークを低減することに応答してＮＤＡＣ信号を低減し、第２の逆極性を有する検出器の出力信号の遷移に応答してオフセット調整された信号のレベルにＮＤＡＣ信号を増大するようにさらに動作する。１つの実施形態では第２の更新コントローラは、オフセット閾値信号の調整後の期間にＰＤＡＣおよびＮＤＡＣを制御する。この構成の場合、ＰＤＡＣ信号およびＮＤＡＣ信号が磁界信号の正のピークおよび負のピークをより高速に取得する第２の更新コントローラは、オフセット閾値信号の調整後の期間にＰＤＡＣ信号およびＮＤＡＣ信号を制御する。

オフセット調整された信号を供給するために動的に調整可能なオフセット閾値信号に基づいて磁場センサ信号のＤＣオフセットを調整することを含む、通過する磁気物品を検出するための方法も説明される。その方法は、オフセット調整された信号の正のピークを追跡するＰＤＡＣ信号を生成するステップと、オフセット調整された信号の負のピークを追跡するＮＤＡＣ信号を生成するステップと、ＰＤＡＣ信号とＮＤＡＣ信号の差のパーセンテージとしてスイッチング閾値信号を供給するステップと、検出器の出力信号を供給するためにスイッチング閾値信号をオフセット調整された信号と比較するステップとをさらに含む。

本発明の前述の特徴ならびに本発明自体は、下記の図面の詳細な説明からより十分に理解されることができる。
図１を参照すると磁気物品検出器１０は、周囲の磁界に比例する信号を供給する磁界感知素子１４を含む。検出器１０は磁気物品（例えば、歯車１２）に近接して配置され、その結果、感知素子１４の出力信号が磁気物品１２のプロフィールを示す。検出器１０は、磁気物品１２が周囲の磁界を通過するときに磁気物品１２を示す検出器の出力信号ＰＯＳＣＯＭＰ３０（本明細書では歯車の歯１２ａ〜１２ｎの縁部を示す遷移を有するパルス列）を供給する。

磁界感知素子１４は、限定されないがホール効果素子、垂直ホール効果素子、巨大磁気抵抗（ＧＭＲ）素子、異方性磁気抵抗（ＡＭＲ）素子、およびトンネル磁気抵抗（ＴＭＲ）素子を含んで当技術分野で知られている様々な形をとることができる。また、磁界感知素子１４は、単一の磁気的反応素子を備えることができ、あるいは様々な構成で配置された複数の素子を備えることができる。例示の実施形態では磁界感知素子１４は、減算された出力信号を供給するために互いに物理的にオフセットされる２つのホール効果素子から成り、それによって得られる磁界信号の信号対雑音比を向上する。

ホール効果素子１４からの信号はホール増幅器４２によって増幅される。増幅器４２の出力は、本明細書では磁場センサ信号１６または単に磁界信号と呼ばれ、オフセット取消のための自動オフセット調整（ＡＯＡ）回路４４に結合される。ＡＯＡ回路４４は、図示されるように抵抗４８、５０を通る正の電流（Ｉ）フローまたは負の電流（Ｉ）フローを供給するように配置された電流源４６ａ、４６ｂ、４６ｃ、４６ｄを含み、それによって増幅された磁界信号のＤＣレベルをそれに応じて調整する。磁界信号の大きさが検出器１０のダイナミックレンジ程度の大きさである場合、ＡＯＡ回路４４は、磁界信号を検出器の電圧レール内の中央に置く。一方、磁界信号の大きさがダイナミックレンジより小さい場合、磁界信号は電圧レール内にあることになるがダイナミックレンジ内に必ずしも中心付けられる必要はない。図示されるように、バッファ５４ａおよび５４ｃは各抵抗４８、５０と増幅器４２との間に結合され、バッファ５４ｂ、５４ｄは各抵抗４８、５０と低域通過フィルタ５２との間に結合される。

電流Ｉのレベル、したがってＡＯＡ回路４４によって導かれるオフセットシフトは、カウンタ２０およびＡＯＡデジタルアナログ変換器（ＤＡＣ）２４によって確立される。ＡＯＡ ＤＡＣ２４は、電流Ｉのレベルを制御するカウンタ出力をアナログ信号に変換する。したがって、ＡＯＡ回路４４によって導かれる電流Ｉおよび得られるオフセットはカウンタ２０によって決定されると言われることができる。

従来のＡＯＡ回路では比較器は、ＤＩＦＦ信号１８（以下に説明されるように、増幅され、ＡＯＡ調整され、フィルタリングされ、利得調整されたバージョンであり、本明細書では代替としてオフセット調整された信号と呼ばれる）を固定された所定の正のオフセット閾値信号および負のオフセット閾値信号と比較し、ＤＩＦＦ信号がこの種の信号レベルのいずれかを超えるとき、カウンタ（カウンタ２０のような）は作動可能にされ、それによって磁界信号をオフセット閾値信号レベル内に移動する。

対照的に本発明によるとカウンタ２０は、有意のオフセットシフトを受ける比較的小さいピークツーピーク電圧を有するＤＩＦＦ信号がスイッチング閾値信号を横切ることができず、それによって検出器の出力信号にスイッチングを停止させる、上述の検出器の故障モードを除去するために異なる方法で動作する。

以下に詳細に説明されるように、この検出器１０では、回路４４によって導かれるオフセットを確立する正のオフセット閾値信号および負のオフセット閾値信号を備えるオフセット閾値信号は動的に調整可能である。より具体的には、ＰＤＡＣカウンタ１０６もしくはＮＤＡＣカウンタ１１４の所定数のインクリメントまたはデクリメントの後（ＤＩＦＦ信号が所定の電圧閾値レベルだけＰＤＡＣ信号レベルまたはＮＤＡＣ信号レベルを超えたこと、したがってＰＤＡＣ信号内の所定の増大またはＮＤＡＣ信号に低減が生じたことを意味する）、正のオフセット閾値信号および負のオフセット閾値信号が各固定されたレベルからそれぞれＰＤＡＣ信号およびＮＤＡＣ信号のレベルに切り替えられる。また、ＤＩＦＦ信号が所定の電圧閾値レベルだけＰＤＡＣ信号レベルまたはＮＤＡＣ信号レベルを超えた後、ＤＩＦＦ信号はその現在のレベルにクランプされる。ＰＤＡＣカウンタ１０６またはＮＤＡＣカウンタ１１４の所定数のインクリメントまたはデクリメントは、図２Ａに示されるＤＡＣ制御回路１０４のカウンタ２１６、２１８が所定のカウント値に到達することによって確立される。所定のカウント値が到達されるとき、それによってフラグ信号３６（ＡＯＡ＿ＴＯ＿ＤＡＣ）は、ＡＯＡ／ＡＧＣ学習回路２２内の論理によりＡＯＡ回路４４内のカウンタ２０を作動可能にするように設定される。ＡＯＡ＿ＴＯ＿ＤＡＣ信号３６が設定されることが、本明細書ではＡＯＡ＿ＴＯ＿ＤＡＣイベントと呼ばれる。このようにしてＰＤＡＣ／ＮＤＡＣ信号レベルになるようにオフセット閾値信号レベルを動的に調整するとＤＩＦＦ信号はその現在のレベルにクランプされ、それによって検出器の出力信号３０が、比較的低い磁界信号の大きさおよび有意のオフセットシフトの条件下でさえ切り替わることを保証するのに適したレベルにＰＤＡＣ信号およびＮＤＡＣ信号を保持する。ＤＡＣ制御回路１０４は図２Ａおよび図２Ｂと共に示され説明され、ＡＯＡ／ＡＧＣ学習回路２２は図１０と共に示され説明される。ＡＯＡ回路４４の制御におけるＤＡＣ制御回路１０４およびＡＯＡ／ＡＧＣ学習回路２２の詳細を議論する前に検出器１０のさらなる態様が説明される。

低域通過フィルタ５２の出力信号は、ＤＩＦＦ信号１８を供給するためにフィルタの出力信号の利得を調整する自動利得制御（ＡＧＣ）回路５６に結合される。より大きい空隙の装置では磁場センサ信号１６は、より小さい空隙の装置よりも小さい大きさを有する。全体的に、さらなる処理および検出のために磁場センサ信号１６のサイズを「正規化」することは有利である。この目的のために、図示されるようにＡＧＣ回路５６は、低域通過フィルタ５２の出力および調整可能な抵抗フィードバック素子６４に応答する二重差動増幅器（ＤＤＡ）６０を含む。フィードバック素子６４は、ＡＧＣカウンタ７０に応答して調整可能である。自動利得制御機能を提供するためにカウンタ７０を制御するための様々な方式が可能である。１つの例示の方式が図１０に関連して示され説明される。

例示の実施形態では、ＡＧＣ回路５６は検出器１０の動作の較正モード中だけアクティブである。より具体的には、例示の検出器は動作の３つのモードを有する。すなわち、電源が検出器に印加されるときに開始し、ＡＯＡ回路４４がＶｒｅｇ／２（図１０）の電圧レベルにＤＩＦＦ信号を中心付けるまで続く起動モード、起動モードの最後に開始し、所定数の歯車の歯が磁界感知素子を通過するまで続く、ＣＮＴＸ＿ＬＡＴ信号（図１０）によって確立される較正モード、ならびに較正モードの最後に開始し、検出器が電源を切られるまたはリセットされるまで続く実行モード。より具体的には起動モードは、ＤＩＦＦ信号がＶｒｅｇ／２電圧レベルを横切るまたはＡＯＡカウンタ２０がその最大カウントまたは最小カウントに到達するまで続く。

ＡＯＡ回路４４は、検出器の動作の全モード中にアクティブである。具体的にはＡＯＡ回路４４は、動作の起動モード中にＤＩＦＦ信号をＶｒｅｇ／２電圧レベルに中心付けるように動作する。ＡＯＡ回路は、動作の較正モード中に固定されたオフセット閾値レベル内にＤＩＦＦ信号を維持するためにアクティブである。最後にＡＯＡ回路は、実行モードの通常動作中により広い固定された閾値レベル内にＤＩＦＦ信号を維持するように動作する。つまり、通常の実行モード動作中にオフセット閾値信号レベルは、磁界信号が存在することができるより広い電圧範囲を供給するように緩和される。本発明によると実行モード中にＡＯＡ回路は、ＰＤＡＣ信号レベルおよびＮＤＡＣ信号レベルにオフセット閾値レベルを動的に調整し、それによって有意のオフセットシフトに応答してＤＩＦＦ信号をその現在のレベルにクランプするための上述の方法（以下にさらに説明される）でさらに動作する。ＡＧＣ回路は、動作の較正モード中だけアクティブである。

知られているように差動素子および差動信号の使用は、共通モードの雑音低減の理由のために有利である。例示の実施形態では、示されるようにＡＧＣ回路５６の前の素子および信号が差動であり、利得段５６の後ではＤＩＦＦ信号１８などの素子および信号はシングルエンドである。しかし、この種の設計選択が特定の回路仕様書に基づいており、様々な要求を満たすために容易に変えられることができることは当業者によって理解されよう。

図示されるように、ＤＩＦＦ信号１８はＤＡＣ回路１００に供給される。ＤＡＣ回路１００は、ＤＡＣ制御回路１０４、ＰＤＡＣカウンタ１０６、ＤＩＦＦ信号の正のピークを追跡するＰＤＡＣ信号１３０を供給するＰＤＡＣ１１０、ＮＤＡＣカウンタ１１４、およびＤＩＦＦ信号の負のピーク（すなわち、谷）を追跡するＮＤＡＣ信号１３４を供給するＮＤＡＣ１１８を含む。ＤＡＣ回路１００の詳細が、図２Ａおよび図２Ｂと共に示され説明される。

ＰＤＡＣ信号１３０およびＮＤＡＣ信号１３４は、過度の更新イベントを引き起こすことなくジッタおよび／または検出エラーを生じうるＤＩＦＦ信号のピークおよび谷を厳密に追跡して更新される。本明細書では図２Ａおよび図２Ｂと共に示され説明されるように、２つの異なる更新方式が様々な動作条件の下で使用されるために提供される。

図示されるようにＰＤＡＣ信号１３０およびＮＤＡＣ信号１３４は、各バッファ１１２および１１６を介して比較器回路２００に結合される。比較器回路２００は、ＣＯＭＰＨＩ出力信号を供給するためにＤＩＦＦ信号１８を第１のスイッチング閾値信号（ＴＨＲＥＳＨＨＩ）と比較するための第１の比較器１６８を含み、ＣＯＭＰＬＯ出力信号を供給するためにＤＩＦＦ信号を第２のスイッチング閾値信号（ＴＨＲＥＳＨＬＯ）と比較するための第２の比較器１７０も含む。

より具体的にはＰＤＡＣ信号およびＮＤＡＣ信号は、スイッチング閾値信号（ＴＨＲＥＳＨＨＩおよびＴＨＲＥＳＨＬＯ）を生成するために直列結合した抵抗１２２、１２４、１２６、および１２８を備える抵抗分割器に結合される。スイッチング閾値信号（ＴＨＲＥＳＨＨＩおよびＴＨＲＥＳＨＬＯ）のそれぞれは、ＰＤＡＣ電圧とＮＤＡＣ電圧の差のパーセンテージであり、または言い換えればピークツーピークＤＩＦＦ信号１８のパーセンテージである。

図８および図９と共にさらに説明されるように、例示の実施形態では検出器１０は、ある閾値基準が満足するか否かに応じて３つの異なる閾値信号レベルのうちの１つで閾値信号ＴＨＲＥＳＨＨＩおよびＴＨＲＥＳＨＬＯを使用することによってヒステリシスを導かれる。３つの異なる閾値信号レベルは、それぞれ抵抗１２２と１２４との間、抵抗１２４と１２６との間、および抵抗１２６と１２８との間の回路ノードで信号１４０、１４８、および１４４によって確立される３つの異なるパーセンテージのピークツーピークＤＩＦＦ信号に対応する。

出力論理回路１７２は、ＰＯＳＣＯＭＰ検出器信号３０を供給するためにＣＯＭＰＨＩ信号およびＣＯＭＰＬＯ信号に応答する。出力論理回路１７２は、図８と共にさらに示され説明される。

図２Ａおよび図２Ｂも参照するとＤＡＣ回路１００は、ＤＡＣ制御回路１０４、ＰＤＡＣカウンタ１０６、ＰＤＡＣ１１０、ＮＤＡＣカウンタ１１４、およびＮＤＡＣ１１８を含むようにより詳細に示される。例示の実施形態では、要素１０６、１１０、１１４、および１１８のそれぞれは８ビットデバイスである。

図示されるようにＤＡＣ制御回路１０４は、第１の比較器２０２および第２の比較器２０４を含み、両方がＤＩＦＦ信号１８に応答する入力を有する。より具体的には、第１の比較器２０２はＤＩＦＦ信号１８に結合された非反転入力およびＰＤＡＣ信号１３０に結合された反転入力を有し、第２の比較器２０４はＤＩＦＦ信号１８に結合された反転入力およびＮＤＡＣ信号１３４に結合された非反転入力を有する。図示されるように比較器２０２および２０４の出力信号は、更新コントローラ２０８、２１０にそれぞれ入力信号ＧＴ＿ＰＤＡＣ２５８およびＬＴ＿ＮＤＡＣ２６０を供給する。

上述のように、ＰＤＡＣ信号１３０およびＮＤＡＣ信号１３４は、ＤＩＦＦ信号の正のピークおよび負のピークを厳密に追跡するために更新される。そうすることによってスイッチング閾値信号レベル１４０、１４４、および１４８（図１）は、ＤＩＦＦ信号の変動にかかわらず所望のパーセンテージのピークツーピークＤＩＦＦ信号にとどまるように付随して更新される。図３Ａ、図３Ｂおよび図４に関連してさらに説明されるように更新コントローラ２０８（本明細書ではコンサーバティブ更新コントローラと呼ばれる）は、大きさを低減するピークツーピークＤＩＦＦ信号の変化に関する更新（すなわち、「内向き」更新）が不必要な更新イベントを低減するまたは除去するために限定される方式を実現することによってこの目的を果たす。

本発明のさらなる任意選択の態様により第２の更新コントローラ２１０（本明細書ではアグレッシブ更新コントローラと呼ばれる）が、ある種の動作条件下でＰＤＡＣ信号およびＮＤＡＣ信号の更新用のために提供される。図５〜図７に関連して下記で説明されるようにおよび上記の米国特許第６５２５５３１号でも説明されるように、更新コントローラ２１０は、ＰＯＳＣＯＭＰ信号３０の各遷移が生じると、ＰＤＡＣ信号およびＮＤＡＣ信号のうちの更新される１つがＤＩＦＦ信号に続いて次の正のピークに上昇するまたは次の負のピークに下降することを許された後にＰＤＡＣ信号およびＮＤＡＣ信号のうちの１つが、ＤＩＦＦ信号のレベルに更新される、またはリセットされる方式を実現すると言えば本明細書では十分であろう。

「通常の」動作条件下ではコンサーバティブ更新コントローラ２０８は、ＰＤＡＣ１１０およびＮＤＡＣ１１８の動作を管理する。アグレッシブ更新コントローラ２１０は、所定数の歯車の歯がＡＯＡ＿ＴＯ＿ＤＡＣイベントの発生後に検出器を通過することに対応する期間にＰＤＡＣ１１０およびＮＤＡＣ１１８の動作を管理する。これによってＰＤＡＣ信号およびＮＤＡＣ信号は、真の大きさのピーク／谷を再取得し、オフセットシフト後により迅速に検出器の出力信号の精度をリストアすることができる。

更新コントローラ２０８、２１０のそれぞれは、ＰＤＡＣカウンタ１０６およびＮＤＡＣカウンタ１１４を制御するために各制御信号を供給する。具体的にはコンサーバティブ更新コントローラ２０８は、ＰＤＡＣカウンタ１０６によってカウントの方向を制御するためのｐ＿ｕｐｄｎ１信号、カウンタ１０６が作動可能にされるかそれとも保持されるかを制御するためのｐ＿ｈｏｌｄ１信号、ＮＤＡＣカウンタ１１４によってカウントの方向を制御するためのｎ＿ｕｐｄｎ１信号、およびカウンタ１１４が作動可能にされるかそれとも保持されるかを制御するためのｎ＿ｈｏｌｄ１信号を供給する。同様に、アグレッシブ更新コントローラ２１０は、ＰＤＡＣカウンタ１０６によってカウントの方向を制御するためのｐ＿ｕｐｄｎ２信号、カウンタ１０６が作動可能にされるかそれとも保持されるかを制御するためのｐ＿ｈｏｌｄ２信号、ＮＤＡＣカウンタ１１４によってカウントの方向を制御するためのｎ＿ｕｐｄｎ２信号、およびカウンタ１１４が作動可能にされるかそれとも保持されるかを制御するためのｎ＿ｈｏｌｄ２信号を供給する。図示されるように更新コントローラ２０８、２１０からの出力信号は、ＡＧＧＲ＿ＵＰＤＡＴＥ信号の制御下でコンサーバティブ更新コントローラ２０８からの出力信号またはアグレッシブ更新コントローラ２１０からの出力信号が、制御信号ｐ＿ｕｐｄｎ、ｐ＿ｈｏｌｄ、ｎ＿ｕｐｄｎ、およびｎ＿ｈｏｌｄをそれぞれＰＤＡＣカウンタ１０６およびＮＤＡＣカウンタ１１４に供給することによってＰＤＡＣ１１０およびＮＤＡＣ１１８の動作を管理するか否かを決定するマルチプレクサ２１４に結合される。ｐ＿ｕｐｄｎ信号はＰＤＡＣカウンタ１０６によってカウントの方向を制御し、ｐ＿ｈｏｌｄ信号は、カウンタ１０６が作動可能にされるか、それとも保持されるかを制御し、ｎ＿ｕｐｄｎ信号はＮＤＡＣカウンタ１１４によってカウントの方向を制御し、ｎ＿ｈｏｌｄ信号は、カウンタ１１４が作動可能にされるか、それとも保持されるかを制御する。

より具体的には、ｐ＿ｈｏｌｄ信号はカウンタ１０６のホールド入力に結合される。カウンタの出力は、ホールド入力信号が第１の論理レベルにあるときに一定に保持され（すなわち、カウンタが非動作である）、ホールド入力信号が第２の論理レベルにあるときにリリースされる（すなわち、カウンタが作動可能にされる）。例示の実施形態ではカウンタ１０６は、ホールド入力が低レベルであるときに作動可能とされる８ビットカウンタである。カウンタ１０６は、ｐ＿ｕｐｄｎ信号が論理高レベルにあるときにカウントアップする。カウンタ１０６はＡＧＣ回路５６に応答してＤＡＣ＿ＲＥＳＥＴ＿Ｎ信号によってリセットされ、カウンタが、ＡＧＣカウンタ７０（図１）がステップするときはいつでもおよびＡＯＡカウンタ２０（図１）がステップするときはいつでもリセットされるようになる。ｎ＿ｈｏｌｄ信号は、カウンタ１１４のホールド入力に結合される。カウンタの出力は、ホールド入力信号が第１の論理レベルにあるときに一定に保持され（すなわち、カウンタが非動作である）、ホールド入力信号が第２の論理レベルにあるときにリリースされる（すなわち、カウンタが作動可能にされる）。例示の実施形態ではカウンタ１１４は、ホールド入力が低レベルであるときに作動可能とされる８ビットカウンタである。カウンタ１１４は、ｎ＿ｕｐｄｎ信号が論理高レベルにあるときにカウントダウンする。カウンタ１１４は、ＡＧＣカウンタ７０（図１）がステップするときはいつでもおよびＡＯＡカウンタ２０（図１）がステップするときはいつでもＤＡＣ＿ＲＥＳＥＴ＿Ｎ信号によってリセットされる。図示されるように、ＰＤＡＣカウンタ１０６の出力はＰＤＡＣ１１０の入力に結合され、ＮＤＡＣカウンタ１１４の出力はＮＤＡＣ１１８に結合される。

本明細書で説明される様々なクロック信号および機能を参照して、場合によってはこの種の信号が同一のクロック信号または関係したクロック信号によって供給されることができることは当業者によって理解されよう。１つの特定の実施形態では、３つのＤＡＣ関係のクロックの段階が約２ＭＨｚの周波数を有する同一の主クロックから得られる。３つの段階は、各ＤＡＣの動作をするために３つの逐次動作を定義する。段階は、入力を同期化する、状態マシンにクロックする、およびＤＡＣカウンタにクロックする、である。入力を同期化する段は、ＵＰＤＮラッチおよびホールドラッチに対するセットアップ／ホールド時間の要求を保証するためにＤＡＣ状態マシン（図示されていないラッチ）への論理入力をラッチする。状態マシンにクロックする段（すなわち、ＣＬＫ＿ＵＰＤＡＴＥ＿ＳＭ）は、コンサーバティブ更新コントローラ２０８またはアグレッシブ更新コントローラ２１０のいずれかに関するＰＤＡＣおよびＮＤＡＣのためのＵＰＤＮ信号およびホールド信号をラッチする。ＤＡＣカウンタにクロックする段（すなわち、ＣＬＫ＿ＵＰＤＡＴＥ＿ＣＯＵＮＴＥＲ）は、ＵＰＤＮ入力およびホールド入力に応じてカウントアップする、カウントダウンする、または保持する８ビットＰＤＡＣ／ＮＤＡＣカウンタ１０６、１１４にクロックする。様々な方式が検出器１０に対して様々なクロック信号および機能を供給するために可能であることは当業者によって理解されよう。

上述のように、ＡＯＡ＿ＴＯ＿ＤＡＣ信号３６は、ＰＤＡＣ信号の所定の増大またはＮＤＡＣ信号の所定の低減の発生時に、あるいは言い換えれば、ＤＩＦＦ信号が、所定の電圧閾値量だけＰＤＡＣ信号レベルもしくはＮＤＡＣ信号レベルを通過すると設定される（すなわち、ＡＯＡ＿ＴＯ＿ＤＡＣイベントが生じる）。実際には、電圧閾値はＤＡＣステップの固定された数によって決定される。電圧閾値は、ＤＡＣ制御回路１０４内の２つのカウンタ２１６、２１８が所定のカウント値に到達することによって確立される。カウンタ２１６はＰＤＡＣ制御信号に応答し、カウンタ２１８はＮＤＡＣ制御信号に応答する。本明細書では、カウンタ２１６および２１８は６ビットカウンタである。

カウンタ２１６へのリセット入力は、カウンタ２１６が、ＰＯＳＣＯＭＰ信号３０が低レベルになるときにリセットされるようにインバータ２２０に結合される。カウンタ２１６は、ＰＤＡＣ信号１３０が、ＰＤＡＣ信号を超える立ち上がりのＤＩＦＦ信号１８を追跡するために増大されるときに作動可能である。この目的のために、示されるようにＡＮＤゲート２２４は、ＣＬＫ＿ＵＰＤＡＴＥ＿ＣＯＵＮＴＥＲ信号に結合された第１の入力、インバータ２２２を介してｐ＿ｈｏｌｄ信号の反転バージョンに応答する第２の入力、およびｐ＿ｕｐｄｎ信号に結合された第３の入力を有する。したがって、カウンタ２１６は、ＰＤＡＣカウンタ１０６がカウントアップされるときだけにクロックされる。

カウンタ２１８へのリセット入力はＰＯＳＣＯＭＰ信号３０に結合される。カウンタ２１８は、ＮＤＡＣ信号１３４が、ＮＤＡＣ信号を下回る立ち下がりのＤＩＦＦ信号１８を追跡するために低減されるときに作動可能である。この目的のために、示されるようにＡＮＤゲート２３０は、ＣＬＫ＿ＵＰＤＡＴＥ＿ＣＯＵＮＴＥＲ信号に結合された第１の入力、インバータ２２６を介してｎ＿ｈｏｌｄ信号の反転バージョンに応答する第２の入力、およびインバータ２２８を介してｎ＿ｕｐｄｎ信号の反転バージョンに結合された第３の入力を有する。したがって、カウンタ２１８は、ＮＤＡＣカウンタ１１４がカウントダウンするときだけにクロックされる。

カウンタ２１６およびカウンタ２１８の所定の出力は、ラッチ２３６にセット入力を供給するＯＲゲート２３４の入力に結合される。具体的には本明細書では、カウンタ２１６および２１８のカウント３２出力はＯＲゲート２３４に結合され、その結果、カウンタ２１６またはカウンタ２１８のいずれかが３２というカウント値に到達するときにＯＲゲート２３４の出力はラッチ２３６を設定するために、したがってラッチ２３６の出力で供給されるＡＯＡ＿ＴＯ＿ＤＡＣフラグ信号３６を設定するために高レベルになる。したがって、ＡＯＡ＿ＴＯ＿ＤＡＣ信号３６は、ＰＤＡＣカウンタ１０６が３２回インクリメントした（リセットされることなく）ときだけ、またはＮＤＡＣカウンタ１１４が３２回デクリメントした（リセットすることなく）ときだけ高レベルになる。様々なカウント値がＡＯＡ＿ＴＯ＿ＤＡＣイベントをトリガするために使用されることができることは理解されよう。例示の実施形態ではカウント３２は、検出器の出力信号がオフセットシフトにより切り替えできない上述のエラー状態を除去するためにＤＡＣの分解能および最小のＤＩＦＦピークツーピーク信号サイズに基づいて使用される。このようにしてＡＯＡ＿ＴＯ＿ＤＡＣ信号３６は、ＰＤＡＣ信号またはＮＤＡＣ信号が所定の数のステップをとった後にＡＯＡ＿ＴＯ＿ＤＡＣイベントを示すように高レベルになる。

ラッチ２３６は、ＰＯＳＣＯＭＰ信号３０のエッジ除去バージョン（ＤＥＬＴＡ＿ＰＯＳＣＯＭＰ信号が、ＰＯＳＣＯＭＰ信号の各遷移（すなわち、高レベルおよび低レベルの両方）が生じると所定の期間、アクティブであることを意味する）である第１の信号（ＤＥＬＴＡ＿ＰＯＳＣＯＭＰ）およびインバータ２３８を介してＣＮＴＸ＿ＬＡＴ信号の反転バージョンに応答する第２の入力を有するＯＲゲート２４０の出力に応答してリセットされる。例示の実施形態では、信号ＣＮＴＸ＿ＬＡＴ（図１０）はＰＯＳＣＯＭＰ信号の所定の数の遷移の後に遷移し、それによって動作の較正モードの最後および動作の実行モードの開始を示す。例えばＣＮＴＸ＿ＬＡＴ信号は、所定の数のＰＯＳＣＯＭＰ信号の遷移に応答して設定され、起動時にリセットされるラッチの出力で供給されることができる。したがってラッチ２３６は、以下の状態（ＰＯＳＣＯＭＰ信号の遷移または検出器が動作の実行モード内ではない場合）のいずれかが生じるとリセットされる。

ＡＧＧＲ＿ＵＰＤＡＴＥ信号は、下記のようにラッチ２４４および２４８ならびにゲート２４２および２４６によって生成される。ラッチ２４４は、ＡＯＡ＿ＴＯ＿ＤＡＣ信号３６が高レベルになることに応答して設定され、この条件によってＡＧＧＲ＿ＵＰＤＡＴＥ信号は、ラッチ２４４の出力およびＤＥＬＴＡ＿ＰＯＳＣＯＭＰ信号に応答するＡＮＤゲート２４６の動作によって次のＰＯＳＣＯＭＰ信号が遷移すると高レベルになる。図１１と共に明らかになるように、ＡＧＧＲ＿ＵＰＤＡＴＥ信号が高レベルであるとき、アグレッシブ更新コントローラ２１０はＰＤＡＣ制御信号およびＮＤＡＣ制御信号を供給する。ＡＧＧＲ＿ＵＰＤＡＴＥ信号は、下記の条件のいずれかが生じると低レベルになる。すなわち、カウンタ１９６が、３回（すなわち、ＰＣ＿ＣＮＴ３信号の遷移）などの所定のカウント（ＡＯＡ＿ＴＯ＿ＤＡＣイベントの開始からの）に到達するまたは検出器が動作の実行モード内にない。

より具体的にはＰＣ＿ＣＮＴ３信号は、カウンタ１９６によって生成され、アグレッシブ更新コントローラ２１０が、ＡＯＡ＿ＴＯ＿ＤＡＣイベントが生じた後にＰＤＡＣ１１０およびＮＤＡＣ１１８を制御する期間を決定する。具体的にはカウンタ１９６は、検出器が動作の実行モードに入るとき（すなわち、ＣＮＴＸ＿ＬＡＴ信号が高レベルになるとき）またはＡＧＧＲ＿ＵＰＤＡＴＥ信号が低レベルであるときのいずれかに高レベルになるＰＣ＿ＣＮＴ＿ＲＳＴ信号に応答してリセットされる。カウンタ１９６は、ＰＣ＿ＣＮＴ＿ＲＳＴ信号が低レベルであるときにＰＯＳＣＯＭＰ信号が遷移するとクロックされる。言い換えれば、カウンタ１９６は、ＡＧＧＲ＿ＵＰＤＡＴＥ信号が高レベルであるときに検出器が実行モード内にある限り作動可能である。したがって、カウンタ１９６は、アグレッシブ更新コントローラ２１０による制御が終了し、コンサーバティブ更新コントローラ２０８による制御が再開する前に通過しなければならない歯車の歯のある数を確立する。

図３Ａおよび図３Ｂも参照すると、コンサーバティブ更新コントローラ２０８に関する例示の実施形態は、Ｃｏｕｎｔ＿ＰＤＡＣ＿Ｄｏｗｎ信号２５２を生成するためにＰＯＳＣＯＭＰ信号３０、ＰＤＡＣ信号１３０およびＤＩＦＦ信号１８に応答する正の部分２５０を含むように示されている。示されるように負の回路部分２７０は、Ｃｏｕｎｔ＿ＮＤＡＣ＿Ｕｐ信号２５４を生成するためにＰＯＳＣＯＭＰ信号３０、ＮＤＡＣ信号１３４およびＤＩＦＦ信号１８に応答する。

回路部分２５０は、ＰＯＳＣＯＭＰ信号３０の反転バージョンによってクロックされ、比較器２８４の出力信号によってリセットされるカウンタ２７４を含む。カウンタ２７４は、所定数の正のクロック信号エッジ（すなわち、ＰＯＳＣＯＭＰ信号３０の負のエッジ）が生じたときに高レベルになるＣｏｕｎｔ＿４出力信号２７６を供給する。Ｃｏｕｎｔ＿４信号は、ＣＮＴＸ＿ＬＡＴ信号と同一でまたは実質的に同様でありうる。例示の実施形態では、所定の数の正のクロック信号エッジは４個である。しかし、この数が容易に変えられることができることは理解されよう。比較器２８４は、ＤＩＦＦ信号１８が抵抗２８６および電流源２８０によって確立されるＰＤＡＣ信号１３０より小さい所定のオフセット電圧である正の更新閾値信号（ＰＤＡＣ−Δｖ）を超えるときに高レベルになる出力信号を供給する。示されるように、カウンタ２７４の出力信号２７６はＡＮＤゲート２８８の入力に結合され、ＡＮＤゲート２８８への第２の入力はＰＯＳＣＯＭＰ信号３０によって供給される。

図４の例示のＤＩＦＦ信号１８、ＰＤＡＣ信号１３０、およびＰＤＡＣ−Δｖ信号も参照すると、ＰＤＡＣ信号１３０は、ＰＤＡＣ−ΔＶ信号レベルより低いＤＩＦＦ信号の４つの正のピークが生じると（すなわち、Ｃｏｕｎｔ＿４信号２７６が高レベルになるＰＯＳＣＯＭＰ信号の４つの負の遷移が生じると）１つのＰＤＡＣのインクリメント（すなわち、Ｃｏｕｎｔ＿ＰＤＡＣ＿Ｄｏｗｎ信号２５２が高レベルになる）だけ低下される。例えば、時間ｔ２およびｔ３でＰＤＡＣ信号１３０は、Ｃｏｕｎｔ＿４信号２７６がＰＯＳＣＯＭＰ信号の正のエッジで高レベルになるので１つのＤＡＣインクリメントだけ低下される。しかし、例えば時間ｔ１で生じるようにＤＩＦＦ信号がＰＤＡＣ−Δｖレベルを超えるとカウンタ２７４はリセットされ、ＤＩＦＦ信号の他の４つの正のピークが、ＰＤＡＣ信号が再び低下される前にＰＤＡＣ−Δｖ信号を超えなければならない。このようにしてＰＤＡＣ信号の限定された「内向き」の更新は、ＰＤＡＣ信号が、所定の数の連続したＤＩＦＦ信号の正のピークがＰＤＡＣ−ΔＶ信号レベルより低いときだけ低減されるので達成される。

ＰＤＡＣ信号１３０の「外向き」の更新は自由に生じる。言い換えれば、ＤＩＦＦ信号１８がＰＤＡＣ信号１３０を超えるときはいつでもＰＤＡＣ信号が、例えば時間ｔ０に示されるように増大する。

ＰＤＡＣ回路部分２５０と同様にＮＤＡＣ回路部分２７０は、ＰＯＳＣＯＭＰ信号３０によってクロックされ、比較器２９８の出力信号によってリセットされるカウンタ２９０を含む。カウンタ２９０は、例示の実施形態では４個などのＰＯＳＣＯＭＰ信号３０の所定の数の正のエッジが生じるときに高レベルになるＣｏｕｎｔ＿４出力信号２８２を供給する。比較器２９８は、ＤＩＦＦ信号１８が、抵抗２９２および電流源２９６によって確立されるＮＤＡＣ信号１３４より高い所定のオフセット電圧にある負の更新閾値信号ＮＤＡＣ＋Δｖを下回るときに高レベルになる出力信号を供給する。示されるようにカウンタ２９０の出力はＡＮＤゲート３００の入力に結合され、ＡＮＤゲート３００への第２の入力は、インバータ２９４の出力でＰＯＳＣＯＭＰ信号３０の反転バージョンによって供給される。

図４の例示のＤＩＦＦ信号１８、ＮＤＡＣ信号１３４、およびＮＤＡＣ＋Δｖ信号も参照すると、ＮＤＡＣ信号１３４は、ＮＤＡＣ＋ΔＶ信号レベルより大きいＤＩＦＦ信号の４つの負のピークが生じると（すなわち、ＰＯＳＣＯＭＰ信号の４つの正の遷移が生じて、Ｃｏｕｎｔ＿４信号２８２が高レベルになると）、１つのＮＤＡＣインクリメントだけ増大される（すなわち、Ｃｏｕｎｔ＿ＮＤＡＣ＿Ｕｐ信号２５４が高レベルになる）。例えば、時間ｔ２およびｔ３でＮＤＡＣ信号１３４は、Ｃｏｕｎｔ＿４信号２８２がＰＯＳＣＯＭＰ信号の正のエッジで高レベルになるので１つのＤＡＣインクリメントだけ上昇される。しかし、ＤＩＦＦ信号が、例えば図４内の時間ｔ１’で生じるようにＮＤＡＣ＋Δｖレベルを下回ると、カウンタ２９０はリセットされ、ＤＩＦＦ信号の他の４つの連続した負のピークは、ＮＤＡＣ信号が再び増大される前にＮＤＡＣ＋Δｖ信号より上になければならない。このようにしてＮＤＡＣ信号の限定された「内向き」の更新は、ＮＤＡＣ信号が、所定の数の連続したＤＩＦＦ信号の負のピークがＮＤＡＣ＋Δｖ信号レベルを超えるときだけ増大されるので達成される。

ＮＤＡＣ信号１３４の「外向き」の更新は自由に生じる。言い換えれば、ＤＩＦＦ信号１８がＮＤＡＣ信号１３４を下回るときはいつでもＮＤＡＣ信号が、例えば時間ｔ０で示されるように低減される。

図３Ｂの追加の回路部分３３０、３５０は、カウンタ１０６、１１４の動作をクロック信号に同期させる。この目的のために、ＰＤＡＣ部分３３０はｐ＿ｈｏｌｄ１信号２６４およびｐ＿ｕｐｄｎ１信号２６２を生成し、ＮＤＡＣ部分３５０はｎ＿ｈｏｌｄ１信号２６８およびｎ＿ｕｐｄｎ１信号２６６を生成する。

ＰＤＡＣ部分３３０は、ＡＮＤゲート３３４によって供給される入力、ＣＬＫ＿ＵＰＤＡＴＥ＿ＳＭ信号に応答するクロック入力、ＤＡＣ＿ＲＥＳＥＴ＿Ｎ信号によって供給されるリセット入力を有するラッチ３３２を含み、出力でｐ＿ｈｏｌｄ１信号２６４を供給する。示されるようにＡＮＤゲート３３４は、ＧＴ＿ＰＤＡＣ信号２５８およびＣｏｕｎｔ＿ＰＤＡＣ＿Ｄｏｗｎ信号２５２に応答する。

動作中、Ｃｏｕｎｔ＿ＰＤＡＣ＿Ｄｏｗｎ２５２が低レベルであり（ＰＤＡＣ−Δｖ信号レベルより低いＤＩＦＦ信号の４つの正のピークが生じていないことを示す）、ＰＤＡＣがＤＩＦＦより大きい（ＧＴ＿ＰＤＡＣが高レベルである）とき、ラッチ３３２への入力が高レベルであり、それによってｐ＿ｈｏｌｄ１信号２６４がＣＬＫ＿ＵＰＤＡＴＥ＿ＳＭ信号の次の立ち上がりエッジで高レベルになり、カウンタ１０６の値を保持し、それによってＰＤＡＣ信号１３０の更新を防止する。一方、Ｃｏｕｎｔ＿ＰＤＡＣ＿Ｄｏｗｎ２５２が高レベルであり（ＰＤＡＣ−Δｖ信号レベルより低いＤＩＦＦ信号の４つの正のピークが生じたことを示す）、ＰＤＡＣ信号がＤＩＦＦ信号より小さい（ＧＴ＿ＰＤＡＣが低レベルである）とき、ｐ＿ｈｏｌｄ１信号２６４は、ＣＬＫ＿ＵＰＤＡＴＥ＿ＳＭ信号の次の立ち上がりエッジで低レベルになって、カウンタ１０６がリリースされ、したがってカウントする。

ＰＤＡＣ部分３３０の第２のラッチ３４０は、ＮＡＮＤゲート３４２によって供給される入力、ＣＬＫ＿ＵＰＤＡＴＥ＿ＳＭ信号に応答するクロック入力、ＤＡＣ＿ＲＥＳＥＴ＿Ｎ信号によって供給されるリセット入力を有し、出力でｐ＿ｕｐｄｎ１信号２６２を供給する。示されるようにＮＡＮＤゲート３４２は、ＵＰＤＡＴＥ＿ＥＮ信号およびＣｏｕｎｔ＿ＰＤＡＣ＿Ｄｏｗｎ信号２５２に応答する。

動作中、Ｃｏｕｎｔ＿ＰＤＡＣ＿Ｄｏｗｎ信号２５２が高レベルであり（ＰＤＡＣ−Δｖ信号レベルより小さいＤＩＦＦ信号の４つの正のピークが生じたことを示す）、ＵＰＤＡＴＥ＿ＥＮ信号が高レベルである（ＤＡＣは、ＡＧＣ動作が終了したので自由に更新できることを示す）とき、ラッチ３４０への入力は低レベルであり、それによってｐ＿ｕｐｄｎ１信号２６２がＣＬＫ＿ＵＰＤＡＴＥ＿ＳＭ信号の次の立ち上がりエッジで低レベルになる。低レベルのｐ＿ｕｐｄｎ１信号２６２によって、例えば図４内の時間ｔ２およびｔ３で生じるようにカウンタ１０６がカウントダウンする。すべての他の条件下では、ラッチ入力およびｐ＿ｕｐｄｎ１信号２６２が高レベルのままであり、それによってカウンタ１０６の方向は、ＰＤＡＣ１１０が外側でＤＩＦＦ信号を自由に追跡することができるように上方であり、図４内の時間ｔ０で示されるように方向を増大する。

ＮＤＡＣ部分３５０は、下記のようにＰＤＡＣ部分と同様な方法で動作する。ラッチ３５２は、ＡＮＤゲート３５４の出力に結合された入力、ＣＬＫ＿ＵＰＤＡＴＥ＿ＳＭ信号に応答するクロック入力、ＤＡＣ＿ＲＥＳＥＴ＿Ｎ信号によって供給されるリセット入力を備え、出力でｎ＿ｈｏｌｄ１信号２６８を供給する。示されるようにＡＮＤゲート３５４は、ＬＴ＿ＮＤＡＣ信号２６０およびＣｏｕｎｔ＿ＮＤＡＣ＿Ｕｐ信号２５４に応答する。

動作中、Ｃｏｕｎｔ＿ＮＤＡＣ＿Ｕｐ信号２５４が低レベルであり（ＮＤＡＣ＋ΔＶ信号レベルより大きいＤＩＦＦ信号の４つの負のピークが生じていないことを示す）、ＮＤＡＣ信号１３４がＤＩＦＦ信号より小さい（ＬＴ＿ＮＤＡＣが高レベルである）とき、ラッチ３５２への入力が高レベルであり、それによってｎ＿ｈｏｌｄ１信号２６８がＣＬＫ＿ＵＰＤＡＴＥ＿ＳＭ信号の次の立ち上がりエッジで高レベルになり、カウンタ１１４の値を保持し、それによってＮＤＡＣ信号１３４の更新を防止する。一方、Ｃｏｕｎｔ＿ＮＤＡＣ＿Ｕｐ信号２５４が高レベルであり（ＮＤＡＣ＋ΔＶ信号レベルより大きいＤＩＦＦ信号の４つの負のピークが生じたことを示す）、ＮＤＡＣ信号がＤＩＦＦ信号より大きい（ＬＴ＿ＮＤＡＣが低レベルである）とき、ｎ＿ｈｏｌｄ１信号２６８はＣＬＫ＿ＵＰＤＡＴＥ＿ＳＭ信号の次の立ち上がりエッジで低レベルになって、カウンタ１１４がリリースされ、したがってカウントする。

ＮＤＡＣ部分３５０の第２のラッチ３５８は、ＮＡＮＤゲート３６０によって供給される入力、ＣＬＫ＿ＵＰＤＡＴＥ＿ＳＭ信号に応答するクロック入力、ＤＡＣ＿ＲＥＳＥＴ＿Ｎ信号によって供給されるリセット入力を有し、出力でｎ＿ｕｐｄｎ１信号２６６を供給する。示されるようにＮＡＮＤゲート３６０は、ＵＰＤＡＴＥ＿ＥＮ信号およびＣｏｕｎｔ＿ＮＤＡＣ＿Ｕｐ信号２５４に応答する。

動作中、Ｃｏｕｎｔ＿ＮＤＡＣ＿Ｕｐ信号２５４が高レベルであり（ＮＤＡＣ＋ΔＶ信号レベルより大きいＤＩＦＦ信号の４つの負のピークが生じたことを示す）、ＵＰＤＡＴＥ＿ＥＮ信号が高レベルである（ＤＡＣが、ＡＧＣ動作が終了したので自由に更新できることを示す）とき、ラッチ３５８への入力は低レベルであり、それによってｎ＿ｕｐｄｎ１信号２６６がＣＬＫ＿ＵＰＤＡＴＥ＿ＳＭ信号の次の立ち上がりエッジで低レベルになる。低レベルのｎ＿ｕｐｄｎ１信号２６６によって、例えば図４内の時間ｔ２’およびｔ３’で生じるようにカウンタ１１４がカウントアップする。すべての他の条件下ではラッチ入力およびｎ＿ｕｐｄｎ１信号２６６が高レベルのままであり、それによってカウント１１４の方向は、ＮＤＡＣ１１８が外側でＤＩＦＦ信号を自由に追跡することができるように下方であり、図４内の時間ｔ０’で示されるように方向を低減する。

図５を参照すると、アグレッシブ更新コントローラ２１０の例示の実施形態は、マルチプレクサ２１４がコントローラ２１０による制御を選択するときにＰＤＡＣカウンタ１０６を制御するためにｐ＿ｈｏｌｄ２信号およびｐ＿ｕｐｄｎ２信号を供給する正の回路部分３１０を含む。コントローラ２１０の負の回路部分３１２は、マルチプレクサ２１４がコントローラ２１０による制御を選択するときにＮＤＡＣカウンタ１１４を制御するためにｎ＿ｈｏｌｄ２信号およびｎ＿ｕｐｄｎ２信号を供給する。

全体的に、ＰＯＳＣＯＭＰ信号３０の各遷移が生じるとＰＤＡＣ信号およびＮＤＡＣ信号のうちの１つは、ＰＤＡＣ信号およびＮＤＡＣ信号のうちの１つが、ＤＩＦＦに続いてそれぞれ次の正のピークに上昇するまたは次の負のピークに下降することを許された後にＤＩＦＦ信号１８のレベルに更新されるまたはリセットされる。より具体的にはＰＯＳＣＯＭＰ信号は、ＤＩＦＦ信号がスイッチング閾値信号を超えるように上昇するときに第１の２値レベルになり、ＤＩＦＦ信号がスイッチング閾値信号を下回るときに第２の２値レベルになる。第２の２値レベルから第１の２値レベルへのＰＯＳＣＯＭＰ信号の各遷移が生じるとＰＤＡＣ信号１３０は、ＤＩＦＦ信号のレベルに更新され、その後にＤＩＦＦ信号に続いてその次の正のピーク値に上昇することを許される。同様に、第１の２値レベルから第２の２値レベルへのＰＯＳＣＯＭＰ信号の各遷移が生じるとＮＤＡＣ信号は、ＤＩＦＦ信号のレベルに更新され、その後にＤＩＦＦ信号に続いてその次の負のピークに下降することを許される。

更新コントローラ２１０はＤＩＦＦ信号およびＣＬＫ＿ＵＰＤＡＴＥ＿ＳＭ信号に応答する。示されるように更新コントローラ２１０は、ＰＯＳＣＯＭＰ信号３０、インバータ３９４からのＰＯＳＣＯＭＰ＿Ｎ信号、インバータ３９２からのＣＯＭＰ＿Ｐ＿Ｎ信号、およびインバータ３９６からのＣＯＭＰ＿Ｎ＿Ｎ信号にさらに応答する。

１つの実施形態では更新コントローラ２１０は、図６に示される状態マシンを用いて実現される。図６に示される更新コントローラ２１０の実装形態を考慮する前にＰＤＡＣ電圧およびＮＤＡＣ電圧が更新される方法が、ＰＤＡＣ信号１３０、ＮＤＡＣ信号１３４、スイッチング閾値信号Ｖ_ＴＨ、および結果として得られるＰＯＳＣＯＭＰ信号３０と共に例示のＤＩＦＦ信号１８を示す図７を参照して説明される。

図８および図９との関連を助成して説明されるように、検出器１０では２つのスイッチング閾値信号（ＴＨＲＥＳＨＨＩおよびＴＨＲＥＳＨＬＯ）があり、それぞれは任意の所与の時間で２つの閾値信号レベルのうちの１つにある。他の実施形態では、様々な信号レベルを仮定することによってヒステリシスを供給する単一のスイッチング閾値信号Ｖ_ＴＨであってよい。説明を簡単にするために、単一のスイッチング閾値信号Ｖ_ＴＨが図７に示される。示されるようにスイッチング閾値信号Ｖ_ＴＨは、ＤＩＦＦ信号が閾値信号を超えるときに６０％（ＰＤＡＣ−ＮＤＡＣ）などの第１のパーセンテージのピークツーピークＤＩＦＦ信号に対応する第１の信号レベルにある、またはＤＩＦＦ信号が閾値より小さいときに４０％（ＰＤＡＣ−ＮＤＡＣ）などの第２のパーセンテージのピークツーピークＤＩＦＦ信号に対応する第２の信号レベルにある。

ＰＯＳＣＯＭＰ信号３０の各遷移が生じるとＰＤＡＣ信号およびＮＤＡＣ信号は、ＤＩＦＦ信号のレベルにそれぞれ低減されるまたは増大される。具体的には、ＰＤＡＣ信号は、第１の極性を有するＰＯＳＣＯＭＰ信号の各遷移が生じるとＤＩＦＦ信号の値に低減され、ＮＤＡＣ信号は、第２の逆極性を有するＰＯＳＣＯＭＰ信号の各遷移が生じるとＤＩＦＦ信号のレベルに増大される。例示の実施形態では、ＰＤＡＣ信号は、３１８とラベル付けされたＰＯＳＣＯＭＰ信号の各正方向の遷移が生じると３１６とラベル付けされたＤＩＦＦ信号の値に低減され、ＮＤＡＣ信号は、３１４とラベル付けされたＰＯＳＣＯＭＰ信号の各負方向の遷移が生じると３２０とラベル付けされたＤＩＦＦ信号の値に増大される。その後、ＰＤＡＣ信号およびＮＤＡＣ信号は、ＤＩＦＦ信号のそれぞれ次の正のピークおよび負のピークを追跡することを許される。つまり、３２６とラベル付けされた時間で開始するとＰＤＡＣ信号は、３２８とラベル付けされた時間で生じる次の正のピークまで上昇してＤＩＦＦ信号を突きとめ、３２２とラベル付けされた時間で開始するとＮＤＡＣ信号は、３２４とラベル付けされた時間で生じる次の負のピークまで下降して追跡する。

例示の検出器１０ではアグレッシブ更新コントローラ２１０は、所定の数の歯車の歯がＡＯＡ＿ＴＯ＿ＤＡＣイベント後に通過することに対応する期間以外には一般に非動作である。また、コンサーバティブ更新コントローラ２０８は、ＡＧＣと閾値更新方式との間の矛盾を避けるために検出器１０の起動後のＰＯＳＣＯＭＰ信号の所定数の遷移の間、非動作である。例示の実施形態では、コンサーバティブ更新コントローラ２０８は、ＣＮＴＸ＿ＬＡＴ信号によって確立される起動後のＰＯＳＣＯＭＰ信号のいくつかの遷移の間、非動作である。

図６を参照すると、第１の状態図３６６は更新コントローラ２１０の正の部分３１０の動作を示し、第２の状態図３６８は更新コントローラ２１０の負の部分３１２の動作を示す。特定の状態の第１の桁（例えば、状態００に関する０、状態０１に関する０、状態１０に関する１、および状態１１に関する１）は、各カウンタ１０６、１１４（図１および図２）へのホールド入力がアサートされるか否かを示し、第２の桁は、各カウンタへのＵＰＤＮ入力が、カウンタ１０６、１１４が更新コントローラ２１０によって制御されるときにアサートされるか否かを示す。

更新コントローラ２１０の正の部分３１０に関する状態図３６６を考慮すると、状態００ではカウンタ１０６は作動可能にされカウントダウンする（すなわち、ｐ＿ｕｐｄｎ２信号が低レベルであり、ｐ＿ｈｏｌｄ２信号が低レベルである）。更新コントローラ２１０は、図７内の期間３１６中にこの状態にある。ＤＩＦＦ信号が図７内の時間３２６で生じるようにＰＤＡＣ電圧１３０を超えると状態マシンは、カウンタ１０６が作動可能にされカウントアップする（すなわち、ｐ＿ｕｐｄｎ２信号が高レベルであり、ｐ＿ｈｏｌｄ２信号が低レベルのままである）状態０１に遷移する。ＰＤＡＣ電圧がＤＩＦＦ信号を超えると状態マシンは、ｐ＿ｈｏｌｄ２信号がカウンタ１０６を非動作にする高レベルであり、ｐ＿ｕｐｄｎ２信号が高レベルである状態１１に遷移する。

状態マシンが状態１１にとどまり、ＮＤＡＣ電圧が、ＤＩＦＦ電圧がＰＤＡＣ電圧を再び超えるまたはＰＯＳＣＯＭＰ信号が低レベルに遷移するのいずれかまで一定に保持される。ＤＩＦＦ電圧がＰＤＡＣ電圧を超える場合、状態マシンは状態０１に戻り、カウンタ１０６はカウントアップし続ける。状態マシンは、ＰＤＡＣ電圧がＤＩＦＦ信号のレベルから次の正のピークまで（すなわち、図７内の時間３２６と３２８との間）上昇するとき、状態０１と１１との間で遷移するこのループにとどまる。

ＰＯＳＣＯＭＰ信号が低レベルに遷移するとき、ｐ＿ｈｏｌｄ２信号がカウンタ１０６を非動作にする高レベルのままであり、ｐ＿ｕｐｄｎ２信号が低レベルである状態１０に入る。ＰＯＳＣＯＭＰ信号が高レベルに遷移すると、状態００に再び入り、カウンタ１０６はカウントダウンし、それによってＰＤＡＣ電圧をＤＩＦＦ信号レベルにリセットする。状態１０が除外されうる（点線によって示されるように）ことは当業者によって理解されよう。この場合には状態マシンは、ＰＯＳＣＯＭＰ信号が正方向に遷移すると状態１１から状態００に直接遷移する。

更新コントローラ２１０の負の部分３１２に関する状態図３６８は、状態図３６６に対して対称的であるが極性が逆である。具体的には、状態００ではカウンタ１１４は作動可能にされカウントアップする（すなわち、ｎ＿ｕｐｄｎ２信号が低レベルであり、ｎ＿ｈｏｌｄ２信号が低レベルである）。更新コントローラ２１０は、図７内の期間３２０中にこの状態００にある。

ＤＩＦＦ信号が図７内の時間３２２で生じるようにＮＤＡＣ信号より小さいと状態マシンは、カウンタ１１４が作動可能にされカウントダウンする（すなわち、ｎ＿ｕｐｄｎ２信号が高レベルであり、ｎ＿ｈｏｌｄ２信号が低レベルのままである）状態０１に遷移する。ＤＩＦＦ信号が図７内の時間３２４で生じるようにＮＤＡＣ電圧を超えると状態マシンは、カウンタ１１４が非動作にされ、ｎ＿ｕｐｄｎ２信号が高レベルである状態１１に遷移する。

状態マシンが状態１１にとどまり、ＤＩＦＦ電圧がＮＤＡＣ電圧より再び小さくなるまたはＰＯＳＣＯＭＰ信号が高レベルに遷移するのいずれかまで、ＮＤＡＣ電圧は一定に保持される。ＤＩＦＦ電圧がＮＤＡＣ電圧を下回るとき、状態マシンは状態０１に戻り、カウンタ１１４はカウントダウンし続ける。状態マシンは、ＮＤＡＣ電圧がＤＩＦＦ信号のレベルから次の負のピークに（すなわち、図７内の時間３２２と３２４との間）下降するときに状態０１と１１との間を遷移するこのループにとどまる。

ＰＯＳＣＯＭＰ信号が高レベルに遷移するとき、ｎ＿ｈｏｌｄ２信号がカウンタ１１４を非動作にする低レベルのままであり、ｎ＿ｕｐｄｎ２信号が高レベルである状態１０に入る。ＰＯＳＣＯＭＰ信号が低レベルに遷移すると、次いで状態００に再び入り、カウンタ１１４はカウントアップし、それによってＮＤＡＣ電圧をＤＩＦＦ電圧レベルにリセットする。再び本明細書では、状態１０が除外されうる（点線によって示されるように）ことは当業者によって理解されよう。この場合には状態マシンは、ＰＯＳＣＯＭＰ信号が負方向に遷移をすると状態１１から状態００に直接遷移する。

状態図３６６、３６８（または状態図３６６、３６８内の点線によって変更されるように）が、様々な回路を用いて実現されることができることは当業者によって理解されよう。１つの適切な実装形態が図５に示される。具体的にはｐ＿ｈｏｌｄ２信号が、ＮＡＮＤゲート３７０、３７２、３７４およびフリップフロップ３７６を用いて生成される。ゲート３７０は、ｐ＿ｕｐｄｎ２信号およびインバータ３９２の出力で供給されるＣＯＭＰ＿Ｐ＿Ｎ信号に応答する。ゲート３７２は、ｐ＿ｈｏｌｄ２信号、ｐ＿ｕｐｄｎ２＿ｎ信号、およびＰＯＳＣＯＭＰ＿Ｎ信号に応答する。ゲート３７０および３７２の出力はゲート３７４の入力に結合され、ゲート３７４はその出力でフリップフロップ３７６にＤ入力を供給する。フリップフロップ３７６は、ＣＬＫ＿ＵＰＤＡＴＥ＿ＳＭ信号によってクロックされ、検出器１０が起動するとＤＡＣ＿ＲＥＳＥＴ＿Ｎ信号によってリセットされる。

図示されるようにｐ＿ｕｐｄｎ２信号およびｐ＿ｕｐｄｎ２＿ｎ信号は、ＮＡＮＤゲート３８０、３８２、３８４、および３８６、ＡＮＤゲート３８８、ならびにフリップフロップ３９０によって生成される。具体的には示されるように、ゲート３８０はｐ＿ｈｏｌｄ２信号およびｐ＿ｕｐｄｎ２＿ｎ信号に応答し、ゲート３８２はｐ＿ｈｏｌｄ２信号、ＣＯＭＰ＿Ｐ＿Ｎ信号、およびＰＯＳＣＯＭＰ＿Ｎ信号に応答し、ゲート３８４はｐ＿ｕｐｄｎ２＿ｎ信号およびＣＯＭＰ＿Ｐ＿Ｎ信号に応答する。ゲート３８０、３８２、および３８４の出力はゲート３８６の入力に結合され、ゲート３８６の出力はＡＮＤゲート３８８への入力を供給する。ゲート３８８へのさらなる入力は、検出器の起動後にＰＯＳＣＯＭＰ信号の所定の数の遷移の後に更新コントローラの正の部分を作動可能にするＣＮＴＸ＿ＬＡＴ信号によって供給される。ゲート３８８の出力はフリップフロップ３９０にＤ入力を供給する。フリップフロップ３９０は、ＣＬＫ＿ＵＰＤＴＥ＿ＳＭ信号によってクロックされ、検出器の起動後にＤＡＣ＿ＲＥＳＥＴ＿Ｎ信号によってリセットされる。

更新コントローラ２１０の負の部分３１２は、正の部分３１０と実質的に同様である。したがって、ｎ＿ｈｏｌｄ２信号はＮＡＮＤゲート３９８、４００、４０２およびフリップフロップ４０４を用いて生成される。ゲート３９８は、ｎ＿ｕｐｄｎ２＿ｎ信号およびインバータ３９６の出力で供給されるＣＯＭＰ＿Ｎ＿Ｎ信号に応答する。ゲート４００は、ｎ＿ｈｏｌｄ２信号、ｎ＿ｕｐｄｎ２信号、およびＰＯＳＣＯＭＰ信号に応答する。ゲート３９８および４００の出力はゲート４０２の入力に結合され、ゲート４０２はその出力でフリップフロップ４０４にＤ入力を供給する。フリップフロップ４０４は、ＣＬＫ＿ＵＰＤＡＴＥ＿ＳＭ信号によってクロックされ、検出器１０が起動するとＤＡＣ＿ＲＥＳＥＴ＿Ｎ信号によってリセットされる。

図示されるようにｎ＿ｕｐｄｎ２信号は、ＮＡＮＤゲート４０６、４０８、４１０、および４１２、ＡＮＤゲート４１４、ならびにフリップフロップ４１６によって生成される。具体的には示されるように、ゲート４０６はｎ＿ｈｏｌｄ２信号およびｎ＿ｕｐｄｎ２信号に応答し、ゲート４０８はｎ＿ｈｏｌｄ２信号、ＣＯＭＰ＿Ｎ＿Ｎ信号、およびＰＯＳＣＯＭＰ信号に応答し、ゲート４１２はｎ＿ｕｐｄｎ２信号およびＣＯＭＰ＿Ｎ＿Ｎ信号に応答する。ゲート４０６、４０８、および４１２の出力はゲート４１０の入力に結合され、ゲート４１０の出力はＡＮＤゲート４１４への入力を供給する。ゲート４１４へのさらなる入力は、検出器の起動後にＰＯＳＣＯＭＰ信号の所定の数の遷移の後に更新コントローラの負の部分を作動可能にするＣＮＴＸ＿ＬＡＴ信号によって供給される。ゲート４１４の出力は、フリップフロップ４１６にＤ入力を供給する。フリップフロップ４１６は、ＣＬＫ＿ＵＰＤＡＴＥ＿ＳＭ信号によってクロックされ、検出器が起動するとＤＡＣ＿ＲＥＳＥＴ＿Ｎ信号によってリセットされる。

アグレッシブ更新コントローラ２１０の上記の議論から明らかなように、このコントローラの制御下でのＰＤＡＣ信号１３０およびＮＤＡＣ信号１３４の更新は、ＤＩＦＦ信号の正のピークおよび負のピークを追跡することでの比較的高い精度をもたらす。これは、ＰＤＡＣ信号およびＮＤＡＣ信号がサイクルごとに（すなわち、ＰＯＳＣＯＭＰ信号のあらゆる遷移が生じると）ＤＩＦＦ信号の現在のレベルに「内向き」に更新され、「外向き」の方向にＰＤＡＣ信号およびＮＤＡＣ信号を自由に追跡することを許されるためである。しかし、ＰＤＡＣ信号およびＮＤＡＣ信号がＤＩＦＦ信号上の雑音上で得ることができる場合があり、雑音がＤＡＣ分解能より大きい大きさを有する場合、スイッチングポイントは、ＤＡＣが雑音の影響に基づいて異なるコードに定めるときに１つの歯から次の歯へおよび１つの回転から次の回転へわずかにシフトされ、それによってジッタまたは位相エラーをもたらすことになる。

コンサーバティブ更新コントローラ２０８の上記の議論から明らかなように、このコントローラの制御下のＰＤＡＣ信号１３０およびＮＤＡＣ信号１３４の更新は、ＰＤＡＣ信号およびＮＤＡＣ信号の「内向き」の更新が、ＰＤＡＣ−Δｖ信号およびＮＤＡＣ＋Δｖ信号よりそれぞれ小さいまたは大きい所定数の正のピークまたは負のピークが生じた後だけに更新することによって限定されるので、アグレッシブ更新コントローラよりわずかに劣る精度をもたらしうる。アグレッシブ更新コントローラ２１０と同様にコンサーバティブ更新コントローラ２０８も「外向き」の方向にＰＤＡＣ信号およびＮＤＡＣ信号を自由に追跡することを可能にする。したがって、コンサーバティブ更新コントローラ２０８がアグレッシブ更新コントローラよりいくぶん良好なジッタ性能を有することができるが、コンサーバティブ更新コントローラは内向きの更新が限定されるのでわずかに劣る精度をもたらしうる。

アグレッシブ更新コントローラ２１０によってＰＤＡＣ信号およびＮＤＡＣ信号がより迅速に（すなわち、ＰＯＳＣＯＭＰ信号のあらゆる遷移が生じると）ＤＩＦＦ信号を内向きに追跡するので、図１１の波形によって示されるように、ＡＯＡ＿ＴＯ＿ＤＡＣイベント後の期間にＰＤＡＣ１１０およびＮＤＡＣ１１８を制御するためにアグレッシブ更新コントローラ２１０を使用することが望ましくてよい。しかし、単一の更新コントローラ２０６または２１０がすべての動作条件下でＰＤＡＣカウンタおよびＮＤＡＣカウンタを制御するために使用されることができることは当業者によって理解されよう。

他の方式が、ＰＤＡＣ信号およびＮＤＡＣ信号を更新するために可能であり、したがってスイッチング閾値信号をピークツーピークのＤＩＦＦ信号の所望のパーセンテージに保持することも可能であることは理解されよう。代替の更新方式の例は、上述の米国特許第６５２５５３１号内で説明される。

図８を参照すると、比較器回路２００がより詳細に示されている。上述のようにＰＤＡＣ信号１３０およびＮＤＡＣ信号１３４は、信号１４０、１４８、および１４４がピークツーピークのＤＩＦＦ信号の３つの異なるパーセンテージで生成される抵抗１２２、１２４、１２６および１２８に結合される。１つの例示の実施形態では、上位の閾値信号レベル１４０はピークツーピークのＤＩＦＦ信号の約７５％にあり、第２の中央の閾値信号レベル１４８はピークツーピークのＤＩＦＦ信号の約５０％にあり、第３の下位の閾値信号レベル１４４はピークツーピークのＤＩＦＦ信号の約２５％にある。図示されるようにスイッチ１５４ａ〜１５４ｄは、３つの閾値レベルのうちの１つを比較器１６８および１７０に印加するように配置され制御される。より具体的には、スイッチ１５４ａは比較器１６８のＣＯＭＰＨＩ出力信号の反転バージョンまたは信号ＣＯＭＰＨＩＮによって制御され、スイッチ１５４ｂはＣＯＭＰＨＩ信号によって制御される。この構成の場合では、ＣＯＭＰＨＩ信号の状態に応じて上位の閾値レベルまたは中央の閾値レベルのいずれかが、ＣＯＭＰＨＩ信号を供給するためにＤＩＦＦ信号との比較用にスイッチング閾値信号ＴＨＲＥＳＨＨＩとして比較器１６８の反転入力に供給される。同様に、スイッチ１５４ｃは比較器１７０のＣＯＭＰＬＯ出力信号の反転バージョンまたは信号ＣＯＭＰＬＯＮによって制御され、スイッチ１５４ｄはＣＯＭＰＬＯ信号によって制御される。この構成の場合では、ＣＯＭＰＬＯ信号の状態に応じて中央の閾値レベルまたは下位の閾値レベルのいずれかが、ＣＯＭＰＬＯ信号を供給するためにＤＩＦＦ信号との比較用にスイッチング閾値信号ＴＨＲＥＳＨＬＯとして比較器１７０の反転入力に供給される。

図示されるように出力論理回路１７２は、Ｄフリップフロップ１３６のクロック入力に信号１３４を供給するためにＣＯＭＰＨＩ信号およびＣＯＭＰＬＯ信号に応答する排他的ＯＲ（ＸＯＲ）ゲート１３２を含む。フリップフロップ１３６へのＤ入力は示されるようにＱＮ出力に結合され、ＰＯＳＣＯＭＰ信号３０はＱ出力で供給される。図示されるように、フリップフロップ１３６へのセット入力はＣＯＭＰＨＩ信号およびＣＯＭＰＬＯ信号に応答するＡＮＤゲート１５０によって制御され、フリップフロップ１３６のリセット入力はＣＯＭＰＨＩ信号およびＣＯＭＰＬＯ信号に応答するＮＯＲゲート１５２によって制御される。

比較器回路２００によって供給される検出器１０のヒステリシス動作が図９と共に説明される。図９は、ＴＨＲＥＳＨＨＩ信号およびＴＨＲＥＳＨＬＯ信号に関して例示のＤＩＦＦ信号１８を示す。得られる検出器の出力信号またはＰＯＳＣＯＭＰ信号３０も図９に示される。

動作中、ＤＩＦＦ信号１８が外側の閾値レベル１４０または１４４を通過する（すなわち、外側の閾値基準を満たす）場合、各スイッチング閾値信号（ＴＨＲＥＳＨＨＩおよびＴＨＲＥＳＨＬＯ）は中央の閾値レベル１４８に（本明細書ではピークツーピークのＤＩＦＦ信号の５０％に）設定される。例えば、ＤＩＦＦ信号が低レベルから高レベルへの方向に上位の閾値レベル１４０を通過するとき、スイッチ１５４ｂはＴＨＲＥＳＨＨＩ信号を中央の閾値レベル１４８に設定するために閉じられ、ＤＩＦＦ信号が高レベルから低レベルへの方向に下位の閾値レベル１４４を通過するとき、スイッチ１５４ｃはＴＨＲＥＳＨＬＯ信号を中央の閾値レベル１４８に設定するために閉じられる。ＰＯＳＣＯＭＰ信号は、比較器１６８の出力（ＣＯＭＰＨＩ）が低レベルに切り替わるときにおよび比較器１７０の出力（ＣＯＭＰＬＯ）が高レベルに切り替わるときに（本明細書では、時間ｔ１〜ｔ６、ｔ８〜ｔ１１、ｔ１３〜ｔ１６で）中央の閾値レベル１４８で遷移する。

あるいは、ＤＩＦＦ信号１８が外側の閾値信号１４０、１４４を越えない場合、スイッチ１５４ａおよび１５４ｄが閉じられ、それによってこの種のＤＩＦＦ信号の条件下でヒステリシスを供給するためにＴＨＲＥＳＨＨＩ信号を上位の閾値レベル１４０に設定し、ＴＨＲＥＳＨＬＯ信号を下位の閾値レベル１４４に設定する。より具体的には、ＤＩＦＦ信号が低レベルから高レベルへの方向に中央の閾値１４８を通過するとき、スイッチ１５４ｄが閉じられ、それによって本明細書では時間ｔ１１で生じるようにＴＨＲＥＳＨＬＯ信号を下位の閾値信号レベル１４４に設定する。ＤＩＦＦ信号が高レベルから低レベルへの方向に中央の閾値１４８を通過するとき、ＴＨＲＥＳＨＨＩ信号は、本明細書では時間ｔ６で生じるように上位の閾値信号レベル１４０に設定される。ＰＯＳＣＯＭＰ信号は、下記の条件下では名目上のスイッチングポイント１４８ではなくヒステリシスポイント（１４０、１４４）で遷移する。すなわち、ＰＯＳＣＯＭＰ信号は、比較器１６８の出力（ＣＯＭＰＨＩ）が低レベルであり、ＰＯＳＣＯＭＰが高レベルであり、ＣＯＭＰＬＯ信号が低レベルに切り替わる（時間ｔ１２で）ときに下位の閾値レベル１４４で遷移し、ＰＯＳＣＯＭＰ信号は、ＣＯＭＰＬＯ信号が高レベルであり、ＰＯＳＣＯＭＰが低レベルであり、ＣＯＭＰＨＩ信号が高レベルに切り替わる（時間ｔ７で）ときに上位の閾値レベル１４０で遷移する。

上述のヒステリシス方式は５０％または中央の閾値レベルでのスイッチングをもたらし、それによって外側の閾値基準が満たされるときに通常の動作条件下でより高い精度のスイッチングをもたらすことは有利である。一方、ＤＩＦＦ信号が外側の閾値基準を満たさないときにヒステリシスが供給され、それによって雑音および振動に対する耐量をもたらすことは有利である。

図１０を参照するとＡＯＡ／ＡＧＣ学習回路２２は、ＡＯＡ＿ＴＯ＿ＤＡＣ信号３６に応答し、制御信号２６、２８をＡＯＡ回路４４（図１）のカウンタ２０に供給し、制御信号３２をＡＧＣカウンタ７０（図１）に供給する。具体的には回路２２は、クロック信号ＡＯＡ＿ＣＬＫ２６をカウンタ２０に供給し、カウンタ２０の方向を制御するために信号ＡＯＡ＿ＣＮＴＲ＿ＵＰＤＮ２８を供給する。ＡＯＡ＿ＴＯ＿ＤＡＣ信号３６が設定されるとき、正のオフセット閾値信号および負のオフセット閾値信号が各固定されたレベルからそれぞれＰＤＡＣ信号およびＮＤＡＣ信号のレベルに切り替えられ、それによってＤＩＦＦ信号がその現在のレベルにクランプされることを想起されたい。

図示されるようにＡＯＡ／ＡＧＣ学習回路２２は、ＴＯＯ＿ＢＩＧＲ信号、ＴＯＯ＿ＢＩＧＣ信号、ＴＯＯ＿ＳＭＡＬＬＲ信号、およびＴＯＯ＿ＳＭＡＬＬＣ信号を生成するためにＶｒｅｇ電圧と接地の間の直列に配置された抵抗４３０、４３２、４３４、４３６、および４３８を含む抵抗分割器を含み、ここで、信号名の最後の「Ｒ」は動作の実行モード中での使用を示し、信号名の最後の「Ｃ」は動作の較正モード中での使用を示す。Ｖｒｅｇ電圧が約３．５ボルトである１つの例示の実施形態では、ＴＯＯ＿ＢＩＧＲ信号は２．７５ボルトの名目上の電圧を有し、ＴＯＯ＿ＢＩＧＣ信号は２．２５ボルトの名目上の電圧を有し、ＴＯＯ＿ＳＭＡＬＬＲ信号は１．２５ボルトの名目上の電圧を有し、ＴＯＯ＿ＳＭＡＬＬＣ信号は０．７５ボルトの名目上の電圧を有する。示されるように信号ＴＯＯ＿ＢＩＧＲ、ＴＯＯ＿ＢＩＧＣ、ＴＯＯ＿ＳＭＡＬＬＲ、およびＴＯＯ＿ＳＭＡＬＬＣのそれぞれは、各スイッチ４４２、４４４、４４６、および４４８に結合される。示されるように、ＰＤＡＣ信号１３０およびＮＤＡＣ信号１３４は各スイッチ４４０および４５０に結合される。

スイッチ４４０〜４５０のそれぞれは、比較器４２０、４２２の入力にさらに結合される。具体的には、スイッチ４４０、４４２、および４４４は比較器４２０の反転入力に結合され、スイッチ４４６、４４８、および４５０は比較器４２２の反転入力に結合される。比較器４２０、４２２のそれぞれの非反転入力はＤＩＦＦ信号１８に結合される。比較器４２０の出力はＳＩＧ＿ＴＯＯ＿ＢＩＧ信号を供給し、比較器４２２の出力はＳＩＧ＿ＴＯＯ＿ＳＭＡＬＬ信号を供給し、両方がＯＲゲート４２４にさらに結合される。示されるように、ゲート４２４はＯＯ＿ＲＡＮＧＥ信号をＯＲゲート４２８に供給する。ＯＲゲート４２８への第２の入力は、下記で説明されるＢＵＲＰ＿ＥＮ信号によって供給される。全体的にワンショット４２６は、検出器が動作の起動モード内にあるときにまたはＯＯ＿ＲＡＮＧＥ信号が高レベルであるときにＡＯＡ＿ＣＬＫ信号２６を供給するために作動可能である。

スイッチ４４２および４４８はＣＮＴＸ＿ＬＡＴ信号と実質的に同一であるＲＵＮ＿ＭＯＤＥ信号によって制御され、その結果、動作の実行モード中にこれらのスイッチは、ＴＯＯ＿ＢＩＧＲ信号およびＴＯＯ＿ＳＭＡＬＬＲ信号を比較器４２０および４２２の入力に結合するために閉じられる。スイッチ４４４および４４６はＣＮＴＸ＿ＬＡＴ信号の反転バージョンと実質的に同一であるＣＡＬ＿ＭＯＤＥ信号によって制御され、その結果、較正モード中にこれらのスイッチは、ＴＯＯ＿ＢＩＧＣ信号およびＴＯＯ＿ＳＭＡＬＬＣ信号を比較器４２０および４２２の入力に結合するために閉じられる。スイッチ４４０および４５０はＡＯＡ＿ＴＯ＿ＤＡＣ信号３６によって制御され、その結果、ＡＯＡ＿ＴＯ＿ＤＡＣイベントに応答してこれらのスイッチは、ＰＤＡＣ信号およびＮＤＡＣ信号を比較器４２０および４２２に結合するために閉じられる。制御信号ＡＯＡ＿ＴＯ＿ＤＡＣ、ＲＵＮ＿ＭＯＤＥ、およびＣＡＬ＿ＭＯＤＥは、この種の１つの信号だけが任意の所与の時間に各スイッチを閉じるために高レベルであるという意味で相互に排他的である。

ＡＯＡ／ＡＧＣ学習回路２２は、比較器４５６の反転入力に基準電圧（本明細書ではＶｒｅｇ電圧の１／２の電圧レベル）を供給する抵抗４５２および４５４を含むさらなる抵抗分割器を含む。この基準電圧は、カウンタ２０（図１）に結合されるＡＯＡ＿ＣＮＴＲ＿ＵＰＤＮ信号２８を供給するためにＤＩＦＦ信号と比較される。したがって、例示の実施形態では、ＤＩＦＦ信号１８が約１．７５ボルト（すなわち、Ｖｒｅｇ／２）より大きい場合、ＡＯＡ＿ＣＮＴＲ＿ＵＰＤＮ信号２８は論理高レベルにあり、ＤＩＦＦ信号１８が約１．７５ボルトより小さい場合、ＡＯＡ＿ＣＮＴＲ＿ＵＰＤＮ信号２８は論理低レベルにある。本明細書では、論理高レベルのＡＯＡ＿ＣＮＴＲ＿ＵＰＤＮ信号２８によってカウント２０はカウントアップし、論理低レベルのＡＯＡ＿ＣＮＴＲ＿ＵＰＤＮ信号２８によってカウンタ２０はカウントダウンする。

ＡＯＡ＿ＣＮＴＲ＿ＵＰＤＮ信号２８は、インバータ４６０によって供給されるＰＯＷＥＲＵＰ信号の反転バージョンによってクロックされるフリップフロップ４５８にさらに結合される。ＰＯＷＥＲＵＰ信号は、検出器が電源を入れられた後に生じる所定の継続期間を有するパルスである。ＡＯＡ＿ＣＮＴＲ＿ＵＰＤＮ信号２８は、排他的ＯＲ（ＸＯＲ）ゲート４６２にさらに結合される。フリップフロップ４５８は、電源投入時に比較器４５６の状態をラッチし、その結果、ＸＯＲゲート４６２の出力が、Ｖｒｅｇ／２に対するＤＩＦＦ信号のレベルが電源投入以来、変化したか否かの表示を行う。ＸＯＲゲート４６２の出力はＯＲゲート４６６の入力に結合され、ＯＲゲート４６６の第２の入力は、ＡＯＡカウンタ７０（図１）がその最高のカウント値（それ以上のオフセットステップが可能でないことを意味する）にあるときに高レベルであるＡＯＡ＿ＣＮＴ＿ＯＶＥＲＦＬＯＷ信号に応答する。したがって、ＯＲゲート４６６の出力は、ＡＯＡカウンタ７０が範囲外で動作するときまたはＤＩＦＦ信号がＶｒｅｇ／２を通過したときのいずれかのときに高レベルである。示されるようにＯＲゲート４６６の出力は、ＰＯＷＥＲＵＰ信号によって設定されるラッチ４６８をリセットする。ラッチ４６８の出力は、検出器１０が動作の起動モード内にあるときに高レベルであるＢＵＲＰ＿ＥＮ信号を供給する。

ＡＯＡイベントは検出器の動作の３つのモード中に生じることができる。すなわち、ＡＯＡワンショット４２６が、ＤＩＦＦ信号がＶｒｅｇ／２電圧レベルを越えるまでまたはＡＯＡカウンタ２０（図１）が範囲外で動作するまで自走している起動モード中、ＡＯＡステップがＴＯＯ＿ＢＩＧＣ／ＴＯＯ＿ＳＭＡＬＬＣレベルに応答して生じる較正モード中、およびＡＯＡステップがＴＯＯ＿ＢＩＧＲ／ＴＯＯ＿ＳＭＡＬＬＲレベルに応答して生じるまたは代替としてＡＯＡ＿ＴＯ＿ＤＡＣイベントが生じる実行モード中。

より具体的には、動作中、起動モード中にＡＯＡカウンタ２０（図１）は、ＤＩＦＦ信号がＤＩＦＦ信号を中央に置こうとしてそのダイナミックレンジの中央を越えてシフトされる（またはＡＯＡの範囲外で動作する）まで連続的にステップする。較正モード中、スイッチ４４４および４４６は閉じられ、比較器４２０および４２２はＤＩＦＦ信号１８をＴＯＯ＿ＢＩＧＣおよびＴＯＯ＿ＳＭＡＬＬＣのうちのより厳しいオフセット閾値レベルと比較する。ＤＩＦＦ信号がこれらのオフセット閾値レベルのいずれかを超える場合、ＯＲゲート４２４の出力はワンショット４２６を作動可能にするように高レベルになり、それによってＡＯＡカウンタ２０（図１）がクロックされる。ＤＩＦＦ信号によって超えられるのがＴＯＯ＿ＢＩＧＣ信号である場合、ＤＩＦＦ信号はＶｒｅｇ／２より大きく、ＡＯＡ＿ＣＮＴＲ＿ＵＰＤＮ信号２８は高レベルであることになり、それによってカウンタ２０は、電流Ｉをより正にし、ＤＩＦＦ信号を低減するようにカウントアップする。この処理は、ＤＩＦＦ信号の正のピークがＴＯＯ＿ＢＩＧＣ信号レベルより小さくなるまで続くことになる。一方、ＤＩＦＦ信号によって超えられるのがＴＯＯ＿ＳＭＡＬＬＣレベル信号である場合、ＤＩＦＦ信号はＶｒｅｇ／２より小さく、ＡＯＡ＿ＣＮＴＲ＿ＵＰＤＮ信号２８は低レベルであることになり、それによってカウンタ２０は、電流をより負にし、ＤＩＦＦ信号を増大するようにカウントダウンする。この処理は、ＤＩＦＦ信号の負のピークがＴＯＯ＿ＳＭＡＬＬＣ信号レベルより大きくなるまで続くことになる。このようにして、較正モード動作中にＤＩＦＦ信号は、ＴＯＯ＿ＳＭＡＬＬＣ信号およびＴＯＯ＿ＢＩＧＣ信号のレベルにクランプされる。

ＡＯＡ＿ＴＯ＿ＤＡＣイベントが生じ、ＡＯＡ＿ＴＯ＿ＤＡＣ信号３６が高レベルになるとき、スイッチ４４０および４５０が閉じられ、比較器４２０および４２２はＤＩＦＦ信号１８をそれぞれＰＤＡＣ信号１３０およびＮＤＡＣ信号１３４と比較する。ＤＩＦＦ信号がＰＤＡＣ信号またはＮＤＡＣ信号のいずれかを超える場合、ＯＲゲート４２４の出力は、ワンショット４２６を作動可能にするために高レベルになり、それによってＡＯＡカウンタ２０（図１）がクロックされる。ＤＩＦＦ信号によって超えられるのがＰＤＡＣ信号レベルである場合、ＤＩＦＦ信号はＶｒｅｇ／２より大きく、ＡＯＡ＿ＣＮＴＲ＿ＵＰＤＮ信号２８は高レベルであることになり、それによってカウンタ２０は、電流Ｉを増大し、ＤＩＦＦ信号を低減するようにカウントアップする。この処理は、ＤＩＦＦ信号の正のピークがＰＤＡＣ信号より小さくなるまで続くことになる。一方、ＤＩＦＦ信号によって超えられるのがＮＤＡＣ信号レベルである場合、ＤＩＦＦ信号はＶｒｅｇ／２より小さく、ＡＯＡ＿ＣＮＴＲ＿ＵＰＤＮ信号２８は低レベルであることになり、それによってカウンタ２０は、電流Ｉを低減し、ＤＩＦＦ信号を増大するようにカウントダウンする。この処理は、ＤＩＦＦ信号の負のピークがＮＤＡＣ信号レベルより大きくなるまで続くことになる。このようにして、ＡＯＡ＿ＴＯ＿ＤＡＣイベントが動作の実行モード中に生じる場合、比較器４２０、４２２に結合されたオフセット閾値信号が、それぞれそれらの固定されたＴＯＯ＿ＢＩＧＣ信号レベルおよびＴＯＯ＿ＳＭＡＬＬＣ信号レベルからＰＤＡＣ信号レベルおよびＮＤＡＣ信号レベルに切り替えられ、それによってＤＩＦＦ信号はその現在のレベルにクランプされる。

最終的には、通常の実行モード動作中にスイッチ４４２および４４８が閉じられ、比較器４２０および４２２は、ＤＩＦＦ信号１８をＴＯＯ＿ＢＩＧＲおよびＴＯＯ＿ＳＭＡＬＬＲのうちのより緩いオフセット閾値レベルと比較する。ＤＩＦＦ信号がこれらのオフセット閾値レベルのいずれかを超える場合、ＯＲゲート４２４の出力は、ワンショット４２６を作動可能にするために高レベルになり、それによってＡＯＡカウンタ２０（図１）がクロックされる。ＤＩＦＦ信号によって超えられるのがＴＯＯ＿ＢＩＧＲ信号レベルである場合、ＤＩＦＦ信号はＶｒｅｇ／２より大きく、ＡＯＡ＿ＣＮＴＲ＿ＵＰＤＮ信号２８は高レベルであることになり、それによってカウンタ２０は、電流Ｉを増大し、ＤＩＦＦ信号を低減するようにカウントアップする。この処理は、ＤＩＦＦ信号の正のピークがＴＯＯ＿ＢＩＧＲ信号より小さくなるまで続くことになる。一方、ＤＩＦＦ信号によって超えられるのがＴＯＯ＿ＳＭＡＬＬＲ信号である場合、ＤＩＦＦ信号はＶｒｅｇ／２より小さく、ＡＯＡ＿ＣＮＴＲ＿ＵＰＤＮ信号２８は低レベルであることになり、それによってカウンタ２０は、電流Ｉを低減し、ＤＩＦＦ信号を増大するようにカウントダウンする。この処理は、ＤＩＦＦ信号の負のピークがＴＯＯ＿ＳＭＡＬＬＲ信号レベルより大きくなるまで続くことになる。このようにして、通常の実行モード動作中にＤＩＦＦ信号は、ＴＯＯ＿ＳＭＡＬＬＲ信号およびＴＯＯ＿ＢＩＧＲ信号のレベルにクランプされる。

ＡＯＡ／ＡＧＣ学習回路２２は、示されるように結合されたラッチ７２、７４、および８４、ゲート７６、７８、８２、ならびにインバータ８０を含むＡＧＣ回路を含む。図示されるようにＡＯＡ＿ＣＬＫ信号２６は、ラッチ８４にクロック入力を供給する。ラッチ８４は、下記のようにＡＧＣ＿ＥＮＡＢＬＥ信号によってクリアされる。ラッチ７２および７４は、ＤＩＦＦ信号が現在のオフセット閾値信号レベルのうちの１つを超えることに応答して設定される（それが、実行モード中のＴＯＯ＿ＢＩＧＲ信号およびＴＯＯ＿ＳＭＡＬＬＲ信号であるか、起動中のＴＯＯ＿ＢＩＧＣ信号およびＴＯＯ＿ＳＭＡＬＬＣ信号であるか、それともＡＯＡ＿ＴＯ＿ＤＡＣイベント後のＰＤＡＣ信号およびＮＤＡＣ信号であるか）。ラッチ７２および７４へのリセット入力が、ラッチ７２、７４が動作の起動モード中にロックアウトされるようにＢＵＲＰ＿ＥＮ信号によって供給され、その結果、ＤＩＦＦ信号は、それがＡＧＣステップを引き起こすために起動モード中に中央に置かれた後にＴＯＯ＿ＢＩＧＣ信号およびＴＯＯ＿ＳＭＡＬＬＣ信号を越えなければならない。

ＳＩＧ＿ＴＯＯ＿ＢＩＧ信号およびＳＩＧ＿ＴＯＯ＿ＳＭＡＬＬ信号の両方が高レベルである場合（ＤＩＦＦ信号が正のオフセット閾値信号レベルおよび負のオフセット閾値信号レベルの両方を超えたことを意味する）、ＡＮＤゲート７６の出力は高レベルになり、それによってＯＲゲート７８の出力は高レベルになる。ＯＲゲート７８の出力が高レベルになることができる他の条件は、ＡＯＡカウンタ７０（図１）がその最高のカウント値（それ以上のオフセットステップが可能でないことを意味する）にあるときに生じるようにＡＯＡ＿ＣＮＴ＿ＯＶＥＲＦＬＯＷ信号が高レベルであることである。ＯＲゲート７８の出力が高レベルであるときにＣＮＴＸ＿ＬＡＴ信号が低レベルである（検出器が較正モード内にあることを意味する）場合、ＡＮＤゲート８２の出力（ＡＧＣ＿ＥＮＡＢＬＥ信号）は高レベルであることになる。そうでない場合にはＡＧＣ＿ＥＮＡＢＬＥ信号は低レベルであり、インバータ８３の出力が高レベルであるのでラッチ８４はリセットされる。このようにしてラッチ８４は、さらなるＡＧＣ動作を非動作にするようにＣＮＴＸ＿ＬＡＴでクリアされる。

ＡＧＣ回路５６（図１）の動作中には、最初に素子６４の抵抗は最大利得をもたらすように設定される。上述の論理回路によりＡＧＣカウンタ７０は、ＤＩＦＦ信号がオフセット閾値信号レベルより大きく、ＡＧＣカウンタ７０がその最高のカウント値ではない限り作動可能とされ、検出器は動作の較正モード内である。インクリメントされたカウンタ出力は、ＤＩＦＦ信号１８の大きさを低減させる方法で抵抗６４を調整するために抵抗制御回路に供給される。

図１１の波形を参照すると、例示の磁界信号１６はほぼ時間ｔ＝２ミリ秒で有意のオフセットドリフトを受ける。同様に時間ｔ＝２ミリ秒で、ＤＩＦＦ信号１８は増大し、ＰＤＡＣ信号１３０も立ち上がりのＤＩＦＦ信号を突きとめようとして増大する。図示されるように、ＰＤＡＣカウンタ１０６の各インクリメントによってＡＯＡオフセットカウンタ２１６（図２Ａ）はカウントし、ほぼ時間ｔ＝２．０８ミリ秒までにカウンタは所定の値に到達し、それによってＡＯＡ＿ＴＯ＿ＤＡＣ信号３６は遷移する。

説明を簡単にするために、単一のスイッチング閾値信号Ｖｓｗが図１１に示される。ヒステリシスが図８および図９と共に上述された方法で達成される検出器１０の文脈では、スイッチング閾値信号ＶｓｗがＴＨＲＥＳＨＨＩ信号とＴＨＲＥＳＨＬＯ信号の組合せであり（スイッチ１５４ａ、１５４ｂ、１５４ｃ、および１５４ｄによって選択されるように）、それによって任意の所与の時間でスイッチング閾値信号Ｖｓｗは、ＰＯＳＣＯＭＰ信号を切り替えさせるＴＨＲＥＳＨＨＩ信号およびＴＨＲＥＳＨＬＯ信号のうちの１つによって供給されることは理解されよう。

較正モードから実行モードへの遷移は、それらの較正モードの固定されたレベル（すなわち、ＴＯＯ＿ＢＩＧＣおよびＴＯＯ＿ＳＭＡＬＬＣ）からより緩和された実行モードの固定されたレベル（すなわち、ＴＯＯ＿ＢＩＧＲおよびＴＯＯ＿ＳＭＡＬＬＲ）への正のオフセット閾値信号および負のオフセット閾値信号内のジャンプに対応してほぼ時間ｔ＝１．３ミリ秒で生じる。

上述のように、ＡＯＡ＿ＴＯ＿ＤＡＣ信号３６の遷移はＡＯＡ＿ＴＯ＿ＤＡＣイベントを起動し、それによってオフセット閾値信号レベルがそれらの固定されたレベルから（すなわち、ＴＯＯ＿ＢＩＧＲおよびＴＯＯ＿ＳＭＡＬＬＲから）ＰＤＡＣ／ＮＤＡＣ信号レベルに変化し、ＤＩＦＦ信号はその現在のレベルにクランプされる。より具体的には、ＡＯＡ＿ＴＯ＿ＤＡＣ信号３６が高レベルになることに応答して、スイッチ４４０および４５０が閉じ（図１０）、それによってＤＩＦＦ信号はＰＤＡＣ信号およびＮＤＡＣ信号のレベルにクランプされる。図１１からも明らかなようにスイッチング閾値信号Ｖｓｗは、ＰＤＡＣ信号が増大するにつれて増大する。この方法でオフセット閾値信号レベルをＰＤＡＣ／ＮＤＡＣ信号レベルに調整するとＤＩＦＦ信号１８はその現在のレベルにクランプされ、それによって検出器の出力信号３０が比較的低い磁界信号の大きさおよび有意のオフセットシフトの条件下でさえ切り替わることを保証するのに適したレベルにＰＤＡＣ信号レベルおよびＮＤＡＣ信号レベルをクランプする。

ほぼ時間＝２．３ミリ秒でＡＧＧＲ＿ＵＰＤＡＴＥ信号（図２Ａ）は、図２Ａと共に上述されたようにＡＯＡ＿ＴＯ＿ＤＡＣ信号３６が高レベルになった後に第１のＰＯＳＣＯＭＰ信号の遷移で生じるように高レベルになる。上記で議論されたように、この信号の遷移によってアグレッシブ更新コントローラ２１０の出力信号ｐ＿ｈｏｌｄ２、ｐ＿ｕｐｄｎ２、ｎ＿ｈｏｌｄ２、およびｎ＿ｕｐｄｎ２はＰＤＡＣカウンタ１０６およびＮＤＡＣカウンタ１１４を管理する。

ＡＧＧＲ＿ＵＰＤＡＴＥ信号が低レベルになると、ほぼ時間ｔ＝２．６５ミリ秒でコンサーバティブ更新コントローラ２０８は、ＰＤＡＣカウンタ１０６およびＮＤＡＣカウンタ１１４を管理するためにｐ＿ｈｏｌｄ１、ｐ＿ｕｐｄｎ１、ｎ＿ｈｏｌｄ１、およびｎ＿ｕｐｄｎ１を再び制御する。ＡＧＧＲ＿ＵＰＤＡＴＥ信号は、カウンタ１９６（図２Ａ）によって供給されるＰＣ＿ＣＮＴ３信号によって決定されるように所定数の歯車の歯が通過した後に低レベルになることを想起されたい。この構成の場合では、アグレッシブ更新コントローラ２１０によってＰＤＡＣ信号およびＮＤＡＣ信号は、ＡＯＡ＿ＴＯ＿ＤＡＣイベント後にＤＩＦＦ信号を迅速に追跡する。

カウンタ２０の出力での値を表すＡＯＡ状態が図１１にも示される。明らかなようにカウンタ２０の出力は、時間２．０８ミリ秒で開始してＡＯＡ＿ＣＬＫ信号２６がほぼ時間ｔ＝２．１８ミリ秒で低レベルのままでいるまで低減する。

本明細書で引用されたすべての参照は、これによってそれらの全体内で参照することによって本明細書に組み込まれている。
本発明の好ましい実施形態を説明したが、それらの概念を組み込む他の実施形態が使用されることができることは当業者にはここで明らかになろう。例えば、本明細書で説明された装置および方法は、信号が時間および／または温度を越えてドリフトする場合がある様々な種類の感知用途内で使用されることができることは当業者によって理解されよう。

したがって、これらの実施形態は、開示された実施形態に限定されるべきではなく、むしろ添付の特許請求の範囲の精神および範囲だけによって限定されるべきである。

本発明による通過する磁気物品を検出するための検出器回路の簡略化した構成図である。 図１のＤＡＣ制御回路の構成図である。 図１のＤＡＣ制御回路の構成図である。 図２Ａおよび図２ＢのＤＡＣ制御回路のコンサーバティブ更新コントローラの構成図である。 図２Ａおよび図２ＢのＤＡＣ制御回路のコンサーバティブ更新コントローラの構成図である。 例示のＤＩＦＦ信号および関連のＰＤＡＣ信号が図３Ａおよび図３Ｂのコンサーバティブ更新コントローラによって更新されることならびに例示のＤＩＦＦ信号および関連のＮＤＡＣ信号が図３Ａおよび図３Ｂのコンサーバティブ更新コントローラによって更新されることを示す図である。 図２Ａおよび図２ＢのＤＡＣ制御回路の任意選択のアグレッシブ更新コントローラの構成図である。 図６のアグレッシブ更新コントローラに関連した例示の状態図である。 例示のＤＩＦＦ信号ならびに関連のＰＤＡＣ信号およびＮＤＡＣ信号が、結果として得られるＰＯＳＣＯＭＰ信号と共に図５のアグレッシブ更新コントローラによって更新されることを示す図である。 図１の検出器の比較器回路の構成図である。 結果として得られるＰＯＳＣＯＭＰ信号と共に図１の検出器に関連した例示のＤＩＦＦ信号およびスイッチング閾値信号を示す図である。 図１のＡＯＡ／ＡＧＣ学習回路の構成図である。 図１０のＡＯＡ／ＡＧＣ学習回路および図１のＡＯＡ回路の動作に関連したいくつかの波形を示す図である。

Claims (12)

1. 通過する磁気物品を検出し、前記通過する磁気物品を示す検出器の出力信号を供給するための装置であって、
   周囲の磁界に比例する磁界信号を供給する磁場センサと、
   オフセット調整された信号を供給するために前記磁界信号に応答して動的に調整可能なオフセット閾値信号に基づいて前記磁界信号のオフセットを調整するオフセット調整回路と、
   前記オフセット調整された信号の正のピークを追跡するＰＤＡＣ信号を供給するように動作する正のデジタルアナログ変換器（ＰＤＡＣ）と、
   前記オフセット調整された信号の負のピークを追跡するＮＤＡＣ信号を供給するように動作する負のデジタルアナログ変換器（ＮＤＡＣ）と、
   前記検出器の出力信号を供給するために前記オフセット調整された信号およびスイッチング閾値信号に応答する比較器と、
   を備え、前記スイッチング閾値信号は前記ＰＤＡＣ信号と前記ＮＤＡＣ信号の差のパーセンテージに対応する信号レベルである、装置。
2. 前記オフセット調整された信号の正のピークを増大することに応答して前記ＰＤＡＣ信号を増大し、正の更新閾値信号より小さい前記オフセット調整された信号の所定数の正のピークが生じることに応答して前記ＰＤＡＣ信号を低減するように動作する更新コントローラをさらに備え、前記更新コントローラは、前記オフセット調整された信号の負のピークを低減することに応答して前記ＮＤＡＣ信号を低減し、負の更新閾値信号より大きい前記オフセット調整された信号の所定数の負のピークが生じることに応答して前記ＮＤＡＣ信号を増大するようにさらに動作する、請求項１に記載の装置。
3. 前記オフセット閾値信号は、前記ＰＤＡＣ信号内の所定の増大または前記ＮＤＡＣ信号内の所定の低減の発生後に第１の固定されたレベルから第２のレベルに調整される、請求項２に記載の装置。
4. 前記発生は、前記ＰＤＡＣ信号の増大および前記ＮＤＡＣ信号の低減に応答するカウンタによって確立される、請求項３に記載の装置。
5. 前記オフセット閾値信号は、正のオフセット閾値信号と負のオフセット閾値信号とを備え、前記オフセット閾値信号が前記第２のレベルにあるとき、前記正のオフセット閾値信号は前記ＰＤＡＣ信号に実質的に等しく、前記負のオフセット閾値信号は前記ＮＤＡＣ信号に実質的に等しい、請求項３に記載の装置。
6. 前記オフセット調整された信号の正のピークを増大することに応答して前記ＰＤＡＣ信号を増大し、第１の極性を有する前記検出器の出力信号の遷移に応答して前記オフセット調整された信号の前記レベルに前記ＰＤＡＣ信号を低減するように動作する第２の更新コントローラをさらに備え、前記第２の更新コントローラは、前記オフセット調整された信号の負のピークを低減することに応答して前記ＮＤＡＣ信号を低減し、第２の逆の極性を有する前記検出器の出力信号の遷移に応答して前記オフセット調整された信号の前記レベルに前記ＮＤＡＣ信号を増大するようにさらに動作する、請求項３に記載の装置。
7. 前記第２の更新コントローラは、前記オフセット閾値信号の調整後の期間に前記ＰＤＡＣおよび前記ＮＤＡＣを制御する、請求項６に記載の装置。
8. 周囲の磁界に比例する磁場センサ信号をスイッチング閾値信号と比較することによって通過する磁気物品を検出するための方法であって、
   オフセット調整された信号を供給するために動的に調整可能なオフセット閾値信号に基づいて前記磁場センサ信号のＤＣオフセットを調整するステップと、
   前記オフセット調整された信号の正のピークを追跡するＰＤＡＣ信号を生成するステップと、
   前記オフセット調整された信号の負のピークを追跡するＮＤＡＣ信号を生成するステップと、
   前記ＰＤＡＣ信号と前記ＮＤＡＣ信号の差のパーセンテージに対応する信号レベルとしてスイッチング閾値信号を供給するステップと、
   検出器の出力信号を供給するために前記スイッチング閾値信号を前記オフセット調整された信号と比較するステップと
   を備える方法。
9. 前記オフセット調整された信号の正のピークを増大することに応答して前記ＰＤＡＣ信号を増大するステップと、
   前記オフセット調整された信号の所定数の正のピークが正の更新閾値信号より小さいことに応答して前記ＰＤＡＣ信号を低減するステップと、
   前記オフセット調整された信号の負のピークを低減することに応答して前記ＮＤＡＣ信号を低減するステップと、
   前記オフセット調整された信号の所定の数の負のピークが負の更新閾値信号より大きいことに応答して前記ＮＤＡＣ信号を増大するステップと
   をさらに備える、請求項８に記載の方法。
10. 前記調整可能なオフセット閾値信号は、前記ＰＤＡＣ信号の所定の増大または前記ＮＤＡＣ信号の所定の低減の発生後に第１の固定されたレベルから第２のレベルに調整される、請求項９に記載の方法。
11. 前記ＰＤＡＣ信号の増大および前記ＮＤＡＣ信号の低減をカウントするカウンタを用いて前記発生を確立するステップを含む、請求項１０に記載の方法。
12. 正のオフセット閾値信号および負のオフセット閾値信号の形で前記調整可能なオフセット閾値信号を供給するステップを含み、前記オフセット閾値信号が前記第２のレベルにあるとき、前記正のオフセット閾値信号は前記ＰＤＡＣ信号に実質的に等しく、前記負のオフセット閾値信号は前記ＮＤＡＣ信号に実質的に等しい、請求項１１に記載の方法。

Images