JP2010028042A - スピンｍｏｓｆｅｔおよびこのスピンｍｏｓｆｅｔを用いたリコンフィギュラブル論理回路 - Google Patents
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- 230000005294 ferromagnetic effect Effects 0.000 claims abstract description 267
- 239000000758 substrate Substances 0.000 claims abstract description 81
- 239000004065 semiconductor Substances 0.000 claims abstract description 72
- 230000005415 magnetization Effects 0.000 claims description 81
- 239000012535 impurity Substances 0.000 claims description 41
- 230000004888 barrier function Effects 0.000 claims description 39
- 230000005290 antiferromagnetic effect Effects 0.000 claims description 24
- 230000008878 coupling Effects 0.000 claims description 2
- 238000010168 coupling process Methods 0.000 claims description 2
- 238000005859 coupling reaction Methods 0.000 claims description 2
- 238000002347 injection Methods 0.000 abstract description 36
- 239000007924 injection Substances 0.000 abstract description 36
- 238000004519 manufacturing process Methods 0.000 abstract description 22
- 238000009413 insulation Methods 0.000 abstract 2
- 239000000243 solution Substances 0.000 abstract 1
- 239000010408 film Substances 0.000 description 261
- 239000010410 layer Substances 0.000 description 191
- 230000004048 modification Effects 0.000 description 58
- 238000012986 modification Methods 0.000 description 58
- 238000009792 diffusion process Methods 0.000 description 30
- 230000005291 magnetic effect Effects 0.000 description 27
- 229910019236 CoFeB Inorganic materials 0.000 description 23
- 230000007257 malfunction Effects 0.000 description 16
- 229910015187 FePd Inorganic materials 0.000 description 12
- 229910052751 metal Inorganic materials 0.000 description 12
- 239000002184 metal Substances 0.000 description 12
- 229910004298 SiO 2 Inorganic materials 0.000 description 10
- 230000008859 change Effects 0.000 description 9
- 239000000463 material Substances 0.000 description 9
- 238000000034 method Methods 0.000 description 9
- 229910015372 FeAl Inorganic materials 0.000 description 8
- 229910003321 CoFe Inorganic materials 0.000 description 6
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 6
- 238000005468 ion implantation Methods 0.000 description 6
- 229910052742 iron Inorganic materials 0.000 description 6
- 239000000696 magnetic material Substances 0.000 description 6
- 229910045601 alloy Inorganic materials 0.000 description 5
- 239000000956 alloy Substances 0.000 description 5
- 238000000137 annealing Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 5
- 239000011229 interlayer Substances 0.000 description 5
- 229910052732 germanium Inorganic materials 0.000 description 4
- 229910052748 manganese Inorganic materials 0.000 description 4
- 229910052759 nickel Inorganic materials 0.000 description 4
- 229910052758 niobium Inorganic materials 0.000 description 4
- 229910052698 phosphorus Inorganic materials 0.000 description 4
- 229910008310 Si—Ge Inorganic materials 0.000 description 3
- 239000012212 insulator Substances 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 230000008569 process Effects 0.000 description 3
- 229910052719 titanium Inorganic materials 0.000 description 3
- -1 (Co Substances 0.000 description 2
- 229910020598 Co Fe Inorganic materials 0.000 description 2
- 229910002519 Co-Fe Inorganic materials 0.000 description 2
- 229910001030 Iron–nickel alloy Inorganic materials 0.000 description 2
- 229910003271 Ni-Fe Inorganic materials 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 230000001133 acceleration Effects 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 230000001419 dependent effect Effects 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 229910052735 hafnium Inorganic materials 0.000 description 2
- 229910052750 molybdenum Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 229910052697 platinum Inorganic materials 0.000 description 2
- 230000010287 polarization Effects 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 238000003860 storage Methods 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 229910052715 tantalum Inorganic materials 0.000 description 2
- 229910052726 zirconium Inorganic materials 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 229910015136 FeMn Inorganic materials 0.000 description 1
- 229910003286 Ni-Mn Inorganic materials 0.000 description 1
- 229910019041 PtMn Inorganic materials 0.000 description 1
- NINIDFKCEFEMDL-UHFFFAOYSA-N Sulfur Chemical compound [S] NINIDFKCEFEMDL-UHFFFAOYSA-N 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 238000001994 activation Methods 0.000 description 1
- 229910052787 antimony Inorganic materials 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910052804 chromium Inorganic materials 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 238000013016 damping Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 229910052733 gallium Inorganic materials 0.000 description 1
- 229910052741 iridium Inorganic materials 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 229910052763 palladium Inorganic materials 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 238000001552 radio frequency sputter deposition Methods 0.000 description 1
- 230000008672 reprogramming Effects 0.000 description 1
- 238000012827 research and development Methods 0.000 description 1
- 229910052703 rhodium Inorganic materials 0.000 description 1
- 229910052707 ruthenium Inorganic materials 0.000 description 1
- 229920006395 saturated elastomer Polymers 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 229910052717 sulfur Inorganic materials 0.000 description 1
- 239000011593 sulfur Substances 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- 229910052720 vanadium Inorganic materials 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- B—PERFORMING OPERATIONS; TRANSPORTING
- B82—NANOTECHNOLOGY
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- B82Y25/00—Nanomagnetism, e.g. magnetoimpedance, anisotropic magnetoresistance, giant magnetoresistance or tunneling magnetoresistance
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- H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
- H01F10/00—Thin magnetic films, e.g. of one-domain structure
- H01F10/32—Spin-exchange-coupled multilayers, e.g. nanostructured superlattices
- H01F10/324—Exchange coupling of magnetic film pairs via a very thin non-magnetic spacer, e.g. by exchange with conduction electrons of the spacer
- H01F10/3268—Exchange coupling of magnetic film pairs via a very thin non-magnetic spacer, e.g. by exchange with conduction electrons of the spacer the exchange coupling being asymmetric, e.g. by use of additional pinning, by using antiferromagnetic or ferromagnetic coupling interface, i.e. so-called spin-valve [SV] structure, e.g. NiFe/Cu/NiFe/FeMn
- H01F10/3272—Exchange coupling of magnetic film pairs via a very thin non-magnetic spacer, e.g. by exchange with conduction electrons of the spacer the exchange coupling being asymmetric, e.g. by use of additional pinning, by using antiferromagnetic or ferromagnetic coupling interface, i.e. so-called spin-valve [SV] structure, e.g. NiFe/Cu/NiFe/FeMn by use of anti-parallel coupled [APC] ferromagnetic layers, e.g. artificial ferrimagnets [AFI], artificial [AAF] or synthetic [SAF] anti-ferromagnets
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- H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
- H01F10/00—Thin magnetic films, e.g. of one-domain structure
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- H01F10/324—Exchange coupling of magnetic film pairs via a very thin non-magnetic spacer, e.g. by exchange with conduction electrons of the spacer
- H01F10/3286—Spin-exchange coupled multilayers having at least one layer with perpendicular magnetic anisotropy
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- Nanotechnology (AREA)
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Abstract
【課題】製造上のコストが増大するのを可及的に抑制することができるとともに、スピン注入書き込みを行うことができかつ読み出しを行うことができるスピンＭＯＳＦＥＴを提供することを可能にする。
【解決手段】第１導電型の半導体領域３を有する基板２と、半導体領域上に離間して設けられた第１および第２強磁性積層膜１５ａ、１５ｂであって、第１および第２強磁性積層膜はそれぞれ、第１強磁性層、非磁性層、および第２強磁性層がこの順序で積層された積層構造を有し、第２強磁性積層膜は第１強磁性積層膜の膜面面積と異なる膜面面積を有する、第１および第２強磁性積層膜と、第１強磁性積層膜と前記第２強磁性積層膜との間の半導体領域上に設けられるゲート絶縁膜９とゲート絶縁膜上に設けられるゲート１０と、を備えている。
【選択図】図１Ｂ
【解決手段】第１導電型の半導体領域３を有する基板２と、半導体領域上に離間して設けられた第１および第２強磁性積層膜１５ａ、１５ｂであって、第１および第２強磁性積層膜はそれぞれ、第１強磁性層、非磁性層、および第２強磁性層がこの順序で積層された積層構造を有し、第２強磁性積層膜は第１強磁性積層膜の膜面面積と異なる膜面面積を有する、第１および第２強磁性積層膜と、第１強磁性積層膜と前記第２強磁性積層膜との間の半導体領域上に設けられるゲート絶縁膜９とゲート絶縁膜上に設けられるゲート１０と、を備えている。
【選択図】図１Ｂ
Description
本発明は、スピンＭＯＳＦＥＴおよびこのスピンＭＯＳＦＥＴを用いたリコンフィギュラブル論理回路に関する。
近年、新しい機能を有するデバイスの研究開発が盛んに行なわれている。その一つとして、ソース／ドレイン部が磁性体で構成されるスピンＭＯＳＦＥＴがある。スピンＭＯＳＦＥＴの特徴は、ソース／ドレイン部のどちらか一方の磁性体のスピンモーメントを反転するだけで、その出力特性を制御できる点にあり、これを用いると、リコンフィギュラブル機能を有しかつ増幅機能を有するスピンＭＯＳＦＥＴ構造、またはリコンフィギュラブル論理回路を構成することが可能である（例えば、非特許文献１参照）。
また、ＭＲＡＭ(Magnetic Random Access Memory)における記憶層のスピンを反転する書き込み方法として、スピン注入法による書き込み方法が提案されている（例えば、特許文献１参照）。ＭＲＡＭにスピン偏極した電流をスピン注入することによって、記憶層のスピンが反転することが観測されている。また、このスピン注入書き込み方法をスピンＭＯＳＦＥＴに利用するため、ソース／ドレイン領域のどちらか一方に、強磁性体層／絶縁体層／強磁性体層の積層構造を有する強磁性トンネル接合（以下、ＭＴＪ(Magnetic Tunnel Junction)とも云う）を付与した構造が提案されている（例えば、特許文献２参照）。特許文献２に記載の構造を用いると、チャネル領域を介した磁気抵抗変化率に加えてＭＴＪの磁気抵抗変化率も加わるために読み出し出力が大幅に大きくすることができること、ＭＴＪが付与されているのでスピン注入による磁化反転が利用可能となることなどのメリットがある。
しかし、特許文献２に記載の構造を実現するためには、ソース部とドレイン部を作り分ける必要があり、製造上のコストが増大してしまうという問題を有している。
ＡＰＬ８４（２００４）２３０７ 米国特許６，２５６，２２３号明細書
特開２００８−６６５９６号公報
ＡＰＬ８４（２００４）２３０７
本発明は、上記事情を考慮してなされたものであって、製造上のコストが増大するのを可及的に抑制することができるとともに、スピン注入書き込みが可能でかつ読み出しが可能なスピンＭＯＳＦＥＴおよびこのスピンＭＯＳＦＥＴを用いたリコンフィギュラブル論理回路を提供することを目的とする。
本発明の第１の態様によるスピンＭＯＳＦＥＴは、第１導電型の半導体領域を有する基板と、前記半導体領域上に離間して設けられた第１および第２強磁性積層膜であって、前記第１および第２強磁性積層膜はそれぞれ、第１強磁性層、非磁性層、および第２強磁性層がこの順序で積層された積層構造を有し、前記第２強磁性積層膜は前記第１強磁性積層膜の膜面面積と異なる膜面面積を有する、第１および第２強磁性積層膜と、前記第１強磁性積層膜と前記第２強磁性積層膜との間の前記半導体領域上に設けられるゲート絶縁膜と、前記ゲート絶縁膜上に設けられるゲートと、を備えたことを特徴とする。
また、本発明の第２の態様によるリコンフィギュラブル論理回路は、２つのＭＯＳＦＥＴを備え、前記２つのＭＯＳＦＥＴのうちの少なくとも一方が第１の態様によるスピンＭＯＳＦＥＴであり、前記２つのＭＯＳＦＥＴには共通のフローティングゲートが設けられていることを特徴とする。
本発明によれば、製造上のコストが増大するのを可及的に抑制することが可能となるとともに、スピン注入書き込みが可能でかつ読み出しが可能なスピンＭＯＳＦＥＴを提供することができる。
以下に、本発明の実施形態を、図面を参照して詳細に説明する。ただし、図面は模式的なものであり、各部分の大きさ、部分間の大きさの比率などは現実のものとは異なる。また、図面の相互間においても、同じ部分を差す場合であっても、互いの寸法や比率が異なって示されている部分もある。
（第１実施形態）
本発明の第１実施形態によるスピンＭＯＳＦＥＴの断面図を図１Ａに示し、上面図を図１Ｂに示す。本実施形態のスピンＭＯＳＦＥＴは、ｎ型のスピンＭＯＳＦＥＴであって、ｐ型半導体基板２の素子領域３に形成されている。この素子領域３は、素子分離絶縁膜４によって分離されている半導体領域である。半導体領域は、半導体基板の一部の領域であってもよいし、半導体基板に形成されたウェル領域であってもよい。また、ＳＯＩ基板のＳＯＩ層であってもよい。なお、本明細書では、素子領域３は、ｐ型半導体基板の一部の半導体領域であっても良いし、ｎ型基板に形成されたｐウェル領域であってもよい。また、ＳＯＩ基板のｐ型のＳＯＩ層であってもよい。この素子領域３には、離間して形成されたｎ型不純物拡散領域６ａおよび６ｂが設けられている。これらのｎ型不純物拡散領域６ａおよびｎ型不純物拡散領域６ｂの表面には、これらのｎ型不純物拡散領域６ａおよびｎ型不純物拡散領域６ｂよりも高濃度のｎ＋不純物拡散領域７ａおよびｎ＋型不純物拡散領域７ｂがそれぞれ設けられている。ｎ型不純物拡散領域６ａおよびｎ＋不純物拡散領域７ａがソース領域５ａを構成し、不純物拡散領域６ｂおよびｎ＋不純物拡散領域７ｂがドレイン領域５ｂを構成する。
本発明の第１実施形態によるスピンＭＯＳＦＥＴの断面図を図１Ａに示し、上面図を図１Ｂに示す。本実施形態のスピンＭＯＳＦＥＴは、ｎ型のスピンＭＯＳＦＥＴであって、ｐ型半導体基板２の素子領域３に形成されている。この素子領域３は、素子分離絶縁膜４によって分離されている半導体領域である。半導体領域は、半導体基板の一部の領域であってもよいし、半導体基板に形成されたウェル領域であってもよい。また、ＳＯＩ基板のＳＯＩ層であってもよい。なお、本明細書では、素子領域３は、ｐ型半導体基板の一部の半導体領域であっても良いし、ｎ型基板に形成されたｐウェル領域であってもよい。また、ＳＯＩ基板のｐ型のＳＯＩ層であってもよい。この素子領域３には、離間して形成されたｎ型不純物拡散領域６ａおよび６ｂが設けられている。これらのｎ型不純物拡散領域６ａおよびｎ型不純物拡散領域６ｂの表面には、これらのｎ型不純物拡散領域６ａおよびｎ型不純物拡散領域６ｂよりも高濃度のｎ＋不純物拡散領域７ａおよびｎ＋型不純物拡散領域７ｂがそれぞれ設けられている。ｎ型不純物拡散領域６ａおよびｎ＋不純物拡散領域７ａがソース領域５ａを構成し、不純物拡散領域６ｂおよびｎ＋不純物拡散領域７ｂがドレイン領域５ｂを構成する。
ソース領域５ａとドレイン領域５ｂとの間のチャネル領域８となる半導体基板２上にゲート絶縁膜９が設けられ、このゲート絶縁膜９上に例えば非磁性金属のゲート１０が設けられている。ソース領域５ａ上にトンネルバリア１４ａを挟んでソース部１５ａが形成され、ドレイン領域５ｂ上にトンネルバリア１４ｂを挟んでドレイン部１５ｂが形成されている。ソース部１５ａは、強磁性層１６ａ／非磁性層１７ａ／強磁性層１８ａがこの順序で積層された強磁性積層構造（強磁性積層膜）を有している。また、ドレイン部１５ｂは、強磁性層１６ｂ／非磁性層１７ｂ／強磁性層１８ｂがこの順序で積層された強磁性積層構造（強磁性積層膜）を有している。非磁性層１７ａ、１７ｂがトンネルバリアの場合は、ソース部１５ａおよびドレイン部１５ｂは、強磁性トンネル接合（ＭＴＪ(Magnetic Tunnel Junction)）となる。このとき、本明細書中では、強磁性積層膜をＭＴＪ積層膜ともいう。
本実施形態においては、半導体基板２に近い側の強磁性層１６ａ、１６ｂが、磁化の向きが可変のフリー層となり、もう一方の半導体基板２から遠い強磁性層１８ａ、１８ｂが、磁化の向きが固着された磁化固着層となる。磁化固着層には、後述する第２または第３変形例に示すように、反強磁性層を付与して、この反強磁性層によって磁化固着層の磁化を固着することが好ましい。なお、本実施形態においては、強磁性層１６ａおよび強磁性層１８ａの磁化の向きは膜面に平行であり、強磁性層１６ｂおよび強磁性層１８ｂの磁化の向きも膜面に平行である。なお、本明細書では、「膜面」とは、積層膜の上面を意味する。
また、ソース部１５ａおよびドレイン部１５ｂ上には、それぞれ非磁性金属層２０ａおよび非磁性金属層２０ｂが設けられている。そして、ソース部１５ａおよび非磁性金属層２０ａと、ゲート１０とは絶縁体からなるゲート側壁１２によって絶縁され、ドレイン部１５ｂおよび非磁性金属層２０ｂと、ゲート１０とは絶縁体からなるゲート側壁１２によって絶縁されている。
本実施形態のスピンＭＯＳＦＥＴにおいては、ソース領域５ａおよびドレイン領域５ｂ上に積層した強磁性積層膜のソース部１５ａおよびドレイン部１５ｂの膜面の面積を異ならせている。これにより、スピン注入書き込み時に、小さい面積の強磁性積層膜のフリー層のみを反転することが可能となる。スピン注入書き込みにおける書き込み電流Ｉｃは次式で与えられる。
Ｉｃ＝２ｅαＭＡｔ［Ｈｋ＋Ｈｄ／２］／（ｈｇ） ・・・ （１）
ここで、ｅは電気素量、αはGilbert damping parameter、Ｍは磁化、Ａは磁気記録層（フリー層）の膜面の面積、ｔは磁気記録層（フリー層）の膜厚、Ｈｄは反磁場、Ｈｋは異方性定数、ｈはプランク定数である。また、ｇは、磁化固着層と非磁性層との界面でのスピン依存効率ｇ（θ）で、次式で与えられる。
ｇ（θ）＝［−４＋（１＋ｐ）３（３＋ｃｏｓθ）／４ｐ３／２］−１ ・・・ （２）
ここで、ｐはスピン偏極率、θは２つの磁性層の磁化のなす角である。つまり、フリー層がスピン反転する電流は強磁性積層膜の膜面の面積に比例することとなる。本実施形態では、ソース部およびドレイン部の一方の強磁性積層膜のフリー層のスピンを反転させたいので、ソース部およびドレイン部の強磁性積層膜の膜面の面積を異ならせた構成とし、これにより面積が小さい方の強磁性積層膜のフリー層を必ず先に磁化反転させる。その面積の比は、後に実施例で説明するように１．１倍以上あることが好ましく、１．２倍以上であることがより好ましい。
Ｉｃ＝２ｅαＭＡｔ［Ｈｋ＋Ｈｄ／２］／（ｈｇ） ・・・ （１）
ここで、ｅは電気素量、αはGilbert damping parameter、Ｍは磁化、Ａは磁気記録層（フリー層）の膜面の面積、ｔは磁気記録層（フリー層）の膜厚、Ｈｄは反磁場、Ｈｋは異方性定数、ｈはプランク定数である。また、ｇは、磁化固着層と非磁性層との界面でのスピン依存効率ｇ（θ）で、次式で与えられる。
ｇ（θ）＝［−４＋（１＋ｐ）３（３＋ｃｏｓθ）／４ｐ３／２］−１ ・・・ （２）
ここで、ｐはスピン偏極率、θは２つの磁性層の磁化のなす角である。つまり、フリー層がスピン反転する電流は強磁性積層膜の膜面の面積に比例することとなる。本実施形態では、ソース部およびドレイン部の一方の強磁性積層膜のフリー層のスピンを反転させたいので、ソース部およびドレイン部の強磁性積層膜の膜面の面積を異ならせた構成とし、これにより面積が小さい方の強磁性積層膜のフリー層を必ず先に磁化反転させる。その面積の比は、後に実施例で説明するように１．１倍以上あることが好ましく、１．２倍以上であることがより好ましい。
ここでは、ソース部１５ａの強磁性積層膜の膜面の面積を大きくしたが、ドレイン部１５ｂの強磁性積層膜の膜面の面積を大きくしてもかまわない。面積が大きな強磁性積層膜のフリー層、磁化固着層の非磁性層（トンネルバリア）に接した強磁性層のスピンの向きは互いに平行であることが好ましい。面積が大きな強磁性積層膜は、面積が小さい強磁性積層膜のフリー層のスピンの方向を書き換える際に、書き込みが行われないようにするために、常に同一の方向を向くようにする。その際、スピンの向きが互いに平行とすることにより、本実施形態のスピンＭＯＳＦＥＴの抵抗を下げることが可能となり、スピン注入書き込みをより高速に行うことができる。
このように、書き込みの場合には、ソース部１５ａおよびドレイン部１５ｂのうちの面積を大きくした強磁性積層膜のフリー層の磁化の向きを変化させないが、面積が小さい強磁性積層膜のフリー層の磁化の向きを反転させる電流をスピンＭＯＳＦＥＴに流す。また、読み出しの場合には、ソース部１５ａおよびドレイン部１５ｂの強磁性積層膜のフリー層の磁化の向きを変化させない電流をスピンＭＯＳＦＥＴに流す。これにより、特許文献２に記載したと同様に、ゲート１０に所定の第１の電圧を印加するとともにチャネル８を介してソース部１５ａとドレイン部１５ｂとの間に電流を流し、ソース部１５ａとドレイン部１５ｂとの間の電気抵抗を測定することにより読み出しを行うことができる。また、書き込みは、ゲート１０に読み出しの場合と異なる所定の第２の電圧を印加しかつチャネル８を介してソース部１５ａとドレイン部１５ｂとの間に電流を流すことにより行うことができる。
このように、本実施形態においては、ソース部１５ａと、ドレイン部１５とは膜面の面積が異なっているが、積層構造は同じとなっているので、製造上のコストが増大するのを可及的に抑制することができる。
また、本実施形態においては、スピンＭＯＳＦＥＴはｎＭＯＳＦＥＴであった。つまり半導体基板にｎ−ｐ−ｎ接合が形成されている。また、ソース領域５ａおよびドレイン領域５ｂの基板表面には高濃度のｎ＋不純物拡散層７ａ、７ｂが形成されている。これは通常のＭＯＳトランジスタの形成時と同様にイオン注入法により不純物ドープ後、ＲＴＡ(Rappid Thermal Annealing)にてアニールすることにより形成可能である。ｎＭＯＳＦＥＴの代わりにｐＭＯＳＦＥＴを形成する場合は、導電型が反対の不純物を用いてｐ−ｎ−ｐ接合を形成すれば良く、ソース領域およびドレイン領域の基板表面には高濃度不純物拡散領域（ｐ＋不純物拡散領域）を形成すればよい。ｎ＋不純物拡散領域、ｐ＋不純物拡散領域を形成することにより、界面抵抗が下がり、スピン注入書き込みがより高速なスピンＭＯＳＦＥＴが実現可能となる。
（第１変形例）
次に、第１実施形態の第１変形例によるスピンＭＯＳＦＥＴを図２に示す。図２は、第１変形例によるスピンＭＯＳＦＥＴの断面図である。この変形例によるスピンＭＯＳＦＥＴは、図１Ａおよび図１Ｂに示す第１実施形態のスピンＭＯＳＦＥＴにおいて、ソース部１５ａとソース領域５ａとの間のトンネルバリア１４ａ、およびドレイン部１５ｂとドレイン領域５ｂとの間のトンネルバリア１４ｂを削除した構成となっている。すなわち、ＭＯＳＦＥＴのソース領域５ａおよびドレイン領域５ｂ上に直接、強磁性積層膜１５ａ、１５ｂを設けた構造となる。この場合、ソース領域５ａおよびドレイン領域５ｂと強磁性積層膜１５ａ、１５ｂとの界面に自然にショットキー障壁が形成される。
次に、第１実施形態の第１変形例によるスピンＭＯＳＦＥＴを図２に示す。図２は、第１変形例によるスピンＭＯＳＦＥＴの断面図である。この変形例によるスピンＭＯＳＦＥＴは、図１Ａおよび図１Ｂに示す第１実施形態のスピンＭＯＳＦＥＴにおいて、ソース部１５ａとソース領域５ａとの間のトンネルバリア１４ａ、およびドレイン部１５ｂとドレイン領域５ｂとの間のトンネルバリア１４ｂを削除した構成となっている。すなわち、ＭＯＳＦＥＴのソース領域５ａおよびドレイン領域５ｂ上に直接、強磁性積層膜１５ａ、１５ｂを設けた構造となる。この場合、ソース領域５ａおよびドレイン領域５ｂと強磁性積層膜１５ａ、１５ｂとの界面に自然にショットキー障壁が形成される。
本変形例も第１実施形態のスピンＭＯＳＦＥＴと同様に、スピン注入書き込みをより高速に行うことができる。また、製造上のコストが増大するのを可及的に抑制することができる。
（第２変形例）
次に、第１実施形態の第２変形例によるスピンＭＯＳＦＥＴを図３に示す。図３は、第２変形例によるスピンＭＯＳＦＥＴの断面図である。この変形例によるスピンＭＯＳＦＥＴは、図１Ａおよび図１Ｂに示す第１実施形態のスピンＭＯＳＦＥＴにおいて、ソース部１５ａと非磁性金属層２０ａとの間に磁化固着層となる強磁性層１８ａの磁化を固着する反強磁性層１９ａを設けるとともに、ソース部１５ｂと非磁性金属層２０ｂとの間に磁化固着層となる強磁性層１８ｂの磁化を固着する反強磁性層１９ｂを設けた構成となっている。
次に、第１実施形態の第２変形例によるスピンＭＯＳＦＥＴを図３に示す。図３は、第２変形例によるスピンＭＯＳＦＥＴの断面図である。この変形例によるスピンＭＯＳＦＥＴは、図１Ａおよび図１Ｂに示す第１実施形態のスピンＭＯＳＦＥＴにおいて、ソース部１５ａと非磁性金属層２０ａとの間に磁化固着層となる強磁性層１８ａの磁化を固着する反強磁性層１９ａを設けるとともに、ソース部１５ｂと非磁性金属層２０ｂとの間に磁化固着層となる強磁性層１８ｂの磁化を固着する反強磁性層１９ｂを設けた構成となっている。
本変形例も第１実施形態のスピンＭＯＳＦＥＴと同様に、スピン注入書き込みをより高速に行うことができる。また、製造上のコストが増大するのを可及的に抑制することができる。
（第３変形例）
次に、第１実施形態の第３変形例によるスピンＭＯＳＦＥＴを図４に示す。図４は、第３変形例によるスピンＭＯＳＦＥＴの断面図である。この変形例によるスピンＭＯＳＦＥＴは、図２に示す第１変形例のスピンＭＯＳＦＥＴにおいて、ソース部１５ａと非磁性金属層２０ａとの間に反強磁性層１９ａを設けるとともに、ソース部１５ｂと非磁性金属層２０ｂとの間に反強磁性層１９ｂを設けた構成となっている。反強磁性層１９ａは磁化固着層となる強磁性層１８ａの磁化を固着し、反強磁性層１９ｂは磁化固着層となる強磁性層１８ｂの磁化を固着する。
次に、第１実施形態の第３変形例によるスピンＭＯＳＦＥＴを図４に示す。図４は、第３変形例によるスピンＭＯＳＦＥＴの断面図である。この変形例によるスピンＭＯＳＦＥＴは、図２に示す第１変形例のスピンＭＯＳＦＥＴにおいて、ソース部１５ａと非磁性金属層２０ａとの間に反強磁性層１９ａを設けるとともに、ソース部１５ｂと非磁性金属層２０ｂとの間に反強磁性層１９ｂを設けた構成となっている。反強磁性層１９ａは磁化固着層となる強磁性層１８ａの磁化を固着し、反強磁性層１９ｂは磁化固着層となる強磁性層１８ｂの磁化を固着する。
本変形例も第１変形例のスピンＭＯＳＦＥＴと同様に、スピン注入書き込みをより高速に行うことができる。また、製造上のコストが増大するのを可及的に抑制することができる。また、ソース領域５ａおよびドレイン領域５ｂと強磁性積層膜１５ａ、１５ｂとの界面に自然にショットキー障壁が形成される。
（第２実施形態）
次に、本発明の第２実施形態によるスピンＭＯＳＦＥＴの断面図を図５Ａに示し、上面図を図５Ｂに示す。
次に、本発明の第２実施形態によるスピンＭＯＳＦＥＴの断面図を図５Ａに示し、上面図を図５Ｂに示す。
本実施形態のスピンＭＯＳＦＥＴは、図１Ａおよび図１Ｂに示す第１実施形態のスピンＭＯＳＦＥＴにおいて、ソース部１５ａの幅ＷＳとドレイン部１５ｂの幅ＷＤを同じ寸法にするが、ソース部１５ａの長さＬＷＳよりもドレイン部１５ｂの長さＬＤを小さくすることにより（図５Ｂ参照）、ソース部１５ａの膜面面積よりもドレイン部１５ｂの膜面面積を小さくした構成となっている。なお、ソース部１５ａとドレイン部１５ｂの強磁性積層膜は、 膜面のサイズは異なるが同じ層が積層された構成とする。
このように、ソース部１５ａとドレイン部１５ｂの強磁性積層膜のサイズを異ならせて膜面の面積を変えると、スピン注入書き込み時のマージンがより広がる。これは、幅を一定（ＷＳ＝ＷＤ）にし、長さ方向のみ変化させることにより、強磁性層の面積Ａのみだけでなく異方性磁界Ｈｋも変化し、これにより、第１実施形態で示した式（１）からわかるように、スピン注入書き込みにおける書き込み電流Ｉｃが影響を受け、マージンが広がったためと考えられる。この場合、ソース部１５ａとドレイン部１５ｂの強磁性積層膜の長さの比（＝ＬＳ／ＬＤ）は１．１以上であることが好ましく、１．２以上ならばより好ましい。
本実施形態も、第１実施形態と同様に、製造上のコストが増大するのを可及的に抑制することが可能となるとともに、スピン注入書き込みが可能でかつ読み出しが可能となる。また、第１実施形態と同様に、ソース領域５ａおよびドレイン領域５ｂの基板表面には高濃度のｎ＋不純物拡散層７ａ、７ｂが形成されているので、スピン注入書き込みを、より高速に行うことができる。なお、本実施形態においては、ソース部１５ａの膜面の面積をドレイン部１５の膜面の面積よりも大きくしたが、小さくしても良い。ソース部１５ａおよびドレイン部１５ｂの膜面の面積の比は、１．１倍以上あることが好ましく、１．２倍以上であることがより好ましい。
また、本実施形態を第１実施形態の第１乃至第３変形例に適用しても良いことは云うまでもない。
（第３実施形態）
次に、本発明の第３実施形態によるスピンＭＯＳＦＥＴの断面図を図６Ａに示し、上面図を図６Ｂに示す。
本実施形態のスピンＭＯＳＦＥＴは、図１Ａおよび図１Ｂに示す第１実施形態のスピンＭＯＳＦＥＴにおいて、ソース部１５ａの強磁性積層膜の膜面の形状を更に変えた構成となっている。すなわち図６Ｂに示すように、ソース部１５ａの強磁性積層膜の膜面を線非対称となる形状とし、ドレイン部１５ｂの強磁性積層膜の膜面を線対称となる形状（対称軸が少なくとも１個存在する形状）とする。なお、本明細書では、「線非対称」な形状とは、線対称ではない形状を意味する。本実施形態では、ソース部１５ａの強磁性積層膜の膜面を線非対称となる形状とし、ドレイン部１５ｂの強磁性積層膜の膜面を線対称となる形状としたが、ソース部１５ａの強磁性積層膜の膜面を線対称となる形状とし、ドレイン部１５ｂの強磁性積層膜の膜面を線非対称となる形状としてもよい。なお、ソース部１５ａおよびドレイン部１５ｂの強磁性積層膜の膜面の面積は異なっていることは云うまでもない。
次に、本発明の第３実施形態によるスピンＭＯＳＦＥＴの断面図を図６Ａに示し、上面図を図６Ｂに示す。
本実施形態のスピンＭＯＳＦＥＴは、図１Ａおよび図１Ｂに示す第１実施形態のスピンＭＯＳＦＥＴにおいて、ソース部１５ａの強磁性積層膜の膜面の形状を更に変えた構成となっている。すなわち図６Ｂに示すように、ソース部１５ａの強磁性積層膜の膜面を線非対称となる形状とし、ドレイン部１５ｂの強磁性積層膜の膜面を線対称となる形状（対称軸が少なくとも１個存在する形状）とする。なお、本明細書では、「線非対称」な形状とは、線対称ではない形状を意味する。本実施形態では、ソース部１５ａの強磁性積層膜の膜面を線非対称となる形状とし、ドレイン部１５ｂの強磁性積層膜の膜面を線対称となる形状としたが、ソース部１５ａの強磁性積層膜の膜面を線対称となる形状とし、ドレイン部１５ｂの強磁性積層膜の膜面を線非対称となる形状としてもよい。なお、ソース部１５ａおよびドレイン部１５ｂの強磁性積層膜の膜面の面積は異なっていることは云うまでもない。
このように、ソース部１５ａおよびドレイン部１５ｂの一方を線対称な形状とし、他方を線非対称な形状とすることにより、スピン注入書き込み時のマージンが更に広がることが分かった。図７（ａ）、７（ｂ）に線対称な形状の例を示し、図８（ａ）、８（ｂ）に線非対称な形状の例を示す。図７（ａ）、７（ｂ）に示す形状はそれぞれ長方形、楕円であり、図８（ａ）に示す形状は平行四辺形であり、図８（ｂ）に示す形状は不等辺四角形の角を切り取ったものである。これらの例に限らず線対称な形状、線非対称な形状であれば本実施形態のソース部１５ａおよびドレイン部１５ｂの膜面形状に用いることができる。この場合、第２実施形態で説明したように、強磁性積層膜の長さの比は１．１以上であることが好ましく、１．２以上であるならば更に好ましい。
本実施形態も、第１実施形態と同様に、製造上のコストが増大するのを可及的に抑制することが可能となるとともに、スピン注入書き込みが可能でかつ読み出しが可能となる。また、第１実施形態と同様に、ソース領域５ａおよびドレイン領域５ｂの基板表面には高濃度のｎ＋不純物拡散層７ａ、７ｂが形成されているので、スピン注入書き込みを、より高速に行うことができる。
なお、本実施形態においては、ソース部１５ａの膜面の面積をドレイン部１５の膜面の面積よりも大きくしたが、小さくしても良い。
また、本実施形態を第１実施形態の第１乃至第３変形例に適用しても良いことは云うまでもない。
第１乃至第３実施形態およびそれらの変形例においては、半導体基板２としては、Ｓｉ基板、Ｇｅ基板、ＧａＡｓ基板等を用いることができる。
また、第１乃至第３実施形態およびそれらの変形例においては、ソース領域５ａおよびドレイン領域５ｂを設けたが、半導体基板と磁性体との電気伝導度が大きく異ならない場合には、ソース領域５ａおよびドレイン領域５ｂを設けなくとも良い。磁性体と半導体基板との電気伝導度が大きく異なる場合は、コンダクタンスミスマッチの問題が生じ、スピン偏極度が飽和し、偏極したスピンが半導体基板中に注入できなくなるという問題がおこる。その問題を解決するため、半導体基板へイオン注入を行い、通常のＭＯＳＦＥＴ同様、半導体基板と導電型が異なるソース領域およびドレイン領域を設け、ｐ／ｎ接合を形成することが好ましい。その際、半導体基板と磁性体との界面、またはトンネルバリアとの界面には、半導体基板に、特に高濃度のイオンを注入し、ｎ＋イオンまたはｐ＋イオンを偏析して高濃度不純物拡散領域を設けることが好ましい。具体的には、ＳｉまたはＧｅからなる半導体基板を用いたｎ型ＭＯＳＦＥＴまたはｐ型ＭＯＳＦＥＴにおいては、ｐ型不純物としては、Ｂ（ボロン）元素をイオン注入し、ｎ型不純物としてはＰ（リン）、Ａｓ（砒素）元素をイオン注入することが好ましい。ＧａＡｓ基板の場合、通常ｎ型ＭＯＳＦＥＴの移動度が大きいため好ましく、この場合、Ｓｉをドープするのが一般的である。ｎ＋不純物拡散領域、ｐ＋不純物拡散領域にはイオン注入する元素の加速度を２０ＫｅＶ以下の低い加速度として高濃度にイオン注入を行なうことが好ましい。Ｓｉ基板の場合は、ｎ型不純物拡散領域とｎ＋不純物拡散領域には同じｎ型不純物元素を用いても問題ないが、Ｇｅ基板の場合は、ｎ型不純物拡散領域にはＰ（リン）、Ａｓ（砒素）を用い、ｎ＋不純物拡散領域にはＳ（硫黄）を用いると、抵抗が低下し高速デバイスとなるためより好ましい。イオン注入後には、Ｎ２中でＲＴＡを行う。ＲＴＡの温度は、Ｓｉ基板の場合１０００℃〜１１００℃、Ｇｅ基板の場合４００℃〜５００℃である。また、ＧａＡｓ基板の場合は、Ａｓ中で３００℃〜６００℃の温度でＲＴＡを行うか、または成膜時にＳｉをドープして成長を行う方法を用いた。いずれにおいても良好なＭＯＳＦＥＴが実現できるとともに、スピン依存伝導も観測されるようになった。
なお、Ｇｅ基板を用いかつｎ型のソースおよびドレイン領域上にＭｇＯからなるトンネルバリアが形成される場合は、基板とＭｇＯとの界面に膜厚が１ｎｍ〜３ｎｍのＧｅＯｘ膜またはＧｅＮｘ膜を設けることが好ましい。ＧｅＯｘ膜またはＧｅＮｘ膜を設けることにより、基板とＭｇＯとの間の抵抗を低下させることができる。また、この場合も、ｎ＋不純物拡散領域を設けることが好ましい。ｎ＋不純物拡散領域を設けることにより、界面抵抗を低下させスピン注入書き込みをより高速に行うことができる。
（第４実施形態）
次に、本発明の第４実施形態によるスピンＭＯＳＦＥＴの断面図を図９に示す。本実施形態のスピンＭＯＳＦＥＴは、図３に示す第１実施形態の第２変形例によるスピンＭＯＳＦＥＴにおいて、ソース部１５ａおよびドレイン部１５ｂの強磁性積層膜のそれぞれの強磁性層を、強磁性膜／非磁性膜／強磁性膜の積層構造に置き換えた構成となっている。この積層構造は、シンセティック反強磁性積層構造とも呼ばれ、非磁性膜を挟んだ２つの強磁性膜間に反強磁性的な結合、すなわち、非磁性膜を挟んだ２つの強磁性膜の磁化の向きは逆（反平行）となる結合が存在する。本実施形態においては、例えば、ソース部１５ａの強磁性層１６ａは強磁性膜１６ａ１／非磁性膜１６ａ２／強磁性膜１６ａ３の積層構造を有し、ソース部１５ａの強磁性層１８ａは強磁性膜１８ａ１／非磁性膜１８ａ２／強磁性膜１８ａ３の積層構造を有している。そして、強磁性膜１６ａ３と強磁性膜１８ａ１とは磁化の向きが同じとなっている。また、ドレイン部１５ｂの強磁性層１６ｂは強磁性膜１６ｂ１／非磁性膜１６ｂ２／強磁性膜１６ｂ３の積層構造を有し、ドレイン部１５ｂの強磁性層１８ｂは強磁性膜１８ｂ１／非磁性膜１８ｂ２／強磁性膜１８ｂ３の積層構造を有している。
次に、本発明の第４実施形態によるスピンＭＯＳＦＥＴの断面図を図９に示す。本実施形態のスピンＭＯＳＦＥＴは、図３に示す第１実施形態の第２変形例によるスピンＭＯＳＦＥＴにおいて、ソース部１５ａおよびドレイン部１５ｂの強磁性積層膜のそれぞれの強磁性層を、強磁性膜／非磁性膜／強磁性膜の積層構造に置き換えた構成となっている。この積層構造は、シンセティック反強磁性積層構造とも呼ばれ、非磁性膜を挟んだ２つの強磁性膜間に反強磁性的な結合、すなわち、非磁性膜を挟んだ２つの強磁性膜の磁化の向きは逆（反平行）となる結合が存在する。本実施形態においては、例えば、ソース部１５ａの強磁性層１６ａは強磁性膜１６ａ１／非磁性膜１６ａ２／強磁性膜１６ａ３の積層構造を有し、ソース部１５ａの強磁性層１８ａは強磁性膜１８ａ１／非磁性膜１８ａ２／強磁性膜１８ａ３の積層構造を有している。そして、強磁性膜１６ａ３と強磁性膜１８ａ１とは磁化の向きが同じとなっている。また、ドレイン部１５ｂの強磁性層１６ｂは強磁性膜１６ｂ１／非磁性膜１６ｂ２／強磁性膜１６ｂ３の積層構造を有し、ドレイン部１５ｂの強磁性層１８ｂは強磁性膜１８ｂ１／非磁性膜１８ｂ２／強磁性膜１８ｂ３の積層構造を有している。
なお、図９に示す本実施形態においては、ソース部１５ａの強磁性積層膜の膜面面積がドレイン部１５ｂの強磁性積層膜の膜面面積よりも大きくなるように構成されている。このため、ドレイン部１５ｂの半導体基板２側の強磁性層１６ｂの磁化の向き、すなわち、強磁性膜１６ｂ１および強磁性膜１６ｂ３の磁化の向きは、書き込み電流によって可変となっているが、ソース部１５ａの半導体基板２側の強磁性層１６ａの磁化の向き、すなわち、強磁性膜１６ａ１および強磁性膜１６ａ３の磁化の向きは、書き込み電流によって不変となっている。ここで、不変とは、書き込み電流をスピンＭＯＳＦＥＴに流す前と流した後の磁化の向きが変化しないことを意味する。なお、本実施形態とは異なり、ソース部１５ａの強磁性積層膜の膜面面積をドレイン部１５ｂの強磁性積層膜の膜面面積よりも小さくなるように構成してもよい。ソース部１５ａおよびドレイン部１５ｂの膜面の面積の比は、１．１倍以上あることが好ましく、より好ましくは１．２倍以上である。
また、本実施形態においては、ソース部１５ａの強磁性層１８ａの磁化の向き、すなわち強磁性膜１８ａ１、１８ａ３の磁化の向きは、反強磁性層１９ａによって固着され、ドレイン部１５ｂの強磁性層１８ｂの磁化の向き、すなわち強磁性膜１８ｂ１、１８ｂ３の磁化の向きは、反強磁性層１９ｂによって固着される。なお、本実施形態のように、反強磁性層１９ａ、１９ｂを設けることによって、シンセティック反強磁性積層構造の強磁性層１８ａ、１８ｂの磁化は、より強固に固着することが可能となる。
本実施形態のように、ソース部１５ａおよびドレイン部１５ｂの強磁性積層膜の各強磁性層をシンセティク反強磁性積層構造とすることにより、スピンＭＯＳＦＥＴを微細化した時の、強磁性層の磁化の熱安定性を向上させることができる。また、各磁性層からの漏れ磁場を可及的に抑制することが可能となるので、複数のスピンＭＯＳＦＥＴを隣接配置しても、隣接スピンＭＯＳＦＥＴ間の影響を可及的に抑制し、誤動作が生じるのを防止することができる。
なお、本実施形態も第１実施形態の第２変形例と同様に、スピン注入書き込みをより高速に行うことができる。また、製造上のコストが増大するのを可及的に抑制することができる。
本実施形態を第２および第３実施形態に適用してもよいことは云うまでもない。
（変形例）
第４実施形態の変形例によるスピンＭＯＳＦＥＴの断面図を図１０に示す。この変形例によるスピンＭＯＳＦＥＴは、第４実施形態において、ソース部１５ａとソース領域５ａとの間のトンネルバリア１４ａを削除するとともに、ドレイン部１５ｂとドレイン領域５ｂとの間のトンネルバリア１４ｂを削除した構成となっている。すなわち、ソース部１５ａおよびドレイン部１５ｂと半導体基板２とが直接接合し、それらの界面にショットキー障壁が形成された構成となっている。また、この構成は、図５に示す第１実施形態の第３変形例によるスピンＭＯＳＦＥＴにおけるソース部１５ａおよびドレイン部１５ｂの強磁性積層膜の各強磁性層を、シンセティク反強磁性積層構造としたものとなっている。
第４実施形態の変形例によるスピンＭＯＳＦＥＴの断面図を図１０に示す。この変形例によるスピンＭＯＳＦＥＴは、第４実施形態において、ソース部１５ａとソース領域５ａとの間のトンネルバリア１４ａを削除するとともに、ドレイン部１５ｂとドレイン領域５ｂとの間のトンネルバリア１４ｂを削除した構成となっている。すなわち、ソース部１５ａおよびドレイン部１５ｂと半導体基板２とが直接接合し、それらの界面にショットキー障壁が形成された構成となっている。また、この構成は、図５に示す第１実施形態の第３変形例によるスピンＭＯＳＦＥＴにおけるソース部１５ａおよびドレイン部１５ｂの強磁性積層膜の各強磁性層を、シンセティク反強磁性積層構造としたものとなっている。
この変形例も、第４実施形態と、同様に、スピンＭＯＳＦＥＴを微細化した時の、強磁性層の磁化の熱安定性を向上させることができる。また、各強磁性層からの漏れ磁場を可及的に抑制することが可能となるので、複数のスピンＭＯＳＦＥＴを隣接配置しても、隣接スピンＭＯＳＦＥＴ間の影響を可及的に抑制し、誤動作が生じるのを防止することができる。また、スピン注入書き込みをより高速に行うことができるとともに製造上のコストが増大するのを可及的に抑制することができる。
なお、本変形例を第２および第３実施形態に適用してもよいことは云うまでもない。
第４実施形態およびその変形例においては、ソース部１５ａおよびドレイン部１５ｂの強磁性積層膜の各強磁性層をシンセティック反強磁性積層構造とすることにより、強磁性層の磁化の熱安定性を向上させていたが、各強磁性層として、磁化の向きが膜面に対して垂直となる強磁性層を用いても、強磁性層の磁化の熱安定性を向上させることができる。これを第５実施形態として説明する。
（第５実施形態）
本発明の第５実施形態によるスピンＭＯＳＦＥＴの断面図を図１１に示す。本実施形態のスピンＭＯＳＦＥＴは、図１Ａおよび図１Ｂに示す第１実施形態のスピンＭＯＳＦＥＴにおいて、ソース部およびドレイン部の強磁性積層膜の各強磁性層を、磁化の向きが膜面に対して垂直となる強磁性層に置き換えた構成となっている。すなわち、ソース部２５ａは、ソース領域５ａ上に設けられたトンネルバリア１４ａ上に形成され、磁化の向きが膜面に対して垂直となる強磁性層２６ａ、非磁性層（例えば、トンネルバリア）２７ａ、および磁化の向きが膜面に対して垂直となる強磁性層２８ａがこの順序で積層された構造を有している。ドレイン部２５ｂは、ドレイン領域５ｂ上に設けられたトンネルバリア１４ｂ上に形成され、磁化の向きが膜面に対して垂直となる強磁性層２６ｂ、非磁性層（例えば、トンネルバリア）２７ｂ、および磁化の向きが膜面に対して垂直となる強磁性層２８ｂがこの順序で積層された構造を有している。そして、ソース部２５ａにおいては、強磁性層２６ａは磁化の向きが可変であり、強磁性層２８ａは磁化の向きが不変である。なお、強磁性層２６ａの磁化の向きと強磁性層２８ａの磁化の向きは同じ向き（平行）となっている。また、ドレイン部２５ｂにおいては、強磁性層２６ｂは磁化の向きが可変であり、強磁性層２８ｂは磁化の向きが不変である。なお、磁化の向きが膜面に対して垂直となる強磁性層は、その磁化容易軸方向が膜面に略垂直となっている。本実施形態の場合は、磁化の向きが膜面に対して垂直となる強磁性層は、その磁化容易軸方向が半導体基板２の基板面に対して略垂直となっている。
本発明の第５実施形態によるスピンＭＯＳＦＥＴの断面図を図１１に示す。本実施形態のスピンＭＯＳＦＥＴは、図１Ａおよび図１Ｂに示す第１実施形態のスピンＭＯＳＦＥＴにおいて、ソース部およびドレイン部の強磁性積層膜の各強磁性層を、磁化の向きが膜面に対して垂直となる強磁性層に置き換えた構成となっている。すなわち、ソース部２５ａは、ソース領域５ａ上に設けられたトンネルバリア１４ａ上に形成され、磁化の向きが膜面に対して垂直となる強磁性層２６ａ、非磁性層（例えば、トンネルバリア）２７ａ、および磁化の向きが膜面に対して垂直となる強磁性層２８ａがこの順序で積層された構造を有している。ドレイン部２５ｂは、ドレイン領域５ｂ上に設けられたトンネルバリア１４ｂ上に形成され、磁化の向きが膜面に対して垂直となる強磁性層２６ｂ、非磁性層（例えば、トンネルバリア）２７ｂ、および磁化の向きが膜面に対して垂直となる強磁性層２８ｂがこの順序で積層された構造を有している。そして、ソース部２５ａにおいては、強磁性層２６ａは磁化の向きが可変であり、強磁性層２８ａは磁化の向きが不変である。なお、強磁性層２６ａの磁化の向きと強磁性層２８ａの磁化の向きは同じ向き（平行）となっている。また、ドレイン部２５ｂにおいては、強磁性層２６ｂは磁化の向きが可変であり、強磁性層２８ｂは磁化の向きが不変である。なお、磁化の向きが膜面に対して垂直となる強磁性層は、その磁化容易軸方向が膜面に略垂直となっている。本実施形態の場合は、磁化の向きが膜面に対して垂直となる強磁性層は、その磁化容易軸方向が半導体基板２の基板面に対して略垂直となっている。
本実施形態においては、ソース部２５ａの強磁性積層膜の膜面面積がドレイン部２５ｂの強磁性積層膜の膜面面積よりも大きくなるように形成されているので、ソース部２５ａにおける強磁性層２６ａの磁化の向きは書き込み電流によって不変となるが、ドレイン部２５ｂの強磁性層２６ｂの磁化の向きは書き込み電流によって可変となる。なお、本実施形態とは異なり、ソース部２５ａの強磁性積層膜の膜面面積をドレイン部２５ｂの強磁性積層膜の膜面面積よりも小さくなるように構成してもよい。ソース部２５ａおよびドレイン部２５ｂの膜面の面積の比は、１．１倍以上あることが好ましく、１．２倍以上であることが好ましい。
本実施形態のように、ソース部２５ａおよびドレイン部２５ｂの強磁性積層膜の各強磁性層に磁化の向きが膜面に対して垂直となる強磁性層を用いた場合のスピン注入書き込み電流Ｉｃは次の式（３）で与えられる。
Ｉｃ＝２ｅαＭＡｔ［Ｈｋ―Ｈｄ］／（ｈｇ） ・・・ （３）
（３）式を（１）式と比較すると、磁化の向きが膜面に対して垂直となる強磁性層を用いた場合は、反磁界Ｈｄの項だけ書き込み電流を低減することが可能であることがわかる。
Ｉｃ＝２ｅαＭＡｔ［Ｈｋ―Ｈｄ］／（ｈｇ） ・・・ （３）
（３）式を（１）式と比較すると、磁化の向きが膜面に対して垂直となる強磁性層を用いた場合は、反磁界Ｈｄの項だけ書き込み電流を低減することが可能であることがわかる。
本実施形態のスピンＭＯＳＦＥＴは、強磁性層の磁化の熱安定性を向上させることが可能となるとともに、スピン注入書き込みをより高速に行うことができかつ製造上のコストが増大するのを可及的に抑制することができる。
なお、本実施形態を第２および第３実施形態に適用してもよいことは云うまでもない。
（変形例）
第５実施形態の変形例によるスピンＭＯＳＦＥＴの断面図を図１２に示す。この変形例によるスピンＭＯＳＦＥＴは、第５実施形態において、ソース部２５ａとソース領域５ａとの間のトンネルバリア１４ａを削除するとともに、ドレイン部２５ｂとドレイン領域５ｂとの間のトンネルバリア１４ｂを削除した構成となっている。すなわち、ソース部２５ａおよびドレイン部２５ｂと半導体基板２とが直接接合し、それらの界面にショットキー障壁が形成された構成となっている。
第５実施形態の変形例によるスピンＭＯＳＦＥＴの断面図を図１２に示す。この変形例によるスピンＭＯＳＦＥＴは、第５実施形態において、ソース部２５ａとソース領域５ａとの間のトンネルバリア１４ａを削除するとともに、ドレイン部２５ｂとドレイン領域５ｂとの間のトンネルバリア１４ｂを削除した構成となっている。すなわち、ソース部２５ａおよびドレイン部２５ｂと半導体基板２とが直接接合し、それらの界面にショットキー障壁が形成された構成となっている。
この変形例も第５実施形態と同様に、強磁性層の磁化の熱安定性を向上させることが可能となるとともに、スピン注入書き込みをより高速に行うことができかつ製造上のコストが増大するのを可及的に抑制することができる。また、反磁界Ｈｄの項だけ書き込み電流を低減することが可能である。
なお、本変形例を第２および第３実施形態に適用してもよいことは云うまでもない。
（第６実施形態）
次に、本発明の第６実施形態によるスピンＭＯＳＦＥＴの断面図を図１３に示す。本実施形態のスピンＭＯＳＦＥＴは、第５実施形態において、ソース部２５ａおよびドレイン部２５ｂの各磁性層をシンセティック構造とした構成となっている。すなわち、ソース部２５ａの強磁性層２６ａは強磁性膜２６ａ１／非磁性膜２６ａ２／強磁性膜２６ａ３の積層構造を有し、ソース部２５ａの強磁性層２８ａは強磁性膜２８ａ１／非磁性膜２８ａ２／強磁性膜２８ａ３の積層構造を有している。そして、強磁性膜２６ａ３と強磁性膜２８ａ１は磁化の向きが同じとなっている。また、ドレイン部２５ｂの強磁性層２６ｂは強磁性膜２６ｂ１／非磁性膜２６ｂ２／強磁性膜２６ｂ３の積層構造を有し、ドレイン部２５ｂの強磁性層２８ｂは強磁性膜２８ｂ１／非磁性膜２８ｂ２／強磁性膜２８ｂ３の積層構造を有している。
次に、本発明の第６実施形態によるスピンＭＯＳＦＥＴの断面図を図１３に示す。本実施形態のスピンＭＯＳＦＥＴは、第５実施形態において、ソース部２５ａおよびドレイン部２５ｂの各磁性層をシンセティック構造とした構成となっている。すなわち、ソース部２５ａの強磁性層２６ａは強磁性膜２６ａ１／非磁性膜２６ａ２／強磁性膜２６ａ３の積層構造を有し、ソース部２５ａの強磁性層２８ａは強磁性膜２８ａ１／非磁性膜２８ａ２／強磁性膜２８ａ３の積層構造を有している。そして、強磁性膜２６ａ３と強磁性膜２８ａ１は磁化の向きが同じとなっている。また、ドレイン部２５ｂの強磁性層２６ｂは強磁性膜２６ｂ１／非磁性膜２６ｂ２／強磁性膜２６ｂ３の積層構造を有し、ドレイン部２５ｂの強磁性層２８ｂは強磁性膜２８ｂ１／非磁性膜２８ｂ２／強磁性膜２８ｂ３の積層構造を有している。
なお、図１３に示す本実施形態においては、ソース部２５ａの強磁性積層膜の膜面面積がドレイン部２５ｂの強磁性積層膜の膜面面積よりも大きくなるように構成されている。このため、ドレイン部２５ｂの半導体基板２側の強磁性層２６ｂの磁化の向き、すなわち、強磁性膜２６ｂ１および強磁性膜２６ｂ３の磁化の向きは、書き込み電流によって可変となっているが、ソース部２５ａの半導体基板２側の強磁性層２６ａの磁化の向き、すなわち、強磁性膜１６ａ１および強磁性膜１６ａ３の磁化の向きは、書き込み電流によって不変となっている。ここで、不変とは、書き込み電流をスピンＭＯＳＦＥＴに流す前と流した後の磁化の向きが変化しないことを意味する。なお、本実施形態とは異なり、ソース部２５ａの強磁性積層膜の膜面面積をドレイン部２５ｂの強磁性積層膜の膜面面積よりも小さくなるように構成してもよい。ソース部２５ａおよびドレイン部２５ｂの膜面の面積の比は、１．１倍以上あることが好ましく、１．２倍以上であることが好ましい。
本実施形態のように、ソース部２５ａおよびドレイン部２５ｂの強磁性積層膜の各強磁性層をシンセティク構造とすることにより、スピンＭＯＳＦＥＴを微細化した時の、強磁性層の磁化の熱安定性を向上させることができる。また、各強磁性層からの漏れ磁場を可及的に抑制することが可能となるので、複数のスピンＭＯＳＦＥＴを隣接配置しても、隣接スピンＭＯＳＦＥＴ間の影響を可及的に抑制し、誤動作が生じるのを防止することができる。
なお、本実施形態も第５実施形態と同様に、スピン注入書き込みをより高速に行うことができる。また、製造上のコストが増大するのを可及的に抑制することができる。また、反磁界Ｈｄの項だけ書き込み電流を低減することが可能である。
なお、本実施形態を第２および第３実施形態に適用してもよいことは云うまでもない。
（変形例）
第６実施形態の変形例によるスピンＭＯＳＦＥＴの断面図を図１４に示す。この変形例によるスピンＭＯＳＦＥＴは、第６実施形態において、ソース部２５ａとソース領域５ａとの間のトンネルバリア１４ａを削除するとともに、ドレイン部２５ｂとドレイン領域５ｂとの間のトンネルバリア１４ｂを削除した構成となっている。すなわち、ソース部２５ａおよびドレイン部２５ｂと半導体基板２とが直接接合し、それらの界面にショットキー障壁が形成された構成となっている。
第６実施形態の変形例によるスピンＭＯＳＦＥＴの断面図を図１４に示す。この変形例によるスピンＭＯＳＦＥＴは、第６実施形態において、ソース部２５ａとソース領域５ａとの間のトンネルバリア１４ａを削除するとともに、ドレイン部２５ｂとドレイン領域５ｂとの間のトンネルバリア１４ｂを削除した構成となっている。すなわち、ソース部２５ａおよびドレイン部２５ｂと半導体基板２とが直接接合し、それらの界面にショットキー障壁が形成された構成となっている。
この変形例も第６実施形態と同様に、強磁性層の磁化の熱安定性を向上させること可能となるとともに、スピン注入書き込みをより高速に行うことができかつ製造上のコストが増大するのを可及的に抑制することができる。また、反磁界Ｈｄの項だけ書き込み電流を低減することが可能である。更にスピンＭＯＳＦＥＴを微細化した時の、強磁性層の磁化の熱安定性を向上させることができる。また、各強磁性層からの漏れ磁場を可及的に抑制することが可能となるので、複数のスピンＭＯＳＦＥＴを隣接配置しても、隣接スピンＭＯＳＦＥＴ間の影響を可及的に抑制し、誤動作が生じるのを防止することができる。
なお、本変形例を第２および第３実施形態に適用してもよいことは云うまでもない。
（第７実施形態）
次に、実際にリコンフィギャブルな論理回路に用いる場合の簡単な回路構成について説明する。
次に、実際にリコンフィギャブルな論理回路に用いる場合の簡単な回路構成について説明する。
実際にスピンＭＯＳＦＥＴを用いてリコンフィギャブルな論理回路を構成する場合、２つのＭＯＳＦＥＴ（ＭＯＳＦＥＴ１およびＭＯＳＦＥＴ２）に共通のフローティングゲートを有していることが好ましい。
ＡＮＤ，ＯＲ回路が作製できれば、ＮＯＲ回路、排他的ＯＲ回路などの全ての回路を作製できるのでＡＮＤ回路、ＯＲ回路についてのみ図１５に示す。図示したように、本実施形態のリコンフィギャブルな論理回路は、基本的には、上記第１乃至第６実施形態およびそれらの変形例のいずれかのスピンＭＯＳＦＥＴのゲート絶縁膜９と、ゲート電極１０との間に、フローティングゲート（図示せず）と、電極間絶縁膜を設けた、２つのスピンＭＯＳＦＥＴ３０、３２を用いる。スピンＭＯＳＦＥＴ３０はｐ型のＭＯＳＦＥＴ、すなわちｐ型半導体基板２のｎ型ウェル領域（図示せず）に設けられたＭＯＳＦＥＴであり、スピンＭＯＳＦＥＴ３２はｎ型のＭＯＳＦＥＴ、すなわちｐ型半導体基板２のｐ型半導体領域に設けられたＭＯＳＦＥＴである。ＭＯＳＦＥＴ３０、３２のフローティングゲートを共通に接続し、ＭＯＳＦＥＴ３０のソースを電源Ｖｉｎｐに接続し、ＭＯＳＦＥＴ３２のソースを接地する。そして、ＭＯＳＦＥＴ３０のドレインとＭＯＳＦＥＴ３２のドレインを接続する。この共通接続したノードからの出力Ｖ１をインバータ４０に入力し、このインバータ４０の出力を本実施形態の論理回路の出力Ｖｏｕｔとする。
これにより、ＡＮＤ回路、ＯＲ回路を形成できる。図１６に示すようにフローティングゲート電圧Ｖｆｇが、ＭＯＳＦＥＴ３０のゲート入力ＡとＭＯＳＦＥＴ３２のゲート入力Ｂの和の１／２の場合に、ドレイン、ソースの半導体基板２に近い強磁性層のスピンモーメントが平行（Ｐ）または反平行（ＡＰ）の時の出力電圧Ｙが“１”または“０”と変化する。なお、本実施形態においては、ＭＯＳＦＥＴ３０のスピンモーメントは、常に平行となっている。
本実施形態の論理回路において、ＭＯＳＦＥＴ３２のソース、ドレインの半導体基板２に近い強磁性層のスピンモーメントをＡＰ（反平行）状態とした場合にＭＯＳＦＥＴ３０、３２のゲート電極の入力Ａ、Ｂの値に対応する、フローティングゲートの電位Ｖｆｇ、ＭＯＳＦＥＴ３０，３２の共通接続ノードの電位Ｖ１、論理回路の出力Ｖｏｕｔの値を図１７に示す。また、ＭＯＳＦＥＴ３２のソース・ドレインの半導体基板２に近い強磁性層のスピンモーメントをＰ（平行）状態とした場合にＭＯＳＦＥＴ３０、３２のゲート電極の入力Ａ、Ｂの値に対応する、フローティングゲートの電位Ｖｆｇ、ＭＯＳＦＥＴ３０，３２の共通接続ノードの電位Ｖ１、論理回路の出力Ｖｏｕｔの値を図１８に示す。図１７、図１８に示したように、ＭＯＳＦＥＴ３２のドレイン、ソースの半導体基板２に近い強磁性層のスピンモーメントが反平行の時にＡＮＤ回路、平行の時にＯＲ回路となる。このため、ドレイン部の強磁性層のスピンモーメントを変えてプログラムしなおすことにより、論理回路を造り直すことなく構成することができ、すなわちリコンフィギャブルな論理回路を得ることができる。
ＡＮＤ回路、ＯＲ回路の場合、全てのトランジスタをスピンＭＯＳＦＥＴにしても良いが、一部に通常のＭＯＳＦＥＴを用いてもかまわない。図１９に示すように２つのトランジスタの内一つ（例えばＭＯＳＦＥＴ３２）を第１乃至第６実施形態およびそれらの変形例のいずれかのスピンＭＯＳＦＥＴを用い、もう一つを通常の磁性体を用いないｐＭＯＳＦＥＴ３４を用いた場合も、一つのスピンＭＯＳＦＴＥ３２のソース・ドレインの半導体基板２に近い強磁性層のスピンモーメントを平行、反平行と制御することによって、同様の結果を得ることができる。
また、図２０に示すように、インバータ４０を用いなくともｎ型ＭＯＳＦＥＴ３２、ｐ型ＭＯＳＦＥＴ３０の接続を入れ替えることにより、ｐ型ＭＯＳＦＥＴ３０のソース・ドレインの半導体基板２に近い強磁性層のスピンモーメントを平行、反平行と制御することによっても、同様の効果が得られる。
上記論理回路として使用する場合は、スピンＭＯＳＦＥＴの情報を読み出すためのゲート電圧制御回路、センス電流を制御するセンス電流制御素子回路、書き込み電流制御回路、ドライバ−およびシンカーをさらに具備することとなる。
本実施形態に示したリコンフィギャブルな論理回路は一具体例であって、第１乃至第６実施形態およびそれらの変形例のいずれかのスピンＭＯＳＦＥＴを用いて形成することのできるリコンフィギャブルな論理回路は、本実施形態のリコンフィギャブルな論理回路に限られるものではない。
スピンＭＯＳＦＥＴを多数用いた論理回路を実現するためには、シンセティック反強磁性積層膜を用いるか、または磁化の向きが膜面に垂直な磁性層かを用いる必要がある。
シンセティック反強磁性積層膜に用いる強磁性膜（磁性材料）は、Ｎｉ−Ｆｅ、Ｃｏ−Ｆｅ、Ｃｏ−Ｆｅ−Ｎｉ合金または、（Ｃｏ，Ｆｅ，Ｎｉ）−（Ｂ）、（Ｃｏ，Ｆｅ，Ｎｉ）−（Ｂ）−（Ｐ，Ａｌ，Ｍｏ，Ｎｂ，Ｍｎ）系またはＣｏ−（Ｚｒ，Ｈｆ，Ｎｂ，Ｔａ，Ｔｉ）膜などのアモルファス材料、Ｃｏ基フルホイスラー材料からなる群より選ばれる少なくとも１種の薄膜またはそれら多層膜で構成されることが好ましい。ここで、Ｃｏ基フルホイスラー材料とは、Ｃｏ２ＡＢと表される材料であって、Ａは、Ｃｒ、Ｍｎ、Ｆｅ、Ｖ、およびＴｉのうちの少なくとも１つの元素を含み、Ｂは、Ａｌ、Ｓｉ、Ｇｅ、Ｇａ、Ｓｂ、およびＦｅのうちの少なくとも１つの元素を含む。なお、ＢがＦｅを含む場合は、ＡはＦｅを含まない。
磁化の向きが膜面に垂直な強磁性層としては、Ｆｅ−Ｐｄ、Ｆｅ−Ｐｔ、Ｆｅ−Ｐｄ−Ｐｔ、Ｃｏ／Ｎｉ積層膜、Ｆｅ／Ｐｄ積層膜、Ｆｅ／Ｐｔ積層膜であり、これら材料に磁気抵抗効果が大きくなる膜であるＮｉ−Ｆｅ、Ｃｏ−Ｆｅ、Ｃｏ−Ｆｅ−Ｎｉ合金または、（Ｃｏ，Ｆｅ，Ｎｉ）−（Ｂ）、（Ｃｏ，Ｆｅ，Ｎｉ）−（Ｂ）−（Ｐ，Ａｌ，Ｍｏ，Ｎｂ，Ｍｎ）系、またはＣｏ−（Ｚｒ，Ｈｆ，Ｎｂ，Ｔａ，Ｔｉ）膜などのアモルファス材料、Ｃｏ基フルホイスラー材料を非磁性層（トンネル障壁含む）側に積層して用いることになる。なお、記号「−」は合金を示し、記号「／」は積層構造を示し、（ ， ）は、括弧内の元素が少なくとも１つ含まれることを意味する。
非磁性層の材料は、Ｃｕ、Ａｇ、Ａｕなどの金属元素またはこれら合金、またはＡｌＯｘ、ＭｇＯ、ＳｉＯｘなどの酸化物であることが好ましい。
シンセティック反強磁性積層膜に用いる非磁性層の材料は、Ｒｕ、Ｒｈ、Ｉｒまたはこれら合金であることが好ましい。
反強磁性層としては、ＰｔＭｎ、Ｉｒ−Ｍｎ、ＦｅＭｎ、Ｐｔ−Ｃｒ−Ｍｎ、Ｎｉ−Ｍｎを用いることが好ましい。
以下、実施例を参照しつつ本発明の実施形態についてさらに詳細に説明する。
（実施例１）
本発明の実施例１によるスピンＭＯＳＦＥＴとして、試料１乃至試料４からなる４種類のスピンＭＯＳＦＥＴを用意する。
本発明の実施例１によるスピンＭＯＳＦＥＴとして、試料１乃至試料４からなる４種類のスピンＭＯＳＦＥＴを用意する。
試料１は、図９に示す第４実施形態のスピンＭＯＳＦＥＴであって、ソース部１５ａおよびドレイン部１５ｂの強磁性積層膜の各強磁性層がシンセティック構造を有している構成となっている。
試料２は、図１０に示す第４実施形態の変形例によるスピンＭＯＳＦＥＴであって、ソース部１５ａおよびドレイン部１５ｂの強磁性積層膜の各強磁性層がシンセティック構造を有し、かつこれらの強磁性積層膜と半導体基板との界面にショットキー障壁が形成された構成となっている。
また、試料３は、図１１に示す第５実施形態のスピンＭＯＳＦＥＴであって、ソース部２５ａおよびドレイン部２５ｂの強磁性積層膜の各強磁性層が膜面に垂直な磁化を有する
構成となっている。
構成となっている。
試料４は、図１２に示す第５実施形態の変形例によるスピンＭＯＳＦＥＴであって、ソース部２５ａおよびドレイン部２５ｂの強磁性積層膜の各強磁性層が膜面に垂直な磁化を有し、かつこれらの強磁性積層膜と半導体基板との界面にショットキー障壁が形成された構成となっている。
これらの試料１乃至試料４においては、ソース部およびドレイン部の強磁性積層膜の平面形状はアスペクト比（縦方向の長さと横方向の長さの比）を変えず面積のみ変えた構造となっている。ソース部およびドレイン部の強磁性積層膜の膜面面積が異なるスピンＭＯＳＦＥＴは、以下のようにして形成される。まず図２１に示したように、半導体基板２に離間してソース領域５ａおよびドレイン領域５ｂを形成し、ソース領域５ａとドレイン領域５ｂとの間の半導体基板２上にゲート絶縁膜９を形成し、このゲート絶縁膜９上にゲート１０を形成する。なお、ゲート絶縁膜９およびゲート１０を形成した後に、ソース領域５ａおよびドレイン領域５ｂを形成してもよい。その後、ゲート１０を覆うように、ＳｉＯ２からなる層間絶縁膜５０を堆積する。続いて、この層間絶縁膜５０に異なる面積の穴５２ａ、５２ｂを開ける。その後、高圧ＲＦスパッタを用いて、強磁性積層膜を堆積し、穴５２ａ、５２ｂを埋め込む。続いて、ＣＭＰ(Chemical Mechanical Polishing)を用いて、層間絶縁膜５０の上面に付着した強磁性積層膜を除去する。これにより、ソース部およびドレイン部の強磁性積層膜の膜面面積が異なるスピンＭＯＳＦＥＴが形成される。
また、図２２に示すようにして形成してもよい。図２２は、強磁性積層膜をエッチングする際の上面図を示している。半導体基板上にゲート絶縁膜（図示せず）、ゲート１０を形成し、かつソースおよびドレイン領域（図示せず）を形成する。その後、ゲート１０の両側のソース領域およびドレイン領域上に強磁性積層膜を堆積する。これら強磁性積層膜をパターニングする際に、図２２に示すように、２重露光を行う。例えば、第１回目の露光によりマスク５４を用いてソース部およびドレイン部に対応する領域を露光し、第２回目の露光によりマスク５５を用いて露光する。そして、現像工程とエッチングを行うことによりソース部の強磁性積層膜５６ａと、ドレイン部の強磁性積層膜５６ｂの膜面面積を変える。
本実施例では、図２１に示す方法を用いてスピンＭＯＳＦＥＴを形成する。素子分離の作製、ゲートの作製、イオン注入、および注入された不純物の活性化のためのＲＴＡ処理は通常のＭＯＳプロセスと同様である。その後、図２１に示すように、層間絶縁膜５０を形成後、エッチバックを行い、層間絶縁膜５０の平坦処理を行う。続いて、ソース部およびドレイン部の強磁性積層膜を形成するための穴を５２ａ、５２ｂを形成する。これらの穴の平面形状は変えず面積のみ変えてある。その後、穴５２ａ、５２ｂを埋め込むように、強磁性積層膜を堆積する。続いて、ＣＭＰ処理を行った後、ＳｉＯ２膜（図示せず）を成膜し、このＳｉＯ２膜に、上記強磁性積層膜に通じるビアを開け、このビアを配線材料で埋め込み配線を形成する。配線を形成する前に形状ＳＥＭでソース部およびドレイン部の面積を測定する。ソース部およびドレイン部の穴５２ａ、５２ｂのサイズは、ドレイン部の設計サイズを０．１μｍ×０．１５μｍとし、ソース部の設計サイズは、ドレイン部の面積の１．１倍、１．２倍、１．３倍、１．４倍、１．５倍である。実際のサイズは、形状ＳＥＭで測定する。実際の穴の形状は楕円形状を有しており、楕円の面積から実際の面積比を計算する。
試料１乃至試料４における強磁性積層膜の積層構造は、以下のようになっている。
（試料１）
Ｓｉ基板／ＳｉＯ２（０．５ｎｍ）／ＭｇＯ（０．５ｎｍ）／ＣｏＦｅＢ（３ｎｍ）／Ｒｕ（０．９ｎｍ）／ＣｏＦｅＢ（３．５ｎｍ）／Ｍｇ（０．６ｎｍ）／ＭｇＯ（０．５ｎｍ）／ＣｏＦｅＢ（４ｎｍ）／Ｒｕ（０．９ｎｍ）／ＣｏＦｅ（２．５ｎｍ）／ＩｒＭｎ（１０ｎｍ）／Ｒｕ（５ｎｍ）／Ｔａ（５０ｎｍ）
（試料２）
Ｓｉ基板／ＣｏＦｅＢ（３ｎｍ）／Ｒｕ（０．９ｎｍ）／ＣｏＦｅＢ（３．５ｎｍ）／Ｍｇ（０．６ｎｍ）／ＭｇＯ（０．５ｎｍ）／ＣｏＦｅＢ（４ｎｍ）／Ｒｕ（０．９ｎｍ）／ＣｏＦｅ（２．５ｎｍ）／ＩｒＭｎ（１０ｎｍ）／Ｒｕ（５ｎｍ）／Ｔａ（５０ｎｍ）
（試料３）
Ｓｉ基板／ＳｉＯ２（０．５ｎｍ）／ＭｇＯ（０．５ｎｍ）／ＦｅＰｄ（４ｎｍ）／ＣｏＦｅＢ（２ｎｍ）／Ｍｇ（０．６ｎｍ）／ＭｇＯ（０．５ｎｍ）／ＣｏＦｅＢ（３ｎｍ）／ＦｅＰｄ（１０ｎｍ）／Ｒｕ（５ｎｍ）／Ｔａ（５０ｎｍ）
（試料４）
Ｓｉ基板／ＦｅＰｄ（４ｎｍ）／ＣｏＦｅＢ（２ｎｍ）／Ｍｇ（０．６ｎｍ）／ＭｇＯ（０．５ｎｍ）／ＣｏＦｅＢ（３ｎｍ）／ＦｅＰｄ（１０ｎｍ）／Ｒｕ（５ｎｍ）／Ｔａ（５０ｎｍ）
（試料１）
Ｓｉ基板／ＳｉＯ２（０．５ｎｍ）／ＭｇＯ（０．５ｎｍ）／ＣｏＦｅＢ（３ｎｍ）／Ｒｕ（０．９ｎｍ）／ＣｏＦｅＢ（３．５ｎｍ）／Ｍｇ（０．６ｎｍ）／ＭｇＯ（０．５ｎｍ）／ＣｏＦｅＢ（４ｎｍ）／Ｒｕ（０．９ｎｍ）／ＣｏＦｅ（２．５ｎｍ）／ＩｒＭｎ（１０ｎｍ）／Ｒｕ（５ｎｍ）／Ｔａ（５０ｎｍ）
（試料２）
Ｓｉ基板／ＣｏＦｅＢ（３ｎｍ）／Ｒｕ（０．９ｎｍ）／ＣｏＦｅＢ（３．５ｎｍ）／Ｍｇ（０．６ｎｍ）／ＭｇＯ（０．５ｎｍ）／ＣｏＦｅＢ（４ｎｍ）／Ｒｕ（０．９ｎｍ）／ＣｏＦｅ（２．５ｎｍ）／ＩｒＭｎ（１０ｎｍ）／Ｒｕ（５ｎｍ）／Ｔａ（５０ｎｍ）
（試料３）
Ｓｉ基板／ＳｉＯ２（０．５ｎｍ）／ＭｇＯ（０．５ｎｍ）／ＦｅＰｄ（４ｎｍ）／ＣｏＦｅＢ（２ｎｍ）／Ｍｇ（０．６ｎｍ）／ＭｇＯ（０．５ｎｍ）／ＣｏＦｅＢ（３ｎｍ）／ＦｅＰｄ（１０ｎｍ）／Ｒｕ（５ｎｍ）／Ｔａ（５０ｎｍ）
（試料４）
Ｓｉ基板／ＦｅＰｄ（４ｎｍ）／ＣｏＦｅＢ（２ｎｍ）／Ｍｇ（０．６ｎｍ）／ＭｇＯ（０．５ｎｍ）／ＣｏＦｅＢ（３ｎｍ）／ＦｅＰｄ（１０ｎｍ）／Ｒｕ（５ｎｍ）／Ｔａ（５０ｎｍ）
なお、括弧内は、膜厚を示している。また、試料１および試料３においては、Ｓｉ基板とトンネルバリアとなるＭｇＯ（０．５ｎｍ）との間にＳｉＯ２（０．５ｎｍ）が設けられているが、これは、ＭｇＯ（０．５ｎｍ）を形成する際に形成される界面酸化膜である。なお、ＭｇＯ（０．５ｎｍ）と磁性膜（例えばＣｏＦｅＢ）との間にＭｇ（０．６ｎｍ）が設けられているが省略してもよい。このことは、後述する実施例においても同様である。
これらの試料を作製後、磁場中でアニールを３５０℃で１時間を行い、初期状態の強磁性積層膜のスピンの方向を低抵抗状態（トンネルバリアを挟んだ磁性層のスピンが平行状態）となるようにする。
その後、ゲートをＯＮ状態としてソースとドレイン間にパルス電流を流しスピン注入書き込みおよび抵抗値読み出しを行う。スピン注入書き込みパルスは、図２３に示すようにプラスのパルス、マイナスのパルスを交互に印加し、これを１０００回繰り返し、面積が大きい強磁性積層膜（ＭＴＪ積層膜）のフリー層のスピン方向が変化せず、面積が小さい強磁性積層膜（ＭＴＪ積層膜）のフリー層のスピンのみが反転する電流で誤動作がないか確認を行う。誤動作が生じ、両方の強磁性積層膜のフリー層のスピンの方向が反転してしまうと、読み出した電圧がほぼ変わらない値となる。誤動作の有無を、図２４乃至図２７に示す。図２４乃至図２７はそれぞれ、試料１〜試料４に対応している。図２４乃至図２７からわかるように、１．１倍以上の面積差があれば誤動作がないことが明らかである。また、本実施例では、半導体基板としてＳｉ基板を例に挙げたが、半導体基板としてＧｅ、Ｓｉ−Ｇｅ、ＧａＡｓを用いた場合も同様の効果が得られる。
（実施例２）
本発明の実施例２によるスピンＭＯＳＦＥＴとして、試料５乃至試料８からなる４種類のスピンＭＯＳＦＥＴを用意する。
本発明の実施例２によるスピンＭＯＳＦＥＴとして、試料５乃至試料８からなる４種類のスピンＭＯＳＦＥＴを用意する。
試料５は、図９に示す第４実施形態のスピンＭＯＳＦＥＴであって、ソース部１５ａおよびドレイン部１５ｂの強磁性積層膜の各強磁性層がシンセティック構造を有している構成となっている。
試料６は、図１０に示す第４実施形態の変形例によるスピンＭＯＳＦＥＴであって、ソース部１５ａおよびドレイン部１５ｂの強磁性積層膜の各強磁性層がシンセティック構造を有し、かつこれらの強磁性積層膜と半導体基板との界面にショットキー障壁が形成された構成となっている。
また、試料７は、図１１に示す第５実施形態のスピンＭＯＳＦＥＴであって、ソース部２５ａおよびドレイン部２５ｂの強磁性積層膜の各強磁性層が膜面に垂直な磁化を有する
構成となっている。
構成となっている。
試料８は、図１２に示す第５実施形態の変形例によるスピンＭＯＳＦＥＴであって、ソース部２５ａおよびドレイン部２５ｂの強磁性積層膜の各強磁性層が膜面に垂直な磁化を有し、かつこれらの強磁性積層膜と半導体基板との界面にショットキー障壁が形成された構成となっている。
これらの試料５乃至試料８においては、ソース部およびドレイン部の強磁性積層膜の平面形状の長さを変えてアスペクト比を変えることにより面積を変えた構造となっている。作製方法は実施例１と同様である。配線を形成する前に形状ＳＥＭでソース部およびドレイン部の面積を測定する。
試料５乃至試料８の強磁性積層膜の積層構造は、以下のようになっている。
（試料５）
半導体Ｓｉ／ＳｉＯ２（０．５ｎｍ）／ＭｇＯ（０．５ｎｍ）／ＣｏＦｅＢ（３ｎｍ）／Ｒｕ（０．９ｎｍ）／Ｃｏ２ＦｅＡｌ０．５Ｓｉ０．５（３．５ｎｍ）／Ｍｇ（０．６ｎｍ）／ＭｇＯ（０．５ｎｍ）／Ｃｏ２ＦｅＡｌ０．５Ｓｉ０．５／Ｒｕ（０．９ｎｍ） ／ＣｏＦｅ（２．５ｎｍ）／ＩｒＭｎ（１０ｎｍ）／Ｒｕ（５ｎｍ）／Ｔａ（５０ｎｍ）
（試料６）
半導体Ｓｉ／ＣｏＦｅＢ（３ｎｍ）／Ｒｕ（０．９ｎｍ）／ Ｃｏ２ＦｅＡｌ０．５Ｓｉ０．５（３．５ｎｍ）／Ｍｇ（０．６ｎｍ）／ＭｇＯ（０．５ｎｍ）／Ｃｏ２ＦｅＡｌ０．５Ｓｉ０．５／Ｒｕ（０．９ｎｍ）／ＣｏＦｅ（２．５ｎｍ）／ＩｒＭｎ（１０ｎｍ）／Ｒｕ（５ｎｍ）／Ｔａ（５０ｎｍ）
（試料７）
半導体Ｓｉ／ＳｉＯ２（０．５ｎｍ）／ＭｇＯ（０．５ｎｍ）／ ＦｅＰｄ（４ｎｍ）／ Ｃｏ２ＦｅＡｌ０．５Ｓｉ０．５（２ｎｍ）／Ｍｇ（０．６ｎｍ）／ＭｇＯ（０．５ｎｍ）／ Ｃｏ２ＦｅＡｌ０．５Ｓｉ０．５（３ｎｍ）／ＦｅＰｄ（１０ｎｍ）／Ｒｕ（５ｎｍ）／Ｔａ（５０ｎｍ）
（試料８）
半導体Ｓｉ／ＦｅＰｄ（４ｎｍ）／Ｃｏ２ＦｅＡｌ０．５Ｓｉ０．５（２ｎｍ）／Ｍｇ（０．６ｎｍ）／ＭｇＯ（０．５ｎｍ）／ Ｃｏ２ＦｅＡｌ０．５Ｓｉ０．５（３ｎｍ）／ＦｅＰｄ（１０ｎｍ）／Ｒｕ（５ｎｍ）／Ｔａ（５０ｎｍ）
（試料５）
半導体Ｓｉ／ＳｉＯ２（０．５ｎｍ）／ＭｇＯ（０．５ｎｍ）／ＣｏＦｅＢ（３ｎｍ）／Ｒｕ（０．９ｎｍ）／Ｃｏ２ＦｅＡｌ０．５Ｓｉ０．５（３．５ｎｍ）／Ｍｇ（０．６ｎｍ）／ＭｇＯ（０．５ｎｍ）／Ｃｏ２ＦｅＡｌ０．５Ｓｉ０．５／Ｒｕ（０．９ｎｍ） ／ＣｏＦｅ（２．５ｎｍ）／ＩｒＭｎ（１０ｎｍ）／Ｒｕ（５ｎｍ）／Ｔａ（５０ｎｍ）
（試料６）
半導体Ｓｉ／ＣｏＦｅＢ（３ｎｍ）／Ｒｕ（０．９ｎｍ）／ Ｃｏ２ＦｅＡｌ０．５Ｓｉ０．５（３．５ｎｍ）／Ｍｇ（０．６ｎｍ）／ＭｇＯ（０．５ｎｍ）／Ｃｏ２ＦｅＡｌ０．５Ｓｉ０．５／Ｒｕ（０．９ｎｍ）／ＣｏＦｅ（２．５ｎｍ）／ＩｒＭｎ（１０ｎｍ）／Ｒｕ（５ｎｍ）／Ｔａ（５０ｎｍ）
（試料７）
半導体Ｓｉ／ＳｉＯ２（０．５ｎｍ）／ＭｇＯ（０．５ｎｍ）／ ＦｅＰｄ（４ｎｍ）／ Ｃｏ２ＦｅＡｌ０．５Ｓｉ０．５（２ｎｍ）／Ｍｇ（０．６ｎｍ）／ＭｇＯ（０．５ｎｍ）／ Ｃｏ２ＦｅＡｌ０．５Ｓｉ０．５（３ｎｍ）／ＦｅＰｄ（１０ｎｍ）／Ｒｕ（５ｎｍ）／Ｔａ（５０ｎｍ）
（試料８）
半導体Ｓｉ／ＦｅＰｄ（４ｎｍ）／Ｃｏ２ＦｅＡｌ０．５Ｓｉ０．５（２ｎｍ）／Ｍｇ（０．６ｎｍ）／ＭｇＯ（０．５ｎｍ）／ Ｃｏ２ＦｅＡｌ０．５Ｓｉ０．５（３ｎｍ）／ＦｅＰｄ（１０ｎｍ）／Ｒｕ（５ｎｍ）／Ｔａ（５０ｎｍ）
これらの試料を作製後、磁場中でアニールを３５０℃で１時間を行い、初期状態の強磁性積層膜のスピンの方向を低抵抗状態（トンネルバリアを挟んだ磁性層のスピンが平行状態）となるようにする。
その後、ゲートをＯＮ状態としてソースとドレイン間にパルス電流を流しスピン注入書き込みおよび抵抗値読み出しを行う。スピン注入書き込みパルスは、実施例１と同様にプラスのパルス、マイナスのパルスを交互に印加し、これを１０００回繰り返し、面積が大きい強磁性積層膜（ＭＴＪ積層膜）のフリー層のスピン方向が変化せず、面積が小さい強磁性積層膜（ＭＴＪ積層膜）のフリー層のスピンのみが反転する電流で誤動作がないか確認を行う。誤動作が生じ、両方の強磁性積層膜のフリー層のスピンの方向が反転してしまうと、読み出した電圧がほぼ変わらない値となる。誤動作の有無を、図２８乃至図３１に示す。図２８乃至図３１はそれぞれ、試料５〜試料８に対応している。図２８乃至図３１に示す結果からわかるように、１．１倍以上の面積差があれば誤動作がないことが明らかである。また、本実施例では、半導体基板としてＳｉ基板を例に挙げたが、半導体基板としてＧｅ、Ｓｉ−Ｇｅ、ＧａＡｓを用いた場合も同様の効果が得られる。
（実施例３）
本発明の実施例３によるスピンＭＯＳＦＥＴとして、試料９乃至試料１２からなる４種類のスピンＭＯＳＦＥＴを用意する。
本発明の実施例３によるスピンＭＯＳＦＥＴとして、試料９乃至試料１２からなる４種類のスピンＭＯＳＦＥＴを用意する。
試料９は、図９に示す第４実施形態のスピンＭＯＳＦＥＴであって、ソース部１５ａおよびドレイン部１５ｂの強磁性積層膜の各強磁性層がシンセティック構造を有している構成となっている。
試料１０は、図１０に示す第４実施形態の変形例によるスピンＭＯＳＦＥＴであって、ソース部１５ａおよびドレイン部１５ｂの強磁性積層膜の各強磁性層がシンセティック構造を有し、かつこれらの強磁性積層膜と半導体基板との界面にショットキー障壁が形成された構成となっている。
また、試料１１は、図１１に示す第５実施形態のスピンＭＯＳＦＥＴであって、ソース部２５ａおよびドレイン部２５ｂの強磁性積層膜の各強磁性層が膜面に垂直な磁化を有する構成となっている。
試料１２は、図１２に示す第５実施形態の変形例によるスピンＭＯＳＦＥＴであって、ソース部２５ａおよびドレイン部２５ｂの強磁性積層膜の各強磁性層が膜面に垂直な磁化を有し、かつこれらの強磁性積層膜と半導体基板との界面にショットキー障壁が形成された構成となっている。
これらの試料９乃至試料１２においては、ソース部およびドレイン部の強磁性積層膜の平面形状の長さを変えてアスペクト比を変えることにより面積を変えた構造となっている。作製方法は実施例１と同様である。配線を形成する前に形状ＳＥＭでソース部およびドレイン部の面積を測定する。
試料９乃至試料１２の強磁性積層膜の積層構造は、以下のようになっている。
（試料９）
半導体Ｓｉ／ＳｉＯ２（０．５ｎｍ）／ＭｇＯ（０．５ｎｍ）／ＣｏＦｅＢ（３ｎｍ）／Ｒｕ（０．９ｎｍ）／ＣｏＦｅＢ（３．５ｎｍ）／Ｍｇ（０．６ｎｍ）／ＭｇＯ（０．５ｎｍ）／ＣｏＦｅＢ（４ｎｍ）／Ｒｕ（０．９ｎｍ） ／ＣｏＦｅ（２．５ｎｍ）／ＩｒＭｎ（１０ｎｍ）／Ｒｕ（５ｎｍ）／Ｔａ（５０ｎｍ）
（試料１０）
半導体Ｓｉ／ＣｏＦｅＢ（３ｎｍ）／Ｒｕ（０．９ｎｍ）／ＣｏＦｅＢ（３．５ｎｍ）Ｍｇ（０．６ｎｍ）／ＭｇＯ（０．５ｎｍ）／ＣｏＦｅＢ（４ｎｍ）／Ｒｕ（０．９ｎｍ）／ＣｏＦｅ（２．５ｎｍ）／ＩｒＭｎ（１０ｎｍ）／Ｒｕ（５ｎｍ）／Ｔａ（５０ｎｍ）
（試料１１）
半導体Ｓｉ／ＳｉＯ２（０．５ｎｍ）／ＭｇＯ（０．５ｎｍ）／ＦｅＰｄ（４ｎｍ）／ＣｏＦｅＢ（２ｎｍ）／Ｍｇ（０．６ｎｍ）／ＭｇＯ（０．５ｎｍ）／ＣｏＦｅＢ（３ｎｍ）／ＦｅＰｄ（１０ｎｍ）／Ｒｕ（５ｎｍ）／Ｔａ（５０ｎｍ）
（試料１２）
半導体Ｓｉ／ＦｅＰｄ（４ｎｍ）／ＣｏＦｅＢ（２ｎｍ）／Ｍｇ（０．６ｎｍ）／ＭｇＯ（０．５ｎｍ）／ＣｏＦｅＢ（３ｎｍ）／ＦｅＰｄ（１０ｎｍ）／Ｒｕ（５ｎｍ）／Ｔａ（５０ｎｍ）
（試料９）
半導体Ｓｉ／ＳｉＯ２（０．５ｎｍ）／ＭｇＯ（０．５ｎｍ）／ＣｏＦｅＢ（３ｎｍ）／Ｒｕ（０．９ｎｍ）／ＣｏＦｅＢ（３．５ｎｍ）／Ｍｇ（０．６ｎｍ）／ＭｇＯ（０．５ｎｍ）／ＣｏＦｅＢ（４ｎｍ）／Ｒｕ（０．９ｎｍ） ／ＣｏＦｅ（２．５ｎｍ）／ＩｒＭｎ（１０ｎｍ）／Ｒｕ（５ｎｍ）／Ｔａ（５０ｎｍ）
（試料１０）
半導体Ｓｉ／ＣｏＦｅＢ（３ｎｍ）／Ｒｕ（０．９ｎｍ）／ＣｏＦｅＢ（３．５ｎｍ）Ｍｇ（０．６ｎｍ）／ＭｇＯ（０．５ｎｍ）／ＣｏＦｅＢ（４ｎｍ）／Ｒｕ（０．９ｎｍ）／ＣｏＦｅ（２．５ｎｍ）／ＩｒＭｎ（１０ｎｍ）／Ｒｕ（５ｎｍ）／Ｔａ（５０ｎｍ）
（試料１１）
半導体Ｓｉ／ＳｉＯ２（０．５ｎｍ）／ＭｇＯ（０．５ｎｍ）／ＦｅＰｄ（４ｎｍ）／ＣｏＦｅＢ（２ｎｍ）／Ｍｇ（０．６ｎｍ）／ＭｇＯ（０．５ｎｍ）／ＣｏＦｅＢ（３ｎｍ）／ＦｅＰｄ（１０ｎｍ）／Ｒｕ（５ｎｍ）／Ｔａ（５０ｎｍ）
（試料１２）
半導体Ｓｉ／ＦｅＰｄ（４ｎｍ）／ＣｏＦｅＢ（２ｎｍ）／Ｍｇ（０．６ｎｍ）／ＭｇＯ（０．５ｎｍ）／ＣｏＦｅＢ（３ｎｍ）／ＦｅＰｄ（１０ｎｍ）／Ｒｕ（５ｎｍ）／Ｔａ（５０ｎｍ）
これらの試料を作製後、磁場中でアニールを３５０℃で１時間を行い、初期状態の強磁性積層膜のスピンの方向を低抵抗状態（トンネルバリアを挟んだ磁性層のスピンが平行状態）となるようにする。
その後、ゲートをＯＮ状態としてソースとドレイン間にパルス電流を流しスピン注入書き込みおよび抵抗値読み出しを行う。スピン注入書き込みパルスは、実施例１と同様にプラスのパルス、マイナスのパルスを交互に印加し、これを１０００回繰り返し、面積が大きい強磁性積層膜（ＭＴＪ積層膜）のフリー層のスピン方向が変化せず、面積が小さい強磁性積層膜（ＭＴＪ積層膜）のフリー層のスピンのみが反転する電流で誤動作がないか確認を行う。誤動作が生じ、両方の強磁性積層膜のフリー層のスピンの方向が反転してしまうと、読み出した電圧がほぼ変わらない値となる。誤動作の有無を、図３２乃至図３５に示す。図３２乃至図３５はそれぞれ、試料９〜試料１２に対応している。図３２乃至図３５に示す結果からわかるように、１．１倍以上の面積差があれば誤動作がないことが明らかである。また、本実施例では、半導体基板としてＳｉ基板を用いたが、半導体基板としてＧｅ、Ｓｉ−Ｇｅ、ＧａＡｓを用いた場合も同様の効果が得られる。
２ 半導体基板
３ 素子領域
４ 素子分離領域
５ａ ソース領域
５ｂ ドレイン領域
６ａ ｎ型不純物拡散領域
６ｂ ｎ型不純物拡散領域
７ａ ｎ＋型不純物拡散領域
７ｂ ｎ＋型不純物拡散領域
８ チャネル領域
９ ゲート絶縁膜
１０ ゲート
１２ ゲート側壁
１５ａ ソース部
１５ｂ ドレイン部
１６ａ 強磁性層（フリー層）
１６ｂ 強磁性層（フリー層）
１７ａ 非磁性層（トンネルバリア）
１７ｂ 非磁性層（トンネルバリア）
１８ａ 強磁性層（磁化固着層）
１８ｂ 強磁性層（磁化固着層）
１９ａ 反強磁性層
１９ｂ 反強磁性層
２０ａ 非磁性金属層
２０ｂ 非磁性金属層
３ 素子領域
４ 素子分離領域
５ａ ソース領域
５ｂ ドレイン領域
６ａ ｎ型不純物拡散領域
６ｂ ｎ型不純物拡散領域
７ａ ｎ＋型不純物拡散領域
７ｂ ｎ＋型不純物拡散領域
８ チャネル領域
９ ゲート絶縁膜
１０ ゲート
１２ ゲート側壁
１５ａ ソース部
１５ｂ ドレイン部
１６ａ 強磁性層（フリー層）
１６ｂ 強磁性層（フリー層）
１７ａ 非磁性層（トンネルバリア）
１７ｂ 非磁性層（トンネルバリア）
１８ａ 強磁性層（磁化固着層）
１８ｂ 強磁性層（磁化固着層）
１９ａ 反強磁性層
１９ｂ 反強磁性層
２０ａ 非磁性金属層
２０ｂ 非磁性金属層
Claims (11)
- 第１導電型の半導体領域を有する基板と、
前記半導体領域上に離間して設けられた第１および第２強磁性積層膜であって、前記第１および第２強磁性積層膜はそれぞれ、第１強磁性層、非磁性層、および第２強磁性層がこの順序で積層された積層構造を有し、前記第２強磁性積層膜は前記第１強磁性積層膜の膜面面積と異なる膜面面積を有する、第１および第２強磁性積層膜と、
前記第１強磁性積層膜と前記第２強磁性積層膜との間の前記半導体領域上に設けられるゲート絶縁膜と、
前記ゲート絶縁膜上に設けられるゲートと、
を備えたことを特徴とするスピンＭＯＳＦＥＴ。 - 前記第１および第２強磁性積層膜の膜面の形状が異なることを特徴とする請求項１記載のスピンＭＯＳＦＥＴ。
- 前記第１および第２強磁性積層膜の膜面の少なくとも一方の形状が線非対称であることを特徴とする請求項１または２記載のスピンＭＯＳＦＥＴ。
- 前記第１および第２強磁性積層膜のそれぞれの前記第１強磁性層と、前記半導体領域との間にトンネル障壁が設けられていることを特徴とする請求項１乃至３のいずれかに記載のスピンＭＯＳＦＥＴ。
- 前記第１および第２強磁性積層膜下の前記半導体領域には、前記第１導電型と異なる第２導電型の第１不純物領域がそれぞれ設けられ、これらの第１不純物領域の表面に前記第１不純物領域よりも高濃度の第２導電型の第２不純物領域が設けられていることを特徴とする請求項１乃至４のいずれかに記載のスピンＭＯＳＦＥＴ。
- 前記第１および第２強磁性積層膜の前記非磁性層はトンネルバリアであることを特徴とする請求項１乃至５のいずれかに記載のスピンＭＯＳＦＥＴ。
- 前記第１および第２強磁性積層膜はそれぞれ、前記第１および第２強磁性層のうちの少なくとも一方の強磁性層が、第１強磁性膜／非磁性膜／第２強磁性膜の積層構造を有し、第１および第２強磁性膜間に反強磁性結合を有することを特徴とする請求項１乃至６のいずれかに記載のスピンＭＯＳＦＥＴ。
- 前記第１および第２強磁性層は、磁化容易軸方向が前記基板の基板面内に対して略垂直であることを特徴とする請求項１乃至７のいずれかに記載のスピンＭＯＳＦＥＴ。
- 前記第１および第２強磁性積層膜のそれぞれの前記第２強磁性層上に反強磁性層が設けられていることを特徴とする請求項１乃至７のいずれかに記載のスピンＭＯＳＦＥＴ。
- 前記第１および第２強磁性積層膜の膜面の面積比は、１．１以上であることを特徴とする請求項１乃至９のいずれかに記載のスピンＭＯＳＦＥＴ。
- ２つのＭＯＳＦＥＴを備え、前記２つのＭＯＳＦＥＴのうちの少なくとも一方が請求項１乃至１０のいずれかに記載のスピンＭＯＳＦＥＴであり、前記２つのＭＯＳＦＥＴには共通のフローティングゲートが設けられていることを特徴とするリコンフィギャラブル論理回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2008191146A JP4845937B2 (ja) | 2008-07-24 | 2008-07-24 | スピンｍｏｓｆｅｔおよびこのスピンｍｏｓｆｅｔを用いたリコンフィギュラブル論理回路 |
| US12/486,999 US8487359B2 (en) | 2008-07-24 | 2009-06-18 | Spin MOSFET and reconfigurable logic circuit using the spin MOSFET |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2008191146A JP4845937B2 (ja) | 2008-07-24 | 2008-07-24 | スピンｍｏｓｆｅｔおよびこのスピンｍｏｓｆｅｔを用いたリコンフィギュラブル論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2010028042A true JP2010028042A (ja) | 2010-02-04 |
| JP4845937B2 JP4845937B2 (ja) | 2011-12-28 |
Family
ID=41568078
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2008191146A Expired - Fee Related JP4845937B2 (ja) | 2008-07-24 | 2008-07-24 | スピンｍｏｓｆｅｔおよびこのスピンｍｏｓｆｅｔを用いたリコンフィギュラブル論理回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US8487359B2 (ja) |
| JP (1) | JP4845937B2 (ja) |
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|---|---|
| JP4845937B2 (ja) | 2011-12-28 |
| US20100019798A1 (en) | 2010-01-28 |
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Legal Events
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|
| A131 | Notification of reasons for refusal |
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|
| A521 | Request for written amendment filed |
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|
| A131 | Notification of reasons for refusal |
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|
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
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| A61 | First payment of annual fees (during grant procedure) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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| LAPS | Cancellation because of no payment of annual fees |