CN101199053B - 半导体器件及其制造方法 - Google Patents

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Abstract

在铁电电容器结构(30)采用堆叠型电容器结构时，为了除去导电插塞(22)的表面的取向性及高度差对铁电膜(40)的影响，在下部电极(39)(或者阻挡导电膜)与导电插塞(22)之间形成层间绝缘膜(27)。层间绝缘膜(27)是，通过平坦化其表面，而与下部电极(39)或者阻挡膜这样的导电膜不同，能够以不受到下层的取向性及高度差的影响的方式形成。

Description

半导体器件及其制造方法
技术领域
本发明涉及一种具有在下部电极与上部电极之间夹持具有铁电特性的电介质膜而成的铁电电容器结构的半导体器件及其制造方法。
背景技术
近年来，作为即使切断电源其存储信息也不会丢失的非易失性存储器，闪速存储器(Flash memory)以及铁电存储器(FeRAM：Ferro-electric RandomAccess Memory)被人们所知。
闪速存储器具有嵌入到绝缘栅场效应晶体管(IGFET：Insulated Gate FieldEffect Transistor)的栅极绝缘膜中的浮栅，并且通过在浮栅中积蓄表示存储信息的电荷由此来存储信息。信息的写入及擦除需使通过绝缘膜的隧道电流流动，而且需要较高的电压。
FeRAM利用铁电体的磁滞特性(铁电特性)来存储信息。在具有作为一对电极之间的电介质的铁电膜的铁电电容器结构，会随着电极之间的施加电压而发生极化，即使去掉施加电压，自发极化仍然存在。如果颠倒施加电压的极性，则自发极化的极性也会颠倒。只要检测出该自发极化就能够读出信息。FeRAM与闪速存储器相比较，具有能够在低电压状态下工作，且能够节省电力的基础上进行高速写入的优点。在现有的逻辑技术中引入了FeRAM的逻辑混装芯片(SOC：System On Chip)作为在IC卡等的用途正在被进行研究。
当前，作为FeRAM的铁电电容器所采用的结构，为应用所谓的平板电容器结构变得实用化，该所谓平板电容器结构是采用通过下部电极上设置的引出极来进行电容器的下部电极与晶体管的杂质扩散区域的电连接的结构。近来，对半导体存储器的细微化的要求越来越高，对应此要求则必须减少存储单元的面积。因此，认为作为今后的FeRAM的铁电电容器应用所谓堆叠型电容器结构变成当务之急，所谓堆叠型电容器结构采用通过下部电极正下方的作为体接触的导电插塞而将下部电极与杂质扩散区域相连接的结构。
专利文献1：JP特开2002-33459号公报
专利文献2：JP特开平10-50956号公报
发明内容
在堆叠型铁电电容器中，为了将导电插塞与铁电电容器的下部电极相连接，在导电插塞的正上方(或者，隔着作为导电插塞的氧化防止膜形成的阻挡导电膜)层叠形成下部电极。此时，下部电极(或者阻挡导电膜：以下相同)以后的层叠物受到导电插塞的取向性及高度差的影响。形成在下部电极上的铁电膜会强烈地受到取向性及高度差的影响，由此通过导电插塞的影响必然地导致铁电膜的劣化。
特别是，对用作体接触(bulk contact)的导电插塞的材料大多数采用钨(W)。钨插塞在其表面上产生被称作接缝(seam)的沟道式的凹坑，并且因积存于该接缝中的杂质发生脱气进而助长铁电膜的劣化。而且，在通过化学机械研磨法(CMP法)进行表面平坦化处理时，存在如下问题，即与周围的绝缘膜之间发生的高度差较大，导致铁电膜的非常严重的取向性的劣化，并损坏铁电特性(Q开关特性等)问题。
这样，堆叠型电容器结构不但能够确保较大的电容，还能够缩小电容器的占有面积，所以通过将该堆叠型电容器结构应用到铁电电容器当中，进而有助于作为近来所要求的元件的细微化及高集成化。但另一面，存在的现况是还未解决如下的重大问题，因为在下部电极的正下方设置作为体接触的导电插塞，从而铁电膜的取向性必然地显著劣化进而损坏铁电特性。
本发明是鉴于上述问题所提出的，其目的在于，提供一种能够可靠性高的半导体器件及其制造方法，其中，对铁电电容器采用堆叠型电容器结构，不但能够确保较大的电容，而且还能够缩小电容器的占有面积，而且能够实现与采用平板型电容器结构的情况同等水准以上的铁电膜的取向性，并能够得到良好的铁电特性的。
本发明的半导体器件，包括：半导体衬底；导电插塞，其形成在所述半导体衬底的上方；电容器结构，其形成在与所述导电插塞的上方相匹配的部位上，而且通过下部电极与上部电极夹持具有铁电特性的铁电膜；层间绝缘膜，其形成在所述导电插塞与所述电容器结构之间，而且，在俯视时所述层间绝缘膜中除了相当于所述导电插塞与所述下部电极之间的区域以外的部位上，所述导电插塞与所述下部电极相电连接。
本发明的半导体器件的制造方法，包括：在半导体衬底的上方形成导电插塞的工序；以覆盖所述导电插塞的上表面的方式形成导电膜的工序；以覆盖所述导电膜的方式形成层间绝缘膜的工序；以填埋于所述层间绝缘膜内而与所述导电膜相电连接的方式形成由导电材料构成的连接部的工序；以使下部电极与所述连接部电连接的方式，在与所述导电插塞的上方相匹配的部位形成电容器结构的工序，其中，所述电容器结构是依次沉积所述下部电极、具有铁电特性的铁电膜以及上部电极依次而成的，而且，在俯视时包括除了相当于所述层间绝缘膜中的所述导电插塞与所述下部电极之间的区域以外的所述下部电极的周边区域的部位上，形成所述连接部。
附图说明
图1A是表示现有的FeRAM的堆叠型铁电电容器附近的情形的概略剖视图。
图1B是示意性地表示现有的铁电电容器的铁电膜的取向性的概略俯视图。
图2A是表示本发明的FeRAM的堆叠型铁电电容器的附近的情形的概略剖视图。
图2B是示意性地表示本发明的铁电电容器的铁电膜的取向性的概略俯视图。
图3A是按工序顺序表示第一实施方式的FeRAM的制造方法的概略剖视图。
图3B是按工序顺序表示第一实施方式的FeRAM的制造方法的概略剖视图。
图3C是按工序顺序表示第一实施方式的FeRAM的制造方法的概略剖视图。
图3D是按工序顺序表示第一实施方式的FeRAM的制造方法的概略剖视图。
图3E是按工序顺序表示第一实施方式的FeRAM的制造方法的概略剖视图。
图3F是按工序顺序表示第一实施方式的FeRAM的制造方法的概略剖视图。
图3G是按工序顺序表示第一实施方式的FeRAM的制造方法的概略剖视图。
图4A是按工序顺序表示第一实施方式的FeRAM的制造方法的概略剖视图。
图4B是按工序顺序表示第一实施方式的FeRAM的制造方法的概略剖视图。
图4C是按工序顺序表示第一实施方式的FeRAM的制造方法的概略剖视图。
图4D是按工序顺序表示第一实施方式的FeRAM的制造方法的概略剖视图。
图5A是按工序顺序表示第一实施方式的FeRAM的制造方法的概略剖视图。
图5B是按工序顺序表示第一实施方式的FeRAM的制造方法的概略剖视图。
图5C是按工序顺序表示第一实施方式的FeRAM的制造方法的概略剖视图。
图5D是按工序顺序表示第一实施方式的FeRAM的制造方法的概略剖视图。
图6A是按工序顺序表示第一实施方式的FeRAM的制造方法的概略剖视图。
图6B是按工序顺序表示第一实施方式的FeRAM的制造方法的概略剖视图。
图7A是按工序顺序表示第一实施方式的FeRAM的制造方法的概略剖视图。
图7B是按工序顺序表示第一实施方式的FeRAM的制造方法的概略剖视图。
图8A是表示形成在层间绝缘膜上的沟道的概略俯视图。
图8B是表示形成在层间绝缘膜上的沟道内所形成的连接部的概略俯视图。
图9A是表示利用硬掩模法来进行图5A、图5B的工序的情形的概略剖视图。
图9B是表示利用硬掩模法来进行图5A、图5B的工序的情形的概略剖视图。
图10A是表示利用硬掩模法来进行图5A、图5B的工序的情形的概略剖视图。
图10B是表示利用硬掩模法来进行图5A、图5B的工序的情形的概略剖视图。
图10C是表示利用硬掩模法来进行图5A、图5B的工序的情形的概略剖视图。
图11A是表示第一变形例的FeRAM的制造方法中的主要工序的概略剖视图。
图11B是表示第一变形例的FeRAM的制造方法中的主要工序的概略剖视图。
图11C是表示第一变形例的FeRAM的制造方法中的主要工序的概略剖视图。
图11D是表示第一变形例的FeRAM的制造方法中的主要工序的概略剖视图。
图12A是表示形成在层间绝缘膜上的开孔的概略俯视图。
图12B是表示形成在层间绝缘膜上的开孔内所形成的连接部的概略剖视图。
图13A是表示第二变形例的FeRAM的制造方法中的主要工序的概略剖视图。
图13B是表示第二变形例的FeRAM的制造方法中的主要工序的概略剖视图。
图14A是表示第三变形例的FeRAM的制造方法中的主要工序的概略剖视图。
图14B是表示第三变形例的FeRAM的制造方法中的主要工序的概略剖视图。
图15A是表示第四变形例的FeRAM的制造方法中的主要工序的概略剖视图。
图15B是表示第四变形例的FeRAM的制造方法中的主要工序的概略剖视图。
图15C是表示第四变形例的FeRAM的制造方法中的主要工序的概略剖视图。
图15D是表示第四变形例的FeRAM的制造方法中的主要工序的概略剖视图。
图15E是表示第四变形例的FeRAM的制造方法中的主要工序的概略剖视图。
图15F是表示第四变形例的FeRAM的制造方法中的主要工序的概略剖视图。
图16A是表示第四变形例的FeRAM的制造方法当中的主要工序的概略剖视图。
图16B是表示第四变形例的FeRAM的制造方法中的主要工序的概略剖视图。
图16C是表示第四变形例的FeRAM的制造方法中的主要工序的概略剖视图。
图16D是表示第四变形例的FeRAM的制造方法中的主要工序的概略剖视图。
图17A是表示第四变形例的FeRAM的制造方法中的主要工序的概略剖视图。
图17B是表示第四变形例的FeRAM的制造方法中的主要工序的概略剖视图。
图18A是表示第四变形例的FeRAM的制造方法中的主要工序的概略剖视图。
图18B是表示第四变形例的FeRAM的制造方法中的主要工序的概略剖视图。
图19是表示在FeRAM的整个面上形成了各氢保护膜的情形的概略剖视图。
图20A是表示第五变形例的FeRAM的制造方法中的主要工序的概略剖视图。
图20B是表示第五变形例的FeRAM的制造方法中的主要工序的概略剖视图。
图20C是表示第五变形例的FeRAM的制造方法中的主要工序的概略剖视图。
图20D是表示第五变形例的FeRAM的制造方法中的主要工序的概略剖视图。
图20E是表示第五变形例的FeRAM的制造方法中的主要工序的概略剖视图。
图21A是表示第五变形例的FeRAM的制造方法中的主要工序的概略剖视图。
图21B是表示第五变形例的FeRAM的制造方法中的主要工序的概略剖视图。
图21C是表示第五变形例的FeRAM的制造方法中的主要工序的概略剖视图。
图21D是表示第五变形例的FeRAM的制造方法中的主要工序的概略剖视图。
图22A是表示第二实施方式的FeRAM的制造方法中的主要工序的概略剖视图。
图22B是表示第二实施方式的FeRAM的制造方法中的主要工序的概略剖视图。
图22C是表示第二实施方式的FeRAM的制造方法中的主要工序的概略剖视图。
图22D是表示第二实施方式的FeRAM的制造方法中的主要工序的概略剖视图。
图23A是表示形成在层间绝缘膜上的开孔的概略俯视图。
图23B是表示形成在层间绝缘膜上的开孔内所形成的连接部的概略俯视图。
图24A是表示下部电极与各连接部之间的理想连接状态的概略俯视图。
图24B是表示下部电极的形成位置上以箭头A方向产生一些位移的情况的概略俯视图。
图25是表示导电膜的周边区域的相对置的两个位置上形成各个连接部的情形的概略俯视图。
具体实施方式
-本发明的基本构架-
在本发明中，在对铁电电容器采用堆叠型电容器结构时，为了除去导电插塞表面的取向性及高度差对铁电膜的影响，在下部电极(或者阻挡导电膜)与导电插塞之间形成层间绝缘膜。层间绝缘膜的表面通过对其表面进行平坦化处理，而不同于下部电极或阻挡导电膜这样的导电膜，能够以不受到下层的取向性及高度差的影响的方式形成该层间绝缘膜。
在本发明中，为了良好地确保下部电极、进一步铁电膜的中央区域的取向性，在俯视时层间绝缘膜中的相当于导电插塞与下部电极之间的区域，即在中央区域以外的部位上，电连接导电插塞和下部电极。详细地说，以覆盖导电插塞的上表面的方式形成导电膜，并且在覆盖导电膜的层间绝缘膜内，在包括下部电极的周边区域的部位上，隔着导电插塞而形成连接部，该连接部电连接导电插塞和下部电极。
在FeRAM中，形成铁电电容器之后，虽然为了回复铁电膜的特性需要进行退火处理，但是由该退火处理，Pb及氧从铁电膜(例如由PZT等构成的情况)的周边区域脱离使得该周边区域的Pb浓度及氧浓度降低。由于该Pb脱离以及氧脱离，在铁电膜的周边区域中该铁电特性不可避免地劣化。
即使在本发明的情况下，连接导电插塞和下部电极的连接部也是必要的，在下部电极中的该连接部的形成位置上，铁电膜的铁电特性不可避免地劣化。在本发明中，积极利用铁电膜中的不能避免铁电特性劣化的周边区域，在相当于下部电极的该周边部位的部位上形成连接部。即，在原本避免不了劣化的周边区域上形成连接部，而下部电极的中央区域上没有设置引起铁电膜的取向性劣化的结构物。在该结构中，在对确保铁电特性最为有效的铁电膜的中央区域上，通过层间绝缘膜阻断了导电插塞的影响，从而能够很好地控制形成在层间绝缘膜上的层叠物的取向性而形成层叠物。因此，能够以具有尽可能良好的取向性及高的铁电特性的方式形成铁电膜。
在此点上，专利文献1公开了在下部电极的上方的阻挡导电膜上形成框状的凹部的例子。然而，要是在导电插塞的垂直上方上形成阻挡导电膜，之后的层叠物不可避免地受到导电插塞的取向性及高度差的影响。
另外，专利文献2公开了，在氧化硅膜及氮化硅膜的层叠膜内，中间隔着阻挡导电膜而形成下部电极的例子。与专利文献1一样地，虽然在导电插塞的垂直上方形成阻挡导电膜，但是之后的层叠物不可避免地受到导电插塞的取向性及高度差的影响。
与现有例相比较的基础上，对本发明的具体例进行说明。
图1A、图2A是表示FeRAM的堆叠型铁电电容器附近的情形的概略剖视图，图1A为现有例，图2A为本发明的一个例子。
图1A及图2A同样表示，在层间绝缘膜102内埋设形成作为体接触的钨插塞(W plug)101，并且在层间绝缘膜106内埋设形成铁电电容器111，该铁电电容器是通过下部电极103与上部电极104夹持铁电膜105而成的。
在现有的堆叠型铁电电容器中，如图1A所示，在钨插塞101的正上方以与其相连接的的方式形成下部电极103，并在该下部电极103上依次层叠形成有铁电膜105及上部电极104。因此，下部电极103会受到钨插塞101的取向性及高度差的影响，更进一步铁电膜105也会同样地受到该影响。图1B表示此时的铁电膜105的俯视时的情形。如上所述，在现有结构中，铁电膜105的中央区域105a(图1A中以虚线来表示的区域)中的中心部分105c和周边区域105b上取向性低，与这些相比具有更高取向性的仅仅是中央区域105a中的除中心部分105c以外的间隙部分105d。
相对于此，在本发明的堆叠型铁电电容器中，如图2A所示，以覆盖钨插塞101的方式形成导电膜112，并以覆盖该导电膜112的方式形成层间绝缘膜113。对层间绝缘膜113的表面进行平坦化处理。在钨插塞101上隔着层间绝缘膜113形成有下部电极103，而且在该下部电极103上依次层叠形成有铁电膜105及上部电极104。通过由连接部114连接导电膜112和下部电极103从而电连接钨插塞101和下部电极103，其中，该连接部114埋设形成在层间绝缘膜113内的相当于铁电膜105的周边区域105b的部位上。图2B表示此时的铁电膜105的俯视时的情形。这样，在本发明的结构中，不可避免地造成取向性削弱的仅仅为周边区域105b(图2A中虚线线所表示的区域)，能够实现作为为了确保铁电特性的最有效区域的铁电膜105的整个中央区域105a取向性高。
可以考虑以沿着下部电极的周边区域的框状形成连接部。通过使连接部形成为框状，能够尽可能地利用原来无助于确保取向性的周边区域，进而获得与下部电极的充分连接，同时能够实现铁电膜的中央区域的良好的取向性及铁电特性。
另外，可以考虑在下部电极的周边区域的2个角或者4个角上，以插塞形状形成连接部。通过使连接部形成为插塞形状，不但使得形成连接部变得较容易，还能够实现铁电膜的中央区域的良好的取向性及铁电特性。
作为连接部的具体的形成部位，优选在下部电极的周边区域内的位置上形成。在FeRAM中，为了在形成铁电电容器之后回复铁电膜的特性而需进行退火处理。当连接部的一部分向下部电极外侧突出时，通过退火处理如果连接部为钨等的材料则表面被氧化，导电性会显著劣化。所以，如上所述通过将连接部形成在下部电极的周边区域内而能够防止连接部的氧化，从而能够确保充分的连接。
将连接部形成在下部电极的周边区域内的位置上时，作为连接部的材料可采用通用的钨(W)或铜(Cu)。当采用Cu时，通过所谓的电镀法用Cu来填埋作为连接部的沟道或开孔，并通过CMP(化学机械研磨)法对表面进行平坦化处理。在电镀法中，与CVD(化学气相沉积法)法不同不会产生接缝等。由此，不用担心由残留在接缝的杂质导致发生脱气，所以能够填充性良好地填充沟道或开孔。而且，Cu比较柔软从而接近于层间绝缘膜的研磨速度，因此与层间绝缘膜难于产生高度差。因此，通过采用Cu，即使微小的沟道或开孔也能够充分地进行填埋。
另外，作为连接部的其它具体形成部位，可以考虑横跨包括下部电极的周边区域的该下部电极内外的位置。当俯视时的铁电电容器的占有面积进一步缩小时，如上所述，将连接部形成在下部电极的周边区域内的位置上，特别是将框状的连接部形成在周边区域内的位置上是很困难的。因此，如上所述，通过将连接部形成在横跨包括下部电极的周边区域的该下部电极的内外的位置，从而能够应对细微化。此时，作为应对连接部氧化的对策，可以考虑将特性回复的退火处理的温度设定为较低温度，而且挑选连接部的材料。作为后者的具体的例子，可以举铱(Ir)或TiAIN。Ir是即使被氧化成为IrO2(导电性氧化物)，也是不会失去导电性的金属。另外，TiAIN是一种具有良好耐氧化性的导电性氮化物。通过将这些用作连接部的材料，能够将连接部形成在横跨包括下部电极的周边区域的该下部电极的内外的位置上，能够充分地应对铁电电容器的更进一步的细微化。
-应用本发明的具体实施方式-
下面，参照附图来详细说明应用本发明的各个具体实施方式。
(第一实施方式)
本实施方式中公开了采用堆叠型电容器结构的FeRAM的结构及其制造方法。此外，在本实施方式中，只对FeRAM的存储单元部附近进行了表示，而省略了逻辑部等的说明及图示。在此为了方便说明，将FeRAM的结构与其制造方法一起进行描述。
图3A～图7B是按工序顺序表示第一实施方式的FeRAM的制造方法的概略剖视图。
首先，如图3A所示，在硅半导体衬底10上形成作为选择晶体管发挥作用的MOS晶体管20。
详细地说，例如通过STI(Shallow Trench Isolation：浅沟槽隔离)法，在硅半导体衬底10的表层上形成元件分离结构11，从而确定元件有源区域。
接着，将杂质、在此为B(硼)，在例如离子注入剂量为3.0×1013/cm2、加速度能量为300keV的条件下离子注入到元件有源区域，从而形成阱12。
接着，通过热氧化等，在元件有源区域上形成膜厚为3.0nm左右的较薄的栅极绝缘膜13，并且通过CVD法，在栅极绝缘膜13上沉积膜厚为180nm左右的多晶硅膜以及膜厚为29nm左右的例如氮化硅膜，并且通过光刻法及其之后的干蚀刻的方法，将氮化硅膜、多晶硅膜以及栅极绝缘膜13加工成电极形状，从而在栅极绝缘膜13上对栅电极14图案成形。与此同时，在栅电极14上对由氮化硅膜构成的盖膜15进行图案成形。
接着，以盖膜15作为掩模，将杂质、在此为As(砷)，在例如离子注入剂量为5.0×1014/cm2，加速度能量为10keV的条件下，离子注入到元件有源区域，从而形成所谓的LDD(Lightly Doped Drain：轻掺杂漏)区域16。
接着，通过CVD法，将例如氧化硅膜沉积在整个面上，而且通过对该氧化硅膜进行所谓的回蚀(Each back)，仅在栅电极14以及盖膜15的侧面残留氧化硅膜来形成侧壁绝缘膜17。
接着，以盖膜15以及侧壁绝缘膜17作为掩模，将杂质、在此为P(磷)，以与LDD区域16相比具有更高的杂质浓度的条件，例如离子注入剂量为5.0×1014/cm2，加速度能量为13keV的条件下离子注入到元件有源区域，进而形成与LDD区域16相重叠的源极/漏极区域18，由此完成MOS晶体管20。然后，以覆盖MOS晶体管20的方式形成保护膜19。作为保护膜19是以200nm左右的膜厚沉积氮氧化硅(SiON)而成的。此外，在图3B及其之后的附图中，省略硅半导体衬底10、阱12、元件分离结构11、LDD区域16以及源极/漏极区域18的图示。
接下来，如图3B所示，形成覆盖MOS晶体管20的层间绝缘膜21以及作为体接触的钨插塞22。
详细地说，首先以覆盖MOS晶体管20的方式形成层间绝缘膜21。在此，层间绝缘膜21是通过例如采用TEOS的CVD法，将氧化硅膜以600nm左右的膜厚沉积而成的。然后，例如通过CMP法对层间绝缘膜21的表面进行平坦化处理。
接着，通过光刻法及其后的干蚀刻，对层间绝缘膜21及保护膜19进行加工，直到源极/漏极区域18的表面的一部分露出，从而形成例如直径约0.25μm的接触孔21a。
接着，以覆盖接触孔21a的壁面的方式，在层间绝缘膜2上通过溅射法依次沉积例如Ti膜(膜厚为30nm左右)以及TiN膜(膜厚为20nm左右)，从而形成基底膜(胶膜)23。
然后，通过CVD法，隔着胶膜23而以填充接触孔21a的方式形成钨(W)膜。然后，例如通过CMP法，将层间绝缘膜21作为阻止膜对W膜以及胶膜23进行研磨，从而在接触孔21a内隔着胶膜23而形成由W填充的钨插塞22。
接下来，如图3C所示，形成导电膜24。
详细地说，通过溅射法，依次沉积例如TiN膜(膜厚为150nm左右)、Al-Cu膜(膜厚为300nm左右)以及TiN膜(膜厚为150nm左右)，从而形成层叠结构的导电膜24。在此，考虑到TiN膜比Al-Cu膜具有更好的耐热性，所以也可以不形成Al-Cu膜而较厚地形成TiN膜。例如此时，将TiN膜以300nm～500nm左右的膜厚沉积，进而形成单层结构的导电膜24。
接下来，如图3D所示，形成用于加工导电膜24的抗蚀剂图案26。
详细地说，在导电膜24上涂敷形成反射防止膜25(可以省略)之后，在反射防止膜25上涂敷形成抗蚀剂。然后，通过利用光刻法加工抗蚀剂，从而形成抗蚀剂图案26。
接下来，如图3E所示，利用抗蚀剂图案26对导电膜24进行加工。
详细地说，以抗蚀剂图案26作为掩模对导电膜24进行干蚀刻。与此同时，还对反射防止膜25进行蚀刻。通过该干蚀刻并依照抗蚀剂图案26，以在层间绝缘膜21上覆盖钨插塞22的方式，对导电膜24进行图案成形。然后，除去抗蚀剂图案26及其下层的反射防止膜25。
接下来，如图3F所示，形成层间绝缘膜27。
详细地说，以填埋导电膜24的方式将层间绝缘膜27形成在层间绝缘膜21上。在此，作为层间绝缘膜27是例如通过利用TEOS的CVD法将氧化硅膜以1300nm～1500nm左右的膜厚沉积而成的。然后，为了除去由于覆盖导电膜24而形成在层间绝缘膜27的表面的高度差，通过例如CMP法除去层间绝缘膜27的表层，使得层间绝缘膜27的膜厚剩下300nm～400nm左右。由此，使层间绝缘膜27的表面变得平坦。
在此，通过CMP法来对层间绝缘膜27的表面进行平坦化处理，由此在层间绝缘膜27中不会受到钨插塞22的取向性及高度差的影响并可阻断该影响，即能够使得层间绝缘膜27在其表面上具有良好的取向性。
接下来，如图3G所示，形成用于在层间绝缘膜27上形成沟道的抗蚀剂图案29。
详细地说，在层间绝缘膜27上涂敷形成反射防止膜28(可以省略)之后，在反射防止膜28上涂敷形成抗蚀剂。然后，通过光刻法对抗蚀剂进行加工来形成抗蚀剂图案29，该抗蚀剂图案29具有与导电膜24的周边区域的位置相匹配的框状的沟道29a。对于除了框状的沟道29a以外能够应用的形状，在后述的变形例来说明。
接下来，如图4A所示，利用抗蚀剂图案29对层间绝缘膜27进行加工。
详细地说，以抗蚀剂图案29作为掩模而对层间绝缘膜27进行干蚀刻。与此同时，还对反射防止膜28进行蚀刻。在层间绝缘膜27上，通过该干蚀刻并依照抗蚀剂图案29的沟道29a，沿着导电膜24的端部形成使该端部以框状露出的沟道27a。图8A示出了俯视形成在层间绝缘膜27上的沟道27a时的情形。框状的沟道27a因为尺寸微小，所以存在其形成一般不容易的情况。由此，例如通过采用电子束(EB)曝光技术，或者由抗蚀剂烘培(Resistcure)的热来使开孔(在此为沟道)间隙变窄的技术的抗蚀剂流量(ResistFlow)技术，从而能够容易地形成细微的框状的沟道27a。该干蚀刻之后，除去抗蚀剂图案29及其下层的反射防止膜28。
接下来，如图4B所示，以填埋沟道27a的方式沉积导电材料32。
详细地说，首先以覆盖沟道27a的壁面的方式，通过溅射法将TiN膜以例如20nm左右的膜厚沉积在层间绝缘膜27上，从而形成基底膜(胶膜)31。接着，通过CVD法，隔着胶膜31而以填埋沟道27a的方式沉积导电材料32。作为导电材料32，在此为将钨(W)膜以400nm左右的膜厚形成的。
接着，如图4C所示，形成连接部33。
详细地说，例如通过CMP将层间绝缘膜27作为阻止膜而对导电材料32以及胶膜31进行研磨，从而在沟道27a内隔着胶膜31而以填埋导电材料32的方式形成框状的连接部33。图8B示出了形成在沟道27a内的连接部33的俯视时的情形。然后，通过较低温下的N2退火处理实施烘培从而进行层间绝缘膜27的脱水处理。在此，若进行高温下的退火处理则作为导电材料32的钨的表面会被氧化，因此以防止的观点来说，以较低的温度，例如利用N2气体，在350℃左右的条件下进行2分钟的退火处理。
接下来，如图4D所示，依次形成下部电极层34、铁电膜35以及上部电极层36。
详细地说，首先，在包括连接部33上表面的层间绝缘膜27上，通过溅射法依次沉积膜厚为20nm左右的Ti膜以及膜厚为150nm左右的Pt膜，从而形成作为Ti膜及Pt膜的层叠结构的下部电极层34。在此，也可以首先在层间绝缘膜27上形成导电性阻挡膜(未图示)，然后隔着该导电性阻挡膜形成下部电极层34。
接着，通过射频(RF)溅射法，将作为铁电体的例如由PZT(PbZrxTi1-xO3，0＜x＜1)构成的铁电膜35以200nm左右的膜厚沉积在下部电极层34上。然后，通过对铁电膜35实施RTA(快速热退火)处理使得铁电膜35结晶化。接着，通过反应溅射法，将上部电极层36以200nm左右的膜厚沉积在铁电膜35上，其中，上部电极层36以例如作为导电性氧化物的IrO2为材料。
在此，作为下部电极层34的材料，也可以是从下层依次形成为Ir及Pt的层叠结构、IrO2及Pt的层叠结构或者Ir、Iro2及Pt的3层层叠结构来取代Ti及Pt的层叠结构。另外，作为铁电膜35的材料，也可以采用SBT(SrBi2Ta2O9)或者BLT(Bi4-xLaxTi3O12)来取代PZT。另外，作为上部电极层36的材料，也可以是Ir、Ru、RuO2、SrRuO3其它的导电性氧化物及其层叠结构来取代IrO2。
在本实施方式中，层间绝缘膜27其表面进行过平坦化处理，从而层间绝缘膜27阻断钨插塞22的取向性及高度差的影响，所以其表面具有良好的取向性。另一方面，在连接部33的表面上必然地其取向性低，而且在与层间绝缘膜27的表面之间产生有一些高度差。因此，除了连接部33的垂直上方的部位之外，在层间绝缘膜27上所沉积形成的下部电极层34、铁电膜35及上部电极层36的每一个都不会受到钨插塞22的取向性及高度差的影响，而具有良好的取向性。特别是，能够形成具有如下特性的铁电膜35，即在除了连接部33的垂直上方的部位以外，具有良好的取向性及高铁电特性。
接下来，如图5A所示，形成用于加工下部电极层34、铁电膜35及上部电极层36的抗蚀剂图案38。
详细地说，在上部电极层36上涂敷形成反射防止膜37(可以省略)之后，在反射防止膜37上涂敷形成抗蚀剂。然后，通过光刻法对抗蚀剂进行加工从而形成抗蚀剂图案38。
接下来，如图5B所示，利用抗蚀剂图案38对上部电极层36、铁电膜35及下部电极层34进行加工，从而形成铁电电容器结构30。
详细地说，以抗蚀剂图案38作为掩模，来对上部电极层36、铁电膜35及下部电极层34进行干蚀刻。与此同时，还对反射防止膜37进行蚀刻。下部电极层34、铁电膜35及上部电极层36是通过该干蚀刻并依照抗蚀剂图案38而形成为铁电电容器结构30，而该铁电电容器结构30是在下部电极39与上部电极41之间夹持有铁电膜40的结构，其中，铁电膜40是对铁电膜35进行图案成形而成的。然后，除去抗蚀剂图案38及其下层的反射防止膜37。
如上所述，在本实施方式中，举例说明了利用单层的抗蚀剂图案38而将上部电极层36、铁电膜35及下部电极层34一并进行蚀刻的情况(单层抗蚀剂工艺)。为了进行单层抗蚀剂工艺需要将蚀刻图案38形成为较厚。在单层抗蚀剂工艺困难时，也可以采用以下工艺，即利用第一蚀刻图案一并蚀刻上部电极层36以及铁电膜35，之后再利用第二蚀刻图案来对下部电极层34进行蚀刻的二层抗蚀剂工艺，或者利用第一～第三蚀刻图案对上部电极层36、铁电膜35、下部电极层34依次进行蚀刻的三层抗蚀剂工艺。
而且，也可以取代二层抗蚀剂工艺或者三层抗蚀剂工艺，而采用所谓的硬掩模法。
图9A～图10C表示采用硬掩模法来实施图5A、图5B的工序的情形。
首先，通过图4D的工序之后，如图9A所示，在上部电极层36上依次层叠TiN膜91以及氧化硅膜92。TiN膜91是例如通过溅射法以200nm的膜厚来形成的。氧化硅膜92是通过采用了TEOS的CVD法、或者通过等离子体CVD法作为高密度等离子体(HDP)膜，以800nm～1000nm左右的膜厚形成的。在此，采用TEOS而形成氧化硅膜92。此外，在之后的图9B～图10C中，为便于图示而只示出了下部电极层34及其上层部分。
接下来，如图9B所示，形成电容器形状的抗蚀剂图案93。详细地，在对氧化硅膜92涂敷抗蚀剂之后，通过光刻法，将该抗蚀剂加工成电容器形状从而形成抗蚀剂图案93。
接下来，如图10A所示，将抗蚀剂图案93作为掩模来利用并对氧化硅膜92进行干蚀刻。通过该干蚀刻并依照抗蚀剂图案93而将氧化硅膜92按电容器形状进行图案成形。在对氧化硅膜92进行图案成形时，抗蚀剂图案93因该蚀刻而变薄。
接下来，如图10B所示，将残留的抗蚀剂图案93以及氧化硅膜92作为掩模来对TiN膜91进行干蚀刻。通过该干蚀刻并依照氧化硅膜92，对TiN膜91按电容器形状进行图案成形。当对TiN膜91进行图案成形时，抗蚀剂图案93因该蚀刻大部分(或者完全)消失，并且氧化硅膜92因该蚀刻而变薄。
接下来，如图10C所示，将残留的氧化硅膜92及TiN膜91作为掩模而对下部电极层34、铁电膜35及上部电极层36进行干蚀刻。通过该干蚀刻并依照TiN膜91按电容器形状而对下部电极层34、铁电膜35及上部电极层36进行图案成形，从而形成铁电电容器结构30，该铁电电容器结构为在下部电极39和上部电极41之间夹持铁电膜40的结构。氧化硅膜92因该蚀刻而大部分(或者完全)消失。
然后，剥离除去TiN膜91。
在本发明中，下部电极39，与连接部33在包括该下部电极39的周边区域的部位上相接触，而在本实施方式中为在该周边区域内相接触。下部电极39的周边区域，是指在下部电极39的周边的内侧位于该周边附近的区域，换言之，是指从下部电极39的下表面起除了中央区域以外的区域，该中央区域是包括相当于下部电极39的钨插塞22的上方的部位的区域。图5B示出了作为一个例子的下部电极39的周边区域39a及中央区域39b。
在此，如上所述，在层间绝缘膜27中的框状的连接部33的内侧是因其表面被高度平坦化所以具有良好取向性的表面的部位。另一方面，在连接部33的表面上，其取向性必然会低，并与层间绝缘膜27的表面之间产生一些高度差。由此，在下部电极39中，除了作为连接部33的连接部位的周边区域39a之外，中央区域39b是不受到钨插塞22的表面的影响而具有良好的取向性的。受到该下部电极39的影响，铁电膜40在除了与周边区域39a相匹配的铁电膜40的周边区域以外，在与中央区域39b相匹配的铁电膜40的中央区域上具有良好的取向性以及高铁电特性。该铁电膜40的中央区域所占比例大，所以即使作为整体来看铁电膜40也充分具有良好的取向性以及高铁电特性。
接下来，如图5C所示，形成用于防止因氢而导致的特性劣化的氢保护膜42。
详细地说，以覆盖铁电电容器结构30的方式成膜氢保护膜42。氢保护膜42是为了抑制在形成铁电电容器结构30之后的工序当中所产生的氢侵入到铁电电容器结构30及其下层结构的膜，其例如通过溅射法例如以氧化铝(AlO)作为材料以50nm～100nm左右的膜厚形成。
在此，在以后述的铁电膜40的特性回复为目的的退火处理时，为得到充分的特性回复可以对氢保护膜42的一部分进行图案成形而除去，以使上部电极41表面的一部分露出。虽然省略该除去工序也可以，但是图5C示出了实施了该除去工序的情况的情形。
接下来，如图5D所示，形成层间绝缘膜43。
详细地说，隔着氢保护膜42并以完全覆盖铁电电容器结构30的方式形成层间绝缘膜43。如果铁电电容器结构30的厚度例如为800nm左右，为了完全覆盖铁电电容器结构30，作为层间绝缘膜43例如通过采用TEOS的CVD法将氧化硅膜以1500nm左右的膜厚沉积而成。然后，为了除去因覆盖铁电电容器结构30而在层间绝缘膜43表面上形成的高度差，以使层间绝缘膜43残留300nm～400nm左右的膜厚的方式，例如通过CMP法来除去层间绝缘膜43的表层。由此层间绝缘膜43的表面被平坦化。
接下来，如图6A所示，形成用于在层间绝缘膜43形成导通孔的抗蚀剂图案45。
详细地说，在层间绝缘膜43上涂敷形成反射防止膜44(可以省略)之后，在反射防止膜44上涂敷形成抗蚀剂。然后，通过光刻法对抗蚀剂进行加工，进而形成抗蚀剂图案45，该抗蚀剂图案具有在与上部电极41的表面的规定位置相匹配的开孔45a。
接下来，如图6B所示，利用抗蚀剂图案45来加工层间绝缘膜43。
详细地说，将抗蚀剂图案45作为掩模而对层间绝缘膜43以及氢保护膜42的局部进行干蚀刻。与此同时，反射防止膜44也被蚀刻。在层间绝缘膜43及氢保护膜42中，通过该干蚀刻并依照抗蚀剂图案45的开孔45a，形成使上部电极41的表面的局部露出的导通孔46。然后，除去抗蚀剂图案45及其下层的反射防止膜44。
接着，为了回复铁电膜40因铁电电容器结构30的形成当中以及形成之后的诸多工序受到的损坏而进行退火处理。在此，在处理温度为500℃、O2为20升/分钟的氧环境下，实施60分钟的退火处理。此时，铁电膜40的铁电特性虽然回复，但另一方面，通过该退火处理Pb及氧从铁电膜40的周边区域脱离出，从而该周边区域的Pb浓度以及氧浓度会降低。由于该Pb及氧的脱离，在铁电膜40的周边区域中，该铁电特性不可避免地会劣化。
在本实施方式中，积极利用铁电膜40中的不可避免铁电特性劣化的周边区域，如上所述地在下部电极39的周边部位39a设置连接部33，其中，该连接部33不可避免地导致铁电膜40的铁电特性的劣化。通过该结构，能够以使其具有尽可能良好的取向性以及高铁电特性的方式形成铁电膜40。
接下来，如图7A所示，形成与上部电极41相连接的钨插塞48。
详细地说，以覆盖导通孔46的壁面的方式，在层间绝缘膜43上通过溅射法将例如Ti膜(膜厚为30nm左右)以及TiN膜(膜厚为20nm左右)依次沉积，从而形成基底膜(胶膜)47。然后，通过CVD法，隔着胶膜47而以填埋导通孔46的方式形成钨(W)膜。然后，通过例如CMP将层间绝缘膜43作为阻止膜对W膜及胶膜47进行研磨，从而形成钨插塞48，该钨插塞48是在导通孔46内隔着胶膜47用W埋入而成的。
在此，在本实施方式中，钨插塞22和钨插塞48以夹着导电膜24、层间绝缘膜27及铁电电容器结构30的方式而形成在垂直的大致一条直线上。通过该结构，能够将包括铁电电容器结构30的存储单元部的占有面积尽可能地抑制为较小。
接下来，如图7B所示，形成多层布线结构50。
详细地说，首先形成与钨插塞48相连接的第一布线51。
具体来说，通过溅射法，例如将TiN以150nm左右的膜厚沉积在包括钨插塞48上表面的层间绝缘膜43上，从而形成阻止层51a。接着，通过溅射法，例如将Al-Cu合金以550nm左右的膜厚沉积在阻止层51a上，从而形成布线层51b。然后，通过溅射法，例如将TiN以150nm左右的膜厚沉积在布线层51b上，从而形成阻止层51c。通过光刻法及其之后的干蚀刻，对这些阻止层51c、布线层51b及阻止层51a按所希望的布线形状进行图案成形，从而形成以阻止层51a、51c夹着布线层51b的第一布线51。
接下来，形成与第一布线51相连接的钨插塞54。
详细地说，首先形成覆盖第一布线51的层间绝缘膜52。在此，作为层间绝缘膜52，是例如通过采用TEOS的CVD法，将氧化硅膜以2500nm左右的膜厚沉积而成的。然后，例如通过CMP法对层间绝缘膜52的表面进行平坦化处理。
接着，通过光刻法及其之后的干蚀刻对层间绝缘膜52进行加工，直到阻止层51c的表面的一部分露出，从而形成导通孔52a。然后，通过溅射法，以覆盖导通孔52a的壁面的方式将例如Ti膜(膜厚为30nm左右)以及TiN膜(膜厚为20nm左右)依次沉积，从而形成基底膜(胶膜)53。
然后，通过CVD法，隔着胶膜53而以填充导通孔52a的方式形成钨(W)膜。然后，通过CMP将层间绝缘膜52作为阻止膜而对W膜及胶膜53进行研磨，从而形成钨插塞54，该钨插塞54是在导通孔52内隔着胶膜53用W填充而成的。
接下来，形成与钨插塞54相连接的第二布线55。
具体地说，通过溅射法，例如将TiN以150nm左右的膜厚沉积在包括钨插塞54上表面的层间绝缘膜52上，从而形成阻挡层55a。接着，通过溅射法，例如将Al-Cu合金以550nm左右的膜厚沉积在阻挡层55a上，从而形成布线层55b。
然后，通过溅射法，例如将TiN以150nm左右的膜厚沉积在布线层55b上，从而形成阻挡层55c。通过光刻法及其之后的干蚀刻对这些阻挡层55c、布线层55b及阻挡层55a按所希望的布线形状进行图案成形，从而形成用阻挡层55a、55c夹着布线层55b的第二布线55。
在此，形成层间绝缘膜56之后，进一步重复进行钨插塞及布线的形成，例如依次形成并直到第二十布线，从而形成多层布线结构50。在图7B中，为便于图示而只记载到第二布线55为止的情况。
此外，虽然在本实施方式中作为多层布线结构50中的各个布线层的材料举例说明了Al，但是也可以取代例如溅射形成Al，而是通过所谓的金属镶嵌法使用Cu。此时，若采用第一布线51为例，则首先形成层间绝缘膜52，并对其表面进行平坦化处理，之后在层间绝缘膜52上，形成所需要的布线形状的沟道，使得在底面上露出钨插塞48的表面。然后，通过例如MOCVD法将例如Ta沉积在沟道的壁面上从而形成阻止膜，接着在阻止膜上形成电镀种子膜，之后，通过电镀法以在沟道内进行填埋的方式沉积Cu。然后，将层间绝缘膜52作为阻止膜通过CMP法除去Cu的表层(及电镀种子膜)，从而用Cu沟道内进行填充而形成第一布线51。
然后，通过形成保护膜及焊盘电极等(未图示)的工序，从而完成本实施方式的FeRAM。
如上所述，根据本实施方式，对铁电电容器结构30采用堆叠型电容器结构，从而能够实现具有以下特性的可靠性高的FeRAM：既确保了较大的电容又缩小了电容器所占的面积，能够获得与采用平板型电容器结构的情况同等水平以上的铁电膜40的高取向性，并能够获得良好的铁电特性。
(变形例)
下面，对第一实施方式的诸多变形例进行说明。在这些变形例中，对于第一实施方式所公开的构成元件等相同的元件使用相同的附图标记并省略其详细的说明。
第一变形例
在本例子中，举例说明了以插塞形状形成导电膜24上所形成的的连接部的情况。
图11A～图11D是表示第一变形例的FeRAM的制造方法之中的主要工序的概略剖视图。
首先，与第一实施方式同样，经由图3A～图3F的各工序，在硅半导体衬底10的上方，以填埋导电膜24的方式将层间绝缘膜27形成在层间绝缘膜21上。
接下来，如图11A所示，形成用于在层间绝缘膜27上形成开孔的抗蚀剂图案61。
详细地说，在层间绝缘膜27上涂敷形成反射防止膜28(可以省略)，之后在反射防止膜28上涂敷形成抗蚀剂。然后，通过光刻法加工抗蚀剂从而形成抗蚀剂图案61，该抗蚀剂图案61具有与导电膜24的周边区域的4个角的位置相匹配的4个开孔61。
接下来，如图11B所示，利用抗蚀剂图案61对层间绝缘膜27进行加工。
详细地说，以抗蚀剂图案61作为掩模对层间绝缘膜27进行干蚀刻。与此同时，还对反射防止膜28进行蚀刻。在层间绝缘膜27中，通过该干蚀刻并依照抗蚀剂图案61的各开孔61a，形成使导电膜24的端部的一部分露出的各开孔27b。图12A示出了形成在层间绝缘膜27的各开孔27b的俯视时的情形。开孔27b为比较简单的形状，因此在容易形成该开孔的该干蚀刻之后，除去抗蚀剂图案61及其下层的反射防止膜28。
接下来，如图11C所示，以填埋各开孔27b的方式沉积导电材料32。
详细地说，首先以覆盖各开孔27b的壁面的方式，通过溅射法将例如TiN以20nm左右的膜厚沉积在层间绝缘膜27上，从而形成基底膜(胶膜)3 1。接着，通过CVD法隔着胶膜31而以填埋沟道27a的方式沉积导电材料32。作为导电材料32在此是由钨(W)以400nm左右的膜厚形成的。
接下来，如图11D所示，形成连接部63。
详细地说，例如通过CMP以层间绝缘膜27作为阻止膜对导电材料32及胶膜3 1进行研磨，从而形成插塞形状的各连接部62，该连接部62是在各开孔27b内隔着胶膜31用导电材料32埋入而成的。图12B示出了形成在各开孔27b内的各连接部62的俯视时的情形。然后，通过较低温度下的退火处理实施烘培，从而进行层间绝缘膜27的脱水处理。在此，若在高温下进行退火处理则作为导电材料32的W的表面会被氧化，因此从防止上述问题的角度来看以较低温度，例如利用N2气体、350℃的条件下进行两分钟的退火处理。
此外，也可以取代形成4个各连接部62，而在导电膜24的周边区域上的相对置的2个角的位置上形成各连接部62。
接下来，与第一实施方式同样，通过图4D、图5A、图5B的各工序而形成铁电电容器结构30。
在铁电电容器结构30中，下部电极39与连接部62在包括该下部电极39的周边区域39a的部位上相连接，而在本实施方式中为在该周边区域39a内相接触。在下部电极39中，除了作为连接部62的连接部位的周边区域39a之外，中央区域39b不受钨插塞22的表面的影响而具有良好的取向性的。受到该下部电极39的影响，铁电膜40在除了与周边区域39a相匹配的铁电膜40的周边区域之外，在与中央区域39b相匹配的铁电膜40的中央区域上具有良好的取向性以及高的铁电特性。该铁电膜40的中央区域所占比例大，因此即使作为整体上来看铁电膜40也充分具有良好的取向性以及高的铁电特性。
然后，与第一实施方式同样，通过图5C、图5D、图6A、图6B、图7A、图7B的各工序，从而完成本例的FeRAM。
如上所说明的那样，根据第一变形例，通过对铁电电容器结构30采用堆叠式电容器结构，从而能够实现具有以下特性的可靠性高的FeRAM：既确保了较大的电容又缩小了电容器所占的面积，能够获得与采用平板型电容器结构的的情况同等水平以上的铁电膜40的高取向性，并能够获得良好的铁电特性。
第二变形例
在本例中，举例说明了针对连接部的导电材料32应用钨以外的导电物的情况。
图13A以及图13B是表示第二变形例的FeRAM的制造方法中的主要工序的概略剖视图。
首先，与第一实施方式一样，通过图3A～图3G的各工序在硅半导体衬底10上方将沟道27a形成在层间绝缘膜27上。
接下来，如图13A所示，以填埋沟道27a的方式沉积导电材料32。
详细地说，首先通过溅射法以覆盖沟道27a的壁面的方式将例如TiN以20nm左右的膜厚沉积在层间绝缘膜27上，从而形成基底膜(胶膜)31。接着，通过MOCVD法隔着胶膜31而以填埋沟道27a的方式沉积导电材料32。作为导电材料32，在此是将贵金属的铱(Ir)以300nm左右的膜厚，或者将作为导电性氮化膜的TiAlN以300nm左右的膜厚来形成的。另外，作为导电材料32也有应用铂(Pt)的可能性。
接下来，如图13B所示形成连接部63。
详细地说，例如通过CMP将层间绝缘膜27作为阻止膜而对导电材料32及胶膜31进行研磨，从而形成框状的连接部63，该连接部63是在沟道27a内隔着胶膜31用导电材料32填充而成的。
接着，通过退火处理实施烘培，从而进行层间绝缘膜27的脱水处理。在本例中，能够在高温下进行该退火处理。即，将Ir应用到导电材料32时，即使连接部63的表层被氧化而生成IrO2，也因IrO2为导电性氧化物，所以连接部63能够保持良好的导电性。另外，将TiAlN应用到导电材料32时，因为TiAlN是抗氧化性良好的导电性氮化物，所以连接部63能够保持良好的导电性。在本例中，利用较高的温度的例如N2气体、在400℃的条件下进行两分钟该退火处理。
然后，与第一实施方式同样，通过图4D、图5C、图5D、图6A、图6B、图7A、图7B的各工序，从而完成本例的FeRAM。
如上所说明的那样，根据第二变形例，通过对铁电电容器结构30采用堆叠式电容器结构，能够实现具有以下特性的可靠性高的FeRAM：既确保了较大的电容又缩小了电容器所占面积，获得与采用平板型电容器结构同等水平以上的高取向性的铁电膜40，并能够获得良好的铁电特性。
第三变形例
在本例中，举例说明了对连接部的导电材料32应用钨以外的导电物的情况。
图14A以及图14B是表示第三变形例的FeRAM的制造方法中的主要工序的概略剖视图。
首先，与第一实施方式相同，通过图3A～图3G、图4A的各工序，在硅半导体衬底10的上方将框状的沟道27a形成在层间绝缘膜27上。
接下来，如图14A所示，以填埋沟道27a的方式沉积导电材料32。
详细地说，首先通过MOCVD法，以覆盖沟道27a的壁面的方式将例如Ta膜(膜厚为15nm左右)沉积在层间绝缘膜27上，从而形成基底膜(胶膜)64。接着，在胶膜64上形成电镀种子膜(未图示)之后，通过电镀法，以填充沟道27a的方式将Cu65以600nm左右的膜厚沉积。
接下来，如图14B所示形成连接部66。
详细地说，例如通过CMP将层间绝缘膜27作为阻止膜而对导电材料32及胶膜64进行研磨，从而形成插塞形状的连接部66，该连接部66是在沟道27a内隔着胶膜64用导电材料32填充而成的。然后，通过较低温度下的退火处理而实施烘培，从而进行层间绝缘膜27的脱水处理。在此，若在高温下进行退火处理则作为导电材料32的Cu的表面会被氧化，因此以防止上述问题的角度来看，以较低温度，例如利用N2气体、350℃的条件下进行60秒的退火处理，或者利用NH3气体、350℃的条件下60秒的退火处理。
接下来，与第一实施方式同样，通过图4D、图5A、图5B的各工序形成铁电电容器结构30。
在铁电电容器结构30中，下部电极39与连接部66是在包括该下部电极39的周边区域39a的部位上相连接的，而在本实施方式中是在该周边区域39a内相连接的。在此，根据电镀法，与CVD法不同，能够不发生裂缝等，而填充性良好地填充沟道27a，而且Cu比较柔软接近于层间绝缘膜27的研磨速度，因此与层间绝缘膜27之间难以产生高度差。因此，通过采用Cu即使在沟道27a细微的情况下也能够充分地填充。
下部电极39中，除了作为连接部66的连接部位的周边区域39a之外，中央区域39b不受钨插塞22的表面的影响而具有良好的取向性。受到该下部电极39的影响，铁电膜40除了与周边区域39a相匹配的铁电膜40的周边区域之外，在与中央区域39b相匹配的铁电膜40的中央区域上具有良好的取向性以及高铁电特性。该铁电膜40的中央区域所占比例大，因此即使作为整体来看铁电膜40也充分具有良好的取向性以及高铁电特性。
然后，与第一实施方式同样，通过图5C、图5D、图6A、图6B、图7A、图7B的各工序，从而完成本例的FeRAM。
如上所说明的那样，根据第三变形例，通过对铁电电容器结构30采用堆叠式电容器结构，从而能够实现具有以下特性的可靠性高的FeRAM：既确保了较大的电容又缩小了电容器所占面积，能够获得与采用平板型电容器结构同等水平以上的铁电膜40的高取向性，并能够获得良好的铁电特性。
第四变形例
在本例中，在FeRAM中的层叠结构内的多个位置上形成氢保护膜。
图15A～图19是表示第四变形例的FeRAM的制造方法中的主要工序的概略剖视图。
首先，与第一实施方式同样，通过图3A的工序，在硅半导体衬底10的上方形成作为选择晶体管发挥作用的MOS晶体管20。
接下来，如图15A所示，形成覆盖MOS晶体管20的层间绝缘膜21。
详细地说，例如通过采用TEOS的CVD法，以覆盖MOS晶体管20的方式将氧化硅膜以600nm左右的膜厚沉积，从而形成层间绝缘膜21。然后，例如通过CMP法对层间绝缘膜21的表面进行平坦化处理，之后，在N2环境下对已平坦化的层间绝缘膜21的表面进行退火处理，从而氮化该表面。
接下来，如图15B所示，形成氢保护膜71，该氢保护膜71用于防止由以后工序形成的铁电电容器结构30因氢导致的特性劣化。
详细地说，在层间绝缘膜21上形成氢保护膜71。氢保护膜71是用于抑制例如根据以后的工序由层间绝缘膜21等发生的氢侵入到铁电电容器结构30内的膜，因此其通过溅射法利用例如氧化铝(AlO)或者SiON、SiN等材料来形成。当AlO的情况时以20nm～50nm左右的膜厚形成，而当SiON的情况时以100nm左右的膜厚来形成。
接下来，如图15C所示，在氢保护膜71上形成层间绝缘膜72。
详细地说，例如通过采用TEOS的CVD法，将氧化硅膜以50nm左右的膜厚沉积在氢保护膜71上，从而形成层间绝缘膜72。然后，在N2环境下，对层间绝缘膜72的表面进行退火处理使该表面氮化。
接下来，如图15D所示，形成用于加工接触孔的抗蚀剂图案74。
详细地说，在层间绝缘膜72上涂敷形成反射防止膜73(可以省略)之后，在反射防止膜73上涂敷形成抗蚀剂。然后，通过光刻法加工抗蚀剂由此形成具有开孔74a的抗蚀剂图案74。
接下来，如图15E所示，利用抗蚀剂图案74加工层间绝缘膜72、氢保护膜71以及层间绝缘膜21。
详细地说，将抗蚀剂图案74作为掩模对层间绝缘膜72、氢保护膜71以及层间绝缘膜21进行干蚀刻。在此，通过抗蚀剂图案74图形成形的层间绝缘膜72，作为对氢保护膜71以及层间绝缘膜21进行蚀刻时的硬掩模起到作用。与此同时，反射防止膜73也被蚀刻。通过该干蚀刻并依照抗蚀剂图案74的开孔74a，在层间绝缘膜72、氢保护膜71以及层间绝缘膜21上，形成使源极/漏极区域18的表面的一部分露出的接触孔70。然后，除去抗蚀剂图案74及其下层的反射防止膜73。
接下来，如图15F所示，形成作为体接触的钨插塞22。
详细地说，首先以覆盖接触孔70的壁面的方式将例如Ti膜(膜厚为30nm左右)以及TiN膜(膜厚为20nm左右)依次沉积在层间绝缘膜2上，从而形成基底膜(胶膜)23。
接着，通过CVD法，隔着胶膜23而以填埋接触孔70的方式形成钨(W)膜。然后，例如通过CMP将层间绝缘膜21作为阻止膜而研磨W膜及胶膜23，从而形成钨插塞22，该钨插塞22是在接触孔70内隔着胶膜23用W填充而成的。
接下来，与第一实施方式同样，通过图3C～图3G、图4A、图4B的各工序，如图16A所示，填充层间绝缘膜27的沟道27a，从而形成与导电膜24相连接的连接部33。
接下来，如图16B所示，使连接部33的一部分从层间绝缘膜27的表面露出。
详细地说，利用层间绝缘膜27与连接部33之间的蚀刻速度的不同，对层间绝缘膜27的整个面进行各向异性蚀刻(回蚀)。此时例如，以连接部33的上部露出30nm～50nm左右的方式蚀刻层间绝缘膜27的表层。
接下来，如图16C所示，形成氢保护膜75，该氢保护膜75用于防止以后工序中所形成的铁电电容器结构30因氢而导致特性劣化。
详细地说，以覆盖连接部33所露出的上部的方式，在层间绝缘膜27上形成氢保护膜75。氢保护膜75是，例如与氢保护膜71一同，是用于抑制通过以后的工序自层间绝缘膜21等发生的氢侵入到铁电电容器结构30的膜，因而其通过例如将AlO·TiO2以100nm左右的膜厚形成。
接下来，如图16D所示，研磨氢保护膜75的表层而使连接部33的表面露出。
详细地，例如通过CMP法，将连接部33作为阻止膜而对氢保护膜75的表层进行研磨。由此，以露出连接部33的表面的方式露出氢保护膜75的表面。
接下来，通过图4D、图5A～图5D的各工序，进而隔着氢保护膜42并以完全覆盖铁电电容器结构30的方式形成层间绝缘膜43。然后，例如通过CMP法对层间绝缘膜43的表面进行平坦化处理，之后，在N2环境下，对已平坦化的层间绝缘膜43的表面进行退火处理而使该表面氮化。
接下来，如图17A所示，形成氢保护膜76，该氢保护膜76用于防止因氢导致的铁电电容器结构30的特性劣化。
详细地说，在层间绝缘膜43上形成氢保护膜76。氢保护膜76是用于防止氢侵入到铁电电容器结构30及其下层结构的，其中，该氢是由形成铁电电容器结构30之后的工序发生的，而且通过溅射法并利用例如氧化铝(AlO)或者SiON、SiN等材料来形成该氢保护膜76。当AlO的情况时以20nm～50nm左右的膜厚来形成，而当SiON的情况时以100nm左右的膜厚来形成。然后，在氢保护膜76上形成层间绝缘膜77。
接下来，如图17B所示，与钨插塞22同样形成钨插塞48，该钨插塞48是在导通孔78内隔着胶膜47用W填充而成的。
接下来，如图18A所示，与第一实施方式的图7B的工序同样形成第一布线51以及层间绝缘膜52，之后形成氢保护膜79，其中，该氢保护膜79用于防止铁电电容器结构30因氢导致的特性劣化。
详细地说，在层间绝缘膜52上形成氢保护膜79。氢保护膜79是用于防止氢侵入到铁电电容器结构30及其下层结构的膜，其中，该氢由形成铁电电容器结构30之后的工序发生的，而且通过溅射法利用例如氧化铝(AlO)或者SiON、SiN等材料来形成该氢保护膜79。当AlO的情况时以20nm～50nm左右的膜厚来形成，而当SiON的情况时以100nm左右的膜厚来形成。然后，在氢保护膜79上形成层间绝缘膜81。
接下来，如图18B所示，与钨插塞22同样地形成隔着胶膜53用W来填充导通孔80的钨插塞54。
接下来，与第一实施方式同样，形成与钨插塞54相连接的第二布线55，之后，进一步重复地形成钨插塞及布线，例如依次形成至第二十布线，从而形成多层布线结构50。
在此，上述说明中仅示出了FeRAM的存储单元部的附近，但是在本变形例中，优先将氢保护膜42、71、75、76、78形成在FeRAM的整个面上。即，如图19所示，将氢保护膜42、71、75、76、78经由存储单元部、逻辑部、焊盘部、划线部而形成在FeRAM的整个面上，其中，该逻辑部构成CMOS晶体管等的周边电路，该焊盘部设置有引出极，该划线部用于从硅半导体衬底10切出各个半导体芯片。通过该结构，能够最大限度地防止氢侵入到铁电电容器结构内。此外，为了便于图示，针对逻辑部、焊盘部及划线部仅仅示出了各自的区域，且省略了逻辑部的晶体管及焊盘部的引出极等的图示。
然后，与第一实施方式同样，通过形成保护膜及焊盘电极等(未图示)的工序，从而完成本实施方式的FeRAM。
如上所说明的那样，根据第四变形例，通过对铁电电容器结构30采用堆叠型电容器结构，既确保了较大的电容又缩小了电容器所占面积，能够获得与采用平板型电容器结构同等水平以上的铁电膜40的高取向性。而且，通过尽可能抑制氢侵入到铁电膜40，而实现能够获得良好铁电特性的可靠性高的FeRAM。
[第五变形例]
本例中示例了在层间绝缘膜27上不形成沟道，而形成框状的连接部的情况。
图20A～图21D是表示第五变形例的FeRAM的制造方法中的主要工序的概略剖视图。
首先，与第一实施方式同样，通过图3A的工序，在硅半导体衬底10上形成MOS晶体管20。
接下来，如图20A所示，依次形成覆盖MOS晶体管20的层间绝缘膜21及阻止膜94。
详细地说，首先以覆盖MOS晶体管20的方式形成层间绝缘膜21。在此，作为层间绝缘膜21是通过例如采用TEOS的CVD法将氧化硅膜以600nm左右的膜厚沉积而成的。然后，例如通过CMP法对层间绝缘膜21的表面进行平坦化处理。然后，在表面已平坦化的层间绝缘膜21上形成阻止膜94，作为阻止膜94是例如将SiON以50nm左右的膜厚沉积而成的。
接下来，如图20B所示，形成作为体接触的钨插塞22。
详细地说，首先通过光刻法及其之后的干蚀刻对阻止膜94、层间绝缘膜21以及保护膜19进行加工，直至源极/漏极区域18的表面的一部分露出为止，从而形成直径例如约为0.25μm的接触孔21a。
接着，以覆盖接触孔21a的壁面的方式，通过溅射法将例如Ti膜(膜厚为30nm左右)以及TiN膜(膜厚为20nm左右)依次沉积在层间绝缘膜2上，从而形成基底膜(胶膜)23。
其后，通过CVD法隔着胶膜23而以填充接触孔21a的方式形成钨(W)膜。然后，例如通过CMP将阻止膜94作为研磨阻止膜来利用，而研磨W膜以及胶膜23，从而形成隔着胶膜23用W来填充接触孔21 a内的钨插塞22。
接下来，如图20C所示，以覆盖钨插塞22上的方式将层间绝缘膜95形成在阻止膜94上。作为层间绝缘膜95是例如通过CVD法将氧化硅膜以100nm～200nm左右的膜厚沉积而成的。
接下来，如图20D所示，形成用于加工层间绝缘膜95的抗蚀剂图案26。
详细地说，在层间绝缘膜95上涂敷形成反射防止膜(未图示：可以省略)之后，在反射防止膜上涂敷形成抗蚀剂。然后，通过光刻法对抗蚀剂进行加工从而形成具有开口96a的抗蚀剂图案96。
接下来，如图20E所示，利用抗蚀剂图案96加工层间绝缘膜95从而形成开口95a。
详细地说，将抗蚀剂图案96作为掩模，并且将阻止膜94作为抗蚀阻止膜来使用，并干蚀刻层间绝缘膜95。与此同时，反射防止膜也被蚀刻。通过该干蚀刻，在层间绝缘膜95上，依照抗蚀剂图案96的开口96a而形成使阻止膜94的表面的一部分以及钨插塞22的表面露出的例如矩形形状的开口95a。然后，除去抗蚀剂图案96及其下层的反射防止膜。
接下来，如图21A所示，形成导电膜97。
详细地说，以覆盖开口95a的内壁面的方式在层间绝缘膜95上隔着基底膜(胶膜)层叠W膜，从而形成导电膜97。作为胶膜是将TiN以20nm左右的膜厚形成的。作为W膜是将W以80nm左右的膜厚形成的。
接下来，如图21B所示，隔着导电膜97而以填埋开口95a的方式将层间绝缘膜98形成在导电膜97上。作为层间绝缘膜98是例如通过CVD法将氧化硅膜以1000nm左右的膜厚沉积而成的。
接下来，如图21C所示，形成连接部99。
详细地说，例如通过CMP并将层间绝缘膜95作为阻止膜而对层间绝缘膜98及导电膜97进行研磨。此时，通过仅残留在覆盖开口95a的内壁面部分的导电膜97构成连接部99。层间绝缘膜98以填充连接部99的方式残存在开口95a内。然后，通过较低温度下的退火处理而实施烘培来进行层间绝缘膜95、98的脱水处理。在此，若在高温下进行退火处理则作为导电材料的钨的表面会被氧化，因此从防止上述问题的角度来说，在较低温度例如350℃左右的条件下进行两分钟的退火处理。
然后，如图21D所示，与图4D同样依次形成下部电极层34、铁电膜35以及上部电极层36，之后通过图5A～图5D、图6A、图6B、图7A、图7B的各工序，从而完成本例的FeRAM。
在铁电电容器结构30中，下部电极39与连接部99在包括该下部电极39的周边区域39a的部位相连接，而在本实施方式中为在该周边区域39a内相连接。在下部电极39中，除了作为连接部99的连接部位的周边区域39a之外，中央区域39b不受钨插塞22的表面的影响而具有良好的取向性。受到该下部电极39的影响，铁电膜40在除了与周边区域39a相匹配的铁电膜40的周边区域之外，在与中央区域39b相匹配的铁电膜40的中央区域上具有良好的取向性以及高铁电特性。该铁电膜40的中央区域所占比例大，因此即使作为整体来看铁电膜40也充分具有良好的取向性以及高铁电特性。
由于第一实施方式的方法，即，在层间绝缘膜27上形成框状的沟道27并用W来填埋的方法中，因沟道27a的尺寸微小，所以有形成该沟道一般不容易的情况。相对于此在本例中，在层间绝缘膜上不形成沟道，而是将连接部99的与下部电极39的连接部位的尺寸用导电膜97的膜厚来规定(本例中以20nm+80nm的100nm左右)，因此能够简单且可靠地形成具有极微小尺寸的连接部位的连接部99。
如上所述，根据第五变形例，通过对铁电电容器结构30采用堆叠型电容器结构，从而能够实现具有以下特性的可靠性高的FeRAM：既确保了较大的电容又缩小了电容器的占有面积，并且能够获得与采用平板型电容器结构同等水平以上的铁电膜40的高取向性，而且能够获得良好的铁电特性。
(第二实施方式)
根据本实施方式，与第一实施方式同样，公开了FeRAM的结构及其制造方法，其不同点在于连接部的情形不一样。此外，对跟第一实施方式所公开的构成部件等相同的部件标出相同的附图标记并省略其详细的说明。
图22A～图22D是表示第二实施方式的FeRAM的制造方法中的主要工序的概略剖视图。
首先，与第一实施方式一样，通过图3A～图3F的各个工序，在硅半导体衬底10上方以填埋导电膜24的方式将层间绝缘膜27形成层间绝缘膜21上。
接下来，如图22A所示，形成用于在层间绝缘膜27上形成开孔的抗蚀剂图案82。
详细地说，在层间绝缘膜27上涂敷形成反射防止膜28(可以省略)之后，在反射防止膜28上涂敷形成抗蚀剂。然后，通过光刻法加工抗蚀剂从而形成抗蚀剂图案82，该抗蚀剂图案82具有与导电膜24的周边区域的4个角的位置相匹配的4个开孔82a。在本实施方式中，通过铁电电容器结构的进一步细微化，为了应对在下部电极的周边区域内形成连接部变得困难的情况，将抗蚀剂图案82的各开孔82a形成为比第一实施方式的第一变形例中的抗蚀剂图案61的各开孔61a更大的尺寸。
接下来，如图22B所示，利用抗蚀剂图案82而加工层间绝缘膜27。
详细地说，将抗蚀剂图案82作为掩模对层间绝缘膜27进行干蚀刻。与此同时，反射防止膜28也被蚀刻。在层间绝缘膜27中，通过该干蚀刻并依照抗蚀剂图案82的各开孔82a，形成使导电膜24的端部的一部分露出的各开孔27c。图23A示出了形成在层间绝缘膜27的各开孔27c的俯视时的情形。由于各开孔27c的尺寸比第一实施方式的第一变形例的开孔27b的尺寸还要大，因此即使在进一步细微化了的铁电电容器结构中也能够比较容易地形成各开孔27c。该干蚀刻之后，除去抗蚀剂图案82及其下层的反射防止膜28。
接下来，如图22C所示，以填埋各开孔27c的方式沉积导电材料32。
详细地说，首先以覆盖各开孔27c的壁面的方式，通过溅射法将例如TiN以20nm左右的膜厚沉积在层间绝缘膜27上，从而形成基底膜(胶膜)31。接着，通过MOCVD法隔着胶膜31而以填埋各开孔27c的方式沉积导电材料32。作为导电材料32是在此将贵金属的铱(Ir)以400nm～600nm左右的膜厚，或者将作为导电性氮化膜的TiAlN以400nm～600nm左右的膜厚来形成的。另外，对导电材料32也具有应用铂(Pt)的可能性(孔径大，故形成较多)。
接下来，如图22D所示，形成连接部83。
详细地，例如通过CMP并将层间绝缘膜27作为阻止膜而对导电材料32及胶膜3 l进行研磨，从而形成插塞形状的各连接部83，该各连接部是以在各开孔27c内隔着胶膜31填埋导电材料32而成的。图23B示出了对形成在各开孔27c内的各连接部83进行俯视时的情形。
然后，通过退火处理实施烘培，来进行层间绝缘膜27的脱水处理。在本例中，能够在高温下实施该退火处理。即，将Ir应用于导电材料32时，即使连接部83的表层被氧化而生成IrO2，也因IrO2为导电性氧化物，所以连接部83能够保持良好的导电性。另外，将TiAlN应用于导电材料32时，因TiAlN为抗氧化性良好的导电性氮化物，所以连接部83能够保持良好的导电性。在本例中，该退火处理利用较高的温度的例如N2气体、在400℃的条件下进行两分钟。
接下来，与第一实施方式同样，通过图4D、图5A、图5B的各工序，从而形成铁电电容器结构30。
在铁电电容器结构30中，下部电极39与连接部83在包括该下部电极39的周边区域39a的部位上相连接，而在本实施方式中，因连接部83的表面较宽，因此以横跨包括该周边区域39a的一部分的下部电极39的内外的方式(即，以连接部83的一部分的面积大于下部电极39的方式)相连接。在下部电极39中，除了作为连接部83的连接部位的周边区域39a之外，中央区域39b不受钨插塞22的表面的影响而具有良好的取向性。受到该下部电极39的影响，铁电膜40除了与周边区域39a相匹配的铁电膜40的周边区域之外，在与中央区域39b相匹配的铁电膜40的中央区域上具有良好的取向性以及高铁电特性。该铁电膜40的中央区域所占比例大，因此即使作为整体来看铁电膜40也充分具有良好的取向性以及高铁电特性。
而且，在本实施方式中，连接部83的尺寸较大，且以横跨包括周边区域39a的一部分的下部电极39的内外的方式形成，因此能够将形成下部电极39时的定位界限变大。即，在对包括下部电极39的铁电电容器结构30进行图形成形时，如图24A所示，连接下部电极39和各连接部83是最理想的。此时，以横跨包括周边区域39a的一部分的下部电极39的内外的方式，实现针对4个连接部83的均等的连接状态。在此，例如如图24B所示，即使在下部电极39的形成位置上例如向箭头方向A产生稍稍的偏移时，也不会发生下部电极39与连接部83的连接不良，而能够实现可靠的连接。
接下来，与第一实施方式同样，通过图5C、图6A、图6B的各工序，在层间绝缘膜43及氢保护膜42上形成导通孔46，之后为了回复由铁电电容器结构30的形成过程中及形成之后的诸多工序，铁电膜40所受到的损坏，从而进行退火处理。
由于该退火处理，Pb从铁电膜40的周边区域脱离，因而该周边区域的Pb浓度降低，随之在铁电膜40的周边区域铁电特性不可避免地劣化。而且，连接部83以其一部分的面积大于下部电极39的方式形成，因此若连接部83的导电材料32如果是一种被氧化就失去导电性的材料，那么就成了难题。在这一点上，在本实施方式中，IrO2为导电性氧化物，TiAlN为具有良好抗氧化性的导电性氮化物，所以能够抑制连接部83的电连接变得劣化。因此，不用担心连接部83的电连接会劣化，就能够实施该退火处理。
然后，与第一实施方式一样地，通过图7A、图7B的各工序完成FeRAM。
此外，也可以取代形成4个连接部83，而如图25所示，在导电膜24的周边区域的相互对置的2个角的位置上形成各连接部83。此时，以比图22A的各连接部83稍大的尺寸形成各连接部83，从而能够提高连接部83与下部电极39之间的连接性。
而且，在本实施方式中举例说明了形成插塞形状的连接部83的情况，但是也可以以横跨包括周边区域39a的一部分的下部电极39的内外的方式形成框状的连接部。
如上所述，根据本实施方式，通过对铁电电容器结构30采用堆叠型电容器结构，从而能够实现具有以下特性的可靠性高的FeRAM：既确保了较大的电容又缩小了电容器的占有面积，并且能够获得与采用平板型电容器结构的情况同等水平以上的铁电膜40的高取向性，而且能够获得良好的铁电特性。
产业中的可利用性
根据本发明，通过对铁电电容器结构30采用堆叠型电容器结构，从而能够实现具有以下特性的可靠性高的FeRAM：既确保了较大的电容又缩小了电容器的占有面积，并且能够实现与采用平板型电容器结构的情况同等水平以上的铁电膜40的高取向性，而且能够获得良好的铁电特性。

Claims (18)

1.一种半导体器件，其特征在于，具有：
半导体衬底；
导电插塞，其形成在所述半导体衬底的上方；
电容器结构，其形成在与所述导电插塞的上方相匹配的部位，并通过下部电极与上部电极夹持具有铁电特性的铁电膜；以及
层间绝缘膜，其形成在所述导电插塞与所述电容器结构之间，而且
在所述层间绝缘膜中除了相当于所述导电插塞与所述下部电极之间的区域以外的部位，所述导电插塞与所述下部电极相电连接，
所述层间绝缘膜的位于所述下部电极侧的表面平坦。
2.根据权利要求1所述的半导体器件，其特征在于，还具有：
导电膜，其以覆盖所述导电插塞上表面的方式形成；
连接部，其在覆盖所述导电膜的所述层间绝缘膜内，形成于包括所述下部电极的周边区域的部位，而且隔着所述导电膜而电连接所述导电插塞和所述下部电极。
3.根据权利要求2所述的半导体器件，其特征在于，所述连接部形成在俯视时位于所述下部电极的所述周边区域内的位置上。
4.根据权利要求3所述的半导体器件，其特征在于，所述连接部由至少包含W或者Cu的导电材料形成。
5.根据权利要求2所述的半导体器件，其特征在于，所述连接部形成在俯视时横跨包括所述下部电极的所述周边区域的所述下部电极的内外的位置上。
6.根据权利要求5所述的半导体器件，其特征在于，所述连接部由至少包含TiAlN或者贵金属的导电材料形成。
7.根据权利要求2所述的半导体器件，其特征在于，所述连接部形成为框状。
8.根据权利要求2所述的半导体器件，其特征在于，所述连接部形成为多个插塞的形状。
9.根据权利要求1所述的半导体器件，其特征在于，所述铁电膜在俯视时相当于所述导电插塞和所述下部电极的连接部的内侧的第一部分的取向性高，而在俯视时相当于所述连接部的上方的第二部分的取向性比所述第一部分的取向性低。
10.根据权利要求9所述的半导体器件，其特征在于，所述铁电膜在俯视时的其中心部分的Pb含量最高，而在俯视时的其最外周部分的Pb含量最低，而且Pb含量以从所述中心部分向所述最外周部分逐渐变低的方式分布。
11.根据权利要求9所述的半导体器件，其特征在于，所述铁电膜在俯视时的其中心部分的氧含量最高，而在俯视时的其最外周部分的氧含量最低，而且氧含量以从所述中心部分向所述最外周部分逐渐变低的方式分布。
12.一种半导体器件的制造方法，包括：
在半导体衬底的上方形成导电插塞的工序；
以覆盖所述导电插塞上表面的方式形成导电膜的工序；
以覆盖所述导电膜的方式形成层间绝缘膜的工序；
以填埋于所述层间绝缘膜内而与所述导电膜相电连接的方式形成由导电材料构成的连接部的工序；
以使下部电极与所述连接部电连接的方式，在与所述导电插塞的上方相匹配的部位形成电容器结构的工序，其中，所述电容器结构是依次沉积所述下部电极、具有铁电特性的铁电膜以及上部电极而成的，而且
在俯视时包括除了相当于所述层间绝缘膜中的所述导电插塞与所述下部电极之间的区域以外的所述下部电极的周边区域的横跨所述下部电极的内外的位置上，形成所述连接部。
13.根据权利要求12所述的半导体器件的制造方法，其特征在于，还包括，在形成了所述层间绝缘膜之后，对所述层间绝缘膜的表面进行平坦化处理的工序。
14.根据权利要求12所述的半导体器件的制造方法，其特征在于，将所述连接部形成在俯视时位于所述下部电极的所述周边区域内的位置上。
15.根据权利要求14所述的半导体器件的制造方法，由至少包含W或者Cu的导电材料形成所述连接部。
16.根据权利要求12所述的半导体器件的制造方法，其特征在于，由至少包含TiAlN或者贵金属的导电材料形成所述连接部。
17.根据权利要求12所述的半导体器件的制造方法，其特征在于，将所述连接部形成为框状。
18.根据权利要求12所述的半导体器件的制造方法，其特征在于，将所述连接部形成为多个插塞的形状。
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