JP2010012069A - 画像表示装置及び遊技機 - Google Patents

Abstract

【課題】複数の表示画像の画像データを効率よく生成することができる画像表示装置及び遊技機を提供すること。
【解決手段】画像表示装置は、画像を表示する第１表示手段（メイン表示器）４１及び第２表示手段（サブ表示器）４２〜４４と、第１表示手段用の画像データ及び第２表示手段用の画像データを１フレームの画像データとして生成するデータ生成手段（ＶＤＰ）４５６と、当該１フレームの画像データをサンプリングするサンプリング手段（スケーラ回路）４５７と、サンプリングされた画像データから、第１表示手段用の画像データと、第２表示手段用の画像データとを分離するデータ分離手段（スイッチ回路）４６０と、分離された第２表示手段用の画像データを第２表示手段に出力するデータ出力手段（出力回路）４６１とを備える。サンプリング手段４５７は、分離された第１表示手段用の画像データを第１表示手段４１に出力する。
【選択図】図３

Description

本発明は、画像を表示する画像表示装置、及び、当該画像表示装置を備える遊技機に関する。

従来、パチンコ機、パチスロ機及びピンボール機等の遊技機が知られている。このうち、パチンコ機は、遊技球が落下しつつ移動する遊技領域を有する遊技盤を備え、当該遊技盤に設けられた入賞口に遊技球が入賞した場合に、所定数の遊技球を払い出すものである。このようなパチンコ機として、遊技中画像を表示する画像表示装置を備えた遊技機が知られている（例えば、特許文献１参照）。
この特許文献１に記載の遊技機（パチンコ遊技機）では、画像表示装置は、遊技盤に対応する寸法を有し、当該遊技盤の背面側に設けられている。そして、使用者は、遊技領域に対応する透光性領域を介して、画像表示装置により表示された画像を観察する。このような構成によれば、寸法の大きな遊技中画像（演出画像）を楽しむことができ、遊技機の興趣を高めることができる。

特開２００８−１１９１０４号公報

しかしながら、このような大きな表示面積を有する画像表示装置は高価であるので、遊技機の製造コストが増大してしまう。このため、小さな表示面積を有する比較的安価な画像表示装置を複数備える構成を提案することができるが、表示画像の画像データを各画像表示装置で個別に生成することは効率が悪いという問題がある。

本発明の目的は、複数の表示画像の画像データを効率よく生成することができる画像表示装置及び遊技機を提供することである。

前記した目的を達成するために、本発明の画像表示装置は、画像を表示する画像表示装置であって、入力される画像データに応じた画像を表示する第１表示手段及び第２表示手段と、前記第１表示手段及び前記第２表示手段にそれぞれ表示させる前記第１表示手段用の画像データ及び前記第２表示手段用の画像データを１フレームの画像データとして生成するデータ生成手段と、前記１フレームの画像データをサンプリングするサンプリング手段と、前記サンプリング手段によりサンプリングされた前記画像データから、前記第１表示手段用の画像データと、前記第２表示手段用の画像データとを分離するデータ分離手段と、分離された前記第２表示手段用の画像データを前記第２表示手段に出力するデータ出力手段とを備え、前記サンプリング手段は、前記データ分離手段により分離された前記第１表示手段用の画像データを、前記第１表示手段に出力することを特徴とする。

本発明によれば、データ生成手段が、第１表示手段用の画像データ及び第２表示手段用の画像データを１フレームの画像データとして生成するので、当該第１表示手段用の画像データ及び第２表示手段用の画像データをそれぞれ別の生成手段により生成する場合に比べ、画像データの生成効率を向上することができる。また、このようにして生成された１フレームの画像データから、第１表示手段用の画像データと、第２表示手段用の画像データとをデータ分離手段が分離するので、当該各画像データを適切に第１表示手段及び第２表示手段にそれぞれ出力して、当該画像データに応じた画像を表示することができる。

本発明では、前記第１表示手段用の画像データを記憶する第１記憶手段と、前記第２表示手段用の画像データを記憶する第２記憶手段とを備え、前記データ分離手段は、分離した前記第１表示手段用の画像データ及び前記第２表示手段用の画像データを、それぞれ前記第１記憶手段及び前記第２記憶手段に記憶させ、前記データ出力手段は、前記第２記憶手段に記憶された前記第２表示手段用の画像データを、前記第２表示手段に出力することが好ましい。

本発明によれば、第１表示手段用の画像データが記憶される第１記憶手段と、第２表示手段用の画像データが記憶される第２記憶手段とが、それぞれ別に構成されているので、当該第１表示手段用の画像データを出力するサンプリング手段と、第２表示手段用の画像データを出力するデータ出力手段とを、それぞれ独立して動作させることができる。従って、それぞれの動作を同期させる必要がないので、画像表示装置の動作制御を簡略化することができる。

本発明では、前記第１記憶手段は、入力される前記画像データの記憶及び読込をそれぞれ順次切り替えて行う２つの記憶部を備え、前記データ分離手段は、前記２つの記憶部のうち、一方の記憶部に前記第１表示手段用の画像データを記憶させる間に、他方の記憶部に記憶された前記第１表示手段用の画像データを読み込んで、前記サンプリング手段に出力することが好ましい。

このような第１記憶手段は、２つの記憶部として、２つのフレームバッファを備えたダブルバッファとして構成されたＶＲＡＭ（Video Random Access Memory）を例示することができる。
本発明によれば、第１記憶手段の一方の記憶部が、第１表示手段用の画像データを記憶している間に、他方の記憶部から画像データを読み出すことができるので、第１表示手段での画像表示に際して、処理遅延が発生することを抑制することができ、表示画像にちらつき等の発生を抑制することができる。

本発明では、前記第２表示手段は、入力される画像信号に応じた画像を表示する表示部と、入力される画像データが展開されるフレームバッファと、前記データ分離手段から入力される画像データを前記フレームバッファに展開して、当該画像データに応じた画像信号を前記表示部に出力する描画回路とを備え、これらがモジュールとして構成されていることが好ましい。

本発明によれば、描画回路は、表示部での画像表示性能に応じて、入力される画像データを処理することができる。例えば、当該表示部の画像更新レートよりも高い頻度で画像データが入力された場合では、描画回路が当該画像データの一部を無視することで、描画回路に処理遅延が生じることを抑えることができる。また、当該表示部の画像更新レートよりも低い頻度で画像データが入力された場合では、描画回路が、各画像データの中間データを生成して出力することにより、当該画像更新レートに応じた画像表示を行うことができる。従って、第１表示手段による画像表示に依存せずに、第２表示手段による画像表示を独立して行うことができる。
更に、第２表示手段は、これら描画回路、フレームバッファ及び表示部を備えたモジュールとして構成されていることにより、データ出力手段との接続、及び、画像表示装置の構成を簡略化することができる。

本発明では、前記データ分離手段は、前記１フレームの画像データの行及び列の少なくともいずれかに基づいて、当該１フレームの画像データから、前記第１表示手段用の画像データ及び前記第２表示手段用の画像データを分離することが好ましい。

本発明によれば、データ生成手段が生成する１フレームの画像データにおいて、第１表示手段用の画像データが含まれる領域、及び、第２表示手段用の画像データが含まれる領域を示す行数及び列数を予め設定することにより、データ分離手段により、適切に第１表示手段用の画像データ及び第２表示手段用の画像データを分離することができる。従って、各画像データに応じた画像を適切に表示することができる。

本発明では、前記データ生成手段は、前記１フレームの画像データの出力期間に略応じてオフ状態となる垂直同期信号と、前記１フレームの画像データを構成する各行データの出力期間に応じてオフ状態となるデータイネーブル信号とを前記データ分離手段に出力し、前記データ分離手段は、前記垂直同期信号がオフ状態である期間に、前記データイネーブル信号がオフ状態からオン状態となった回数を計数する計数部と、前記回数が所定回数に達したか否かを判定する判定部と、前記回数が所定回数に達したと判定された際に、前記第１表示手段用の画像データ及び前記第２表示手段用の画像データの出力先を切り替える出力先切替部とを備えることが好ましい。

このような所定回数としては、第１表示手段用の画像データ及び第２表示手段用の画像データのうち、一方が先に入力され、他方が後に入力される場合では、当該先に入力される画像データの最終行数に応じた値とすることができる。
本発明によれば、データ分離手段の計数部が、データ生成手段から入力されるデータイネーブル信号がオフ状態からオン状態となった回数を計数することで、当該データ分離手段に入力された１フレームの画像データの行数を計数することができる。また、この回数が所定回数に達したか否かを判定部が判定することにより、第１表示手段用の画像データと第２表示手段用の画像データとの区切りを判別することができる。また、当該所定回数に達したと判定された場合に、第１表示手段用の画像データ及び第２表示手段用の画像データの出力先を、出力先切替部が切り替えるので、第１表示手段用の画像データ及び第２表示手段用の画像データのそれぞれを、適切に処理して、第１表示手段及び第２表示手段に出力することができる。従って、各画像データに応じた画像を、確実かつ適切に表示することができる。

本発明では、前記出力先切替部は、前記データイネーブル信号がオン状態からオフ状態に切り替わるまでの間に、前記出力先を切り替えることが好ましい。
本発明によれば、データイネーブル信号がオフ状態となった際にデータ分離手段に入力される画像データの一部が、出力先切替部により切り替えられる出力先に、誤って出力されないことを防ぐことができる。従って、データ分離手段から出力される画像データに欠落が生じることを防ぐことができるので、第１表示手段及び第２表示手段により、適切に画像を表示することができる。

また、本発明の遊技機は、所定の遊技領域を有する遊技機であって、前述の画像表示装置を備えることを特徴とする。
本発明によれば、前述の画像表示装置と同様の効果を奏することができるほか、第１表示手段及び第２表示手段により画像を表示することができるので、遊技機の興趣を高めることができる。

以下、本発明の一実施形態を図面に基づいて説明する。
〔遊技機の全体構成〕
図１は、本実施形態に係る遊技機１を示す斜視図である。
本実施形態に係る遊技機１は、パチンコ機として構成され、ハンドル３５の操作に応じて射出された遊技球が、遊技盤３１の盤面に沿って落下しつつ移動し、当該遊技球が入賞口に入賞した場合には、所定数の遊技球を払い出すものである。この遊技機１は、図１に示すように、枠体２と、当該枠体２に一端が回動自在に支持され、かつ、当該枠体２により背面側が覆われる遊技機本体３と、枠体２内に収納される射出装置（図示省略）、制御装置５及び払出装置６（ともに図２参照）とを備えて構成されている。

〔遊技機本体の構成〕
遊技機本体３は、遊技盤３１、当該遊技盤３１の前面側（遊技者に対向する側）を覆う透明基板３２、上皿３３、下皿３４及びハンドル３５を備えている。
このうち、上皿３３及び下皿３４は、遊技機本体３の前面側における略中央及び下方にそれぞれ設けられ、これら上皿３３及び下皿３４には、払出口３３１，３４１を介して払出装置６（図２参照）により遊技球がそれぞれ払い出される。
ハンドル３５は、遊技機本体３の前面における右側下方に回動自在に設けられている。このハンドル３５が回動されると、当該ハンドル３５の回動角に応じた強さで、射出装置（図示省略）が遊技球を射出する。

〔遊技盤の構成〕
遊技盤３１は、遊技機本体３の前面側上方に設けられており、当該遊技盤３１は、遊技領域３１Ａが形成された基板３１１、パネル３１Ｂ及び画像表示装置４を備えている。
このうち、パネル３１Ｂは、中央に略円形状の開口３１Ｂ１を有する略矩形板状体であり、基板３１１の前面側に配置される。この開口３１Ｂ１の内側に対応する基板３１１の略円形状の領域が、遊技領域３１Ａとして形成され、射出装置により射出された遊技球が、パネル３１Ｂに形成されたレール３１Ｂ２により、遊技領域３１Ａ内に案内される。

このような遊技領域３１Ａには、適所に遊技球の軌道を変更する複数の釘３１２が配設されている。また、遊技領域３１Ａの略中央には、略横長長方形状の開口３１３が形成され、当該開口３１３には、透光性基板３１４が嵌め込まれている。この透光性基板３１４の背面側には、後述する画像表示装置４を構成するメイン表示器４１が配置され、当該メイン表示器４１による表示画像は、透光性基板３１４を介して観察される。更に、開口３１３の左側及び右側には、当該開口３１３より寸法の小さい開口３１５がそれぞれ形成され、当該各開口３１５にも、透光性基板３１６が嵌め込まれている。これら各透光性基板３１６の背面側には、同様に、後述する画像表示装置４を構成するサブ表示器４２，４３が、それぞれ配置されている。

開口３１３の下方略中央には、遊技球が入賞すると、遊技機１全体を制御する制御装置５（図２参照）に抽選処理を実行させる入賞口（スタートチャッカー）３１７が設けられている。また、当該入賞口３１７の下方には、当該抽選処理により大当りとなった場合に開放される入賞口（アタッカー）３１８が設けられている。これら入賞口３１７，３１８の内部には、当該入賞口３１７，３１８への遊技球の入賞を検出する入賞センサ３６（図２参照）が設けられており、これら各入賞センサ３６は、遊技球を検出した際に、所定の制御信号を制御装置５に出力する。更に、遊技領域３１Ａの下端には、入賞口３１７，３１８に入賞しなかった遊技球を回収するアウト口３１９が形成されている。
このような遊技盤３１には、図示しない移動手段により、遊技盤３１の盤面に沿って移動するサブ表示器４４が設けられている。このサブ表示器４４は、前述のサブ表示器４２，４３と同様に、画像表示装置４を構成する。

図２は、遊技機１の構成を示すブロック図である。
制御装置５は、遊技機１全体の動作を制御するものであり、ＣＰＵ（Central Processing Unit）及びメモリ等が実装された回路基板として構成されている。この制御装置５は、図２に示すように、例えば、入賞センサ３６から制御信号が入力されると、払出装置６に制御信号を出力して、当該払出装置６により、所定数の遊技球を上皿３３又は下皿３４に払いださせる。また、入賞口３１７に遊技球が入賞した旨の制御信号が入力された場合には、抽選処理を実行するとともに、抽選時画像（リーチ画像を含む）や大当たり画像を表示させるコマンドを画像表示装置４に出力する。

〔画像表示装置の構成〕
画像表示装置４は、制御装置５から入力されるコマンドに応じた画像を形成及び表示する。この画像表示装置４は、第１表示手段としてのメイン表示器４１と、第２表示手段としてのサブ表示器４２〜４４と、これら各表示器４１〜４４に表示させる画像データを生成して、当該画像データを出力する画像生成手段４５とを備えている。そして、メイン表示器４１と、サブ表示器４２〜４４とは、それぞれ帯域の異なる２種類の伝送路により、画像生成手段４５と接続されている。具体的に、メイン表示器４１と画像生成手段４５とは、ＬＶＤＳ（Low voltage differential signaling）等の広帯域の伝送路により接続され、また、各サブ表示器４２〜４４と、画像生成手段４５とは、ＳＰＩ（Serial Peripheral Interface）或いは光リンク等の配線負荷の小さい狭帯域の伝送路により互いに接続されている。

メイン表示器４１は、ドライバ４１１及びメインパネル４１２を備え、画像生成手段４５から入力される画像データ（メイン画像データ）に応じた画像を形成及び表示する。このうち、ドライバ４１１は、メインパネル４１２を動作させて、当該画像データに応じた画像を表示させる。なお、本実施形態では、メインパネル４１２は、液晶パネルにより構成されているが、有機ＥＬ（electroluminescence）パネル等、他の構成の表示パネルであってもよい。

サブ表示器４２は、描画回路４２１、フレームバッファ４２２及び表示部としてのサブパネル４２３を備えたモジュールとして構成され、画像生成手段４５から入力される画像データに応じた画像を形成及び表示する。
このうち、描画回路４２１は、入力される画像データをフレームバッファ４２２上で処理してサブパネル４２３での１画面分の画像データを生成し、当該画像データに応じた駆動信号をサブパネル４２３に出力することで、サブパネル４２３に画像を表示させる。この際、描画回路４２１は、サブパネル４２３の画像表示性能（例えば、解像度）に応じて、入力された画像データに対してスケーリング等の処理を行う。
サブパネル４２３は、前述のメインパネル４１２と同様に、液晶パネルで構成されているが、他の構成の表示パネルを採用してもよい。
なお、サブ表示器４３，４４は、サブ表示器４２と同様の構成を備えているので、説明を省略する。

図３は、画像生成手段４５の構成を示すブロック図である。
画像生成手段４５は、前述のコマンドに応じた各画像データを生成して、各表示器４１〜４４に分配する。この画像生成手段４５は、図３に示すように、ファームＲＯＭ（Read Only Memory）４５１、ワークＲＡＭ（Random Access Memory）４５２、ＣＰＵ４５３、ＣＧＲＯＭ（Character Generator ROM）４５４、描画用ＶＲＡＭ（Video RAM）４５５、ＶＤＰ（Video Display processor）４５６、スケーラ回路４５７、メイン用ＶＲＡＭ４５８、サブ用ＶＲＡＭ４５９、スイッチ回路４６０及び出力回路４６１を備えている。

ファームＲＯＭ４５１は、ＣＰＵ４５３にて実行されるファームウェア及び各種データを記憶している。
ワークＲＡＭ４５２は、ＣＰＵ４５３の作業メモリであり、ファームＲＯＭ４５１から読み出されたファームウェア及びデータの一部を記憶する。
ＣＰＵ４５３は、制御装置５から入力されるコマンドに応じた処理を行う。例えば、画像を表示させるコマンドが入力された場合には、ＣＰＵ４５３は、当該コマンドに応じた画像を表示させる制御信号をＶＤＰ４５６に出力する。

ＣＧＲＯＭ４５４は、ＶＤＰ４５６により形成される画像データの素材となる部分画像データを記憶している。
描画用ＶＲＡＭ４５５は、ＶＤＰ４５６による画像データ生成に利用されるビデオメモリである。この描画用ＶＲＡＭ４５５は、ＶＤＰ４５６により生成される１フレーム分の画像データ（フレームデータ）をそれぞれ記憶可能な一対のフレームバッファ４５５Ａ，４５５Ｂを備えたダブルバッファで構成され、ＶＤＰ４５６により一方のフレームバッファが描画されている間に、他方のフレームバッファに記憶された画像データが読み出される。このような各フレームバッファは、座標（０，０）〜（１０２３，７６７）に対応するフレームデータを記憶するメモリ領域を備えている。すなわち、各フレームバッファ４５５Ａ，４５５Ｂは、それぞれ横１０２４ピクセル（列）、縦７６８ピクセル（行）を有する画像データを記憶可能なメモリ領域を備えている。

ＶＤＰ４５６は、本発明のデータ生成手段に相当し、ＣＧＲＯＭ４５４に記憶された部分画像データを用いて、描画用ＶＲＡＭ４５５のフレームバッファ４５５Ａ，４５５Ｂ上に、ＣＰＵ４５３から入力される制御信号に応じた画像データを生成して、当該画像データに応じた画像信号をスケーラ回路４５７に出力する。また、ＶＤＰ４５６は、画像データの出力時に、スケーラ回路４５７及びスイッチ回路４６０に、ドットクロック（Dot Clock）信号、データイネーブル信号（ＤＥ（Data Enable）信号）及びＶｓｙｎｃ信号（垂直同期信号）を出力する。

図４は、ＶＤＰ４５６により生成される画像データの一例を示す図である。
このようなＶＤＰ４５６は、図４に示すように、メイン表示器４１用の画像データ（メイン画像データＭ）と、サブ表示器４２〜４４用の画像データ（サブ画像データＳ（Ｓ１〜Ｓ３））とを１フレームの画像データ（フレームデータＦ）として生成する。
具体的に、ＶＤＰ４５６は、描画用ＶＲＡＭ４５５の各フレームバッファにおける（０，０）〜（１０２３，５９９）の範囲に応じたアドレスに、メイン画像データＭを書き込み、（０，６００）〜（１０２３，７６７）の範囲に応じたアドレスに、各サブ画像データＳを書き込む。

この際、ＶＤＰ４５６は、（０，６００）〜（３３９，７６７）の範囲に応じたアドレスに、サブ表示器４２により表示されるサブ画像ＳＰＡの画像データＳ１を書き込み、（３４２，６００）〜（６８１，７６７）の範囲に応じたアドレスに、サブ表示器４３により表示されるサブ画像ＳＰＢの画像データＳ２を書き込み、更に、（６８４，６００）〜（１０２３，７６７）の範囲に対応するアドレスに、サブ表示器４４により表示されるサブ画像ＳＰＣの画像データＳ３を書き込む。なお、ＶＤＰ４５６は、画像データＳ１，Ｓ２の間（（３４０，６００）〜（３４１，７６７）の範囲）、及び、画像データＳ２，Ｓ３の間（６８２，６００）〜（６８３，７６７）の範囲）に、表示される画像データとしては認識されないデータ（例えば、黒画像データ）を書き込んでもよい。なお、これらメイン画像データＭ及び画像データＳ１〜Ｓ３は、それぞれ関連していてもよく、関連していなくてもよい。

図３に戻り、スケーラ回路４５７は、本発明のサンプリング手段に相当し、ＶＤＰ４５６から入力される画像データ（画像信号）をサンプリングして、スイッチ回路４６０に出力する。また、スケーラ回路４５７は、スイッチ回路４６０を介して、メイン用ＶＲＡＭ４５８に記憶された画像データ（メイン画像データＭ）を読み込み、当該画像データをメインパネル４１２に応じた解像度にスケーリングした後、メイン表示器４１に出力する。この際、スケーラ回路４５７は、メイン用ＶＲＡＭ４５８を構成する２つのフレームバッファのうち、サンプリングした画像データを記憶するフレームバッファを指定するライト・バッファ・セレクト信号（以下、「ライト信号」と略し、図３では「write」と示す）と、記憶された画像データを読み込むフレームバッファを指定するリード・バッファ・セレクト信号（以下、「リード信号」と略し、図３では「read」と示す）とを、スイッチ回路４６０及び出力回路４６１に出力する。そして、スケーラ回路４５７は、ＶＤＰ４５６から入力されるＶｓｙｎｃ信号のオン／オフ（ハイ／ロー）状態に応じて、これらライト信号及びリード信号を切り替える。

メイン用ＶＲＡＭ４５８は、本発明の第１記憶手段に相当し、スイッチ回路４６０により分離されたメイン画像データＭを記憶する。このメイン用ＶＲＡＭ４５８は、前述の描画用ＶＲＡＭ４５５と同様に、データの書込及び読出が順次切り替わる記憶部としての一対のフレームバッファ４５８Ａ，４５８Ｂを有するダブルバッファで構成されている。
サブ用ＶＲＡＭ４５９は、本発明の第２記憶手段に相当し、メイン用ＶＲＡＭ４５８と同様に、一対のフレームバッファ４５９Ａ，４５９Ｂを有するダブルバッファで構成されている。これらフレームバッファ４５９Ａ，４５９Ｂは、スイッチ回路４６０で分離された画像データＳ１〜Ｓ３（図４参照）の書込及び読出が順次切り替えられて行われる。

図５は、スイッチ回路４６０の構成を示すブロック図である。
スイッチ回路４６０は、スケーラ回路４５７と、メイン用ＶＲＡＭ４５８及びサブ用ＶＲＡＭ４５９との間に設けられている。このスイッチ回路４６０は、本発明のデータ分離手段に相当し、ＶＤＰ４５６から入力されるドットクロック信号、ＤＥ信号及びＶｓｙｎｃ信号に基づいて、スケーラ回路４５７から入力されるフレームデータＦから、メイン画像データＭとサブ画像データＳとを分離する。そして、スイッチ回路４６０は、当該メイン画像データＭをライト信号に応じたメイン用ＶＲＡＭ４５８のフレームバッファに書き込むとともに、リード信号に応じたメイン用ＶＲＡＭ４５８のフレームバッファからメイン画像データＭを読み込んで、スケーラ回路４５７に出力する。また、スイッチ回路４６０は、スケーラ回路４５７から入力されるライト信号及びリード信号の切替に応じて、サブ用ＶＲＡＭ４５９のフレームバッファを切り替えて、当該フレームバッファに画像データＳ１〜Ｓ３（図４参照）を記憶させる。

このようなスイッチ回路４６０は、図５に示すように、Ｖｓｙｎｃ判定部４６００、行計数部４６０１、列計数部４６０２、行数判定部４６０３、出力先切替部４６０４、領域設定部４６０５、列数判定部４６０６、ＤＥ判定部４６０７、リセット部４６０８及び出力部４６０９を備えている。
Ｖｓｙｎｃ判定部４６００は、ＶＤＰ４５６から入力されるＶｓｙｎｃ信号がオン状態にあるかオフ状態にあるかを判定する。

図６は、ＤＥ信号及びＶｓｙｎｃ信号を示す図である。
行計数部４６０１は、本発明の計数部に相当し、Ｖｓｙｎｃ判定部４６００により、Ｖｓｙｎｃ信号がオフ状態であると判定された後、ＶＤＰ４５６から入力されるＤＥ信号の立ち上がり（図６中矢印で示す）を検出し、当該立ち上がり回数を計数する。このＤＥ信号のオフ期間は、ＶＤＰ４５６による１ライン分の画像データの出力期間に対応しているので、当該ＤＥ信号の立ち上がり回数（オフ状態からオン状態になった回数）を行計数部４６０１が計数することで、フレームデータＦにおいて、入力されたライン数（行数）を計数することができる。

図５に戻り、列計数部４６０２は、ＶＤＰ４５６から入力するドットクロック信号の立ち上がりタイミングを検出し、当該立ち上がり回数を計数する。ドットクロック信号のオフ期間は、１ドット分のデータの出力期間に対応しているので、列計数部４６０２が、当該ドットクロック信号の立ち上がり回数（オフ状態からオン状態になった回数）を計数することにより、フレームデータＦにおける直前に入力された１ドット分のデータの位置（列）を計数することができる。

行数判定部４６０３は、本発明の判定部に相当し、行計数部４６０１により計数されている行数が、メイン画像データＭの最終行に対応する規定行数（本実施形態では、６００行）に達したか否かを判定する。また、行数判定部４６０３は、当該計数されている行数が、フレームデータＦの最終行に対応する最終行数（本実施形態では、７６７行）に達したか否かを判定する。

出力先切替部４６０４は、スケーラ回路４５７から入力されるライト信号及びリード信号に基づいて、メイン用ＶＲＡＭ４５８の各フレームバッファのうち、一方を書込側に設定し、他方を読込側に設定する。
また、出力先切替部４６０４は、行数判定部４６０３により、計数されている行数が前述の規定行数に達したと判定された際に、ＤＥ信号の次の立ち下がり開始までの間（オン状態となってからオフ状態となるまでの期間であり、Ｈブランク期間）に、入力される画像データの出力先（書込先）を、メイン用ＶＲＡＭ４５８からサブ用ＶＲＡＭ４５９に切り替える。
更に、出力先切替部４６０４は、Ｖｓｙｎｃ判定部４６００により、入力されるＶｓｙｎｃ信号がオン状態からオフ状態に切り替わった際に、前述のライト信号及びリード信号に基づいて、描画用ＶＲＡＭ４５８及びサブ用ＶＲＡＭ４５９をそれぞれスワップして、各ＶＲＡＭ４５８，４５９の書込側バッファと読込用バッファとを切り替える。

領域設定部４６０５は、画像データＳ１〜Ｓ３をサブ用ＶＲＡＭ４５９に書き込む際に、フレームデータＦの列に応じて、データの書込領域を設定する。具体的に、領域設定部４６０５は、画像データＳ１〜Ｓ３を書き込む際には、サブ用ＶＲＡＭ４５９のフレームバッファにおけるそれぞれ異なる領域に、当該画像データＳ１〜Ｓ３を書き込むように設定する。なお、領域設定部４６０５は、前述の画像として認識されないデータの入力期間内に、書き込み先の領域を設定する。

列数判定部４６０６は、列計数部４６０２により計数されている列数及び予め設定された規定列数に基づいて、入力される１ドットのデータが、画像データＳ１〜Ｓ３のうちのどの画像データを構成するデータなのかを判定する。具体的に、列数判定部４６０６は、当該列数が「１列」から画像データＳ１における最終列に対応する「３４０列」までの範囲であれば、入力される１ドットのデータが、画像データＳ１のデータであると判定する。また、列数判定部４６０６は、「３４３列」から「６８２列」までの範囲であれば、当該データが画像データＳ２のデータであると判定する。更に、列数判定部４６０６は、「６８５列」から「１０２４列」までの範囲であれば、当該データが画像データＳ３のデータであると判定する。

ＤＥ判定部４６０７は、ＶＤＰ４５６から入力されるＤＥ信号の状態を監視し、当該ＤＥ信号がオフ状態からオン状態となったか否かを判定する。
リセット部４６０８は、ＤＥ判定部４６０７により、ＤＥ信号がオン状態となったと判定された際に、列計数部４６０２により計数されている列数をリセットする。また、リセット部４６０８は、行数判定部４６０３により、計数されている行数が最終行数に達したと判定された際に、当該行数をリセットする。

出力部４６０９は、出力先切替部４６０４により切り替えられた出力先であるＶＲＡＭ（メイン用ＶＲＡＭ４５８又はサブ用ＶＲＡＭ４５９）に、入力されたデータを出力して、当該データを記憶させる。この際、出力先がサブ用ＶＲＡＭ４５９である場合には、出力部４６０９は、領域設定部４６０５により設定されたフレームバッファの領域に、当該データを記憶させる。
また、出力部４６０９は、Ｖｓｙｎｃ判定部４６００により、Ｖｓｙｎｃ信号がオン状態となったと判定された場合に、リード信号を参照して、メイン用ＶＲＡＭ４５８の各フレームバッファのうち、直前まで書込中であったフレームバッファからメイン画像データＭを取得して、当該メイン画像データＭをスケーラ回路４５７に出力する。これにより、メイン画像データＭは、スケーラ回路４５７により処理された後、メイン表示器４１に出力される。

図７は、出力回路４６１の構成を示すブロック図である。
図３に戻り、出力回路４６１は、スケーラ回路４５７及びサブ用ＶＲＡＭ４５９に接続されるほか、各サブ表示器４２〜４４と接続されている。この出力回路４６１は、本発明のデータ出力手段に相当し、サブ用ＶＲＡＭ４５９に記憶されたサブ画像データＳから画像データＳ１〜Ｓ３をそれぞれ抽出して、対応するサブ表示器４２〜４４に出力する。このような出力回路４６１は、図７に示すように、読込先選択部４６１１、取得部４６１２及びデータ出力部４６１３を備えている。

読込先選択部４６１１は、スケーラ回路４５７から入力されるライト信号及びリード信号に基づいて、読込先となるサブ用ＶＲＡＭ４５９のフレームバッファを選択する。すなわち、当該ライト信号に応じて、メイン画像データ及びサブ画像データが書き込まれるメイン用ＶＲＡＭ４５８及びサブ用ＶＲＡＭ４５９のフレームバッファが設定され、また、リード信号に応じて、メイン画像データが読み込まれるメイン用ＶＲＡＭ４５８のフレームバッファが設定されるので、読込先選択部４６１１は、これらライト信号及びリード信号に基づいて、サブ画像データの読込先となるサブ用ＶＲＡＭ４５９のフレームバッファを選択する。これにより、スイッチ回路４６０により直前に書き込まれたサブ画像データを取得することができる。

取得部４６１２は、読込先選択部４６１１により設定された読込先のフレームバッファに記憶された画像データＳ１〜Ｓ３を個別に取得する。
データ出力部４６１３は、取得部４６１２により取得された各画像データＳ１〜Ｓ３を、対応するサブ表示器４２〜４４にそれぞれ出力する。

〔画像表示処理〕
以上のような画像生成手段４５は、制御装置５から入力されるコマンドに応じて、各機能部４５１〜４６１により、以下に示す描画処理ＳＡ、画像データ分離処理ＳＢ、メイン画像出力処理ＳＣ及びサブ画像出力処理ＳＤから構成される画像表示処理を実行し、メイン表示器４１及び各サブ表示器４２〜４４により画像表示を行う。

〔描画処理〕
図８は、描画処理ＳＡを示すフローチャートである。
ＶＤＰ４５６により実行される描画処理ＳＡは、フレームデータＦを生成及び出力する処理であり、制御装置５から入力されるコマンドに応じたＣＰＵ４５３の制御下で、繰り返し実行される。
具体的に、描画処理ＳＡは、図８に示すように、まず、当該ＶＤＰ４５６が、描画用ＶＲＡＭ４５５の一方のフレームバッファ上で、フレームデータＦを描画（生成）する（ステップＳＡ０１）。この後、ＶＤＰ４５６は、描画したデータの出力契機であるか否かを判定し（ステップＳＡ０２）、出力契機でないと判定した場合には、出力契機となるまで待機する。一方、出力契機であると判定した場合には、ＶＤＰ４５６は、描画用ＶＲＡＭ４５５の各フレームバッファ４５５Ａ，４５５Ｂをスワップして、スケーラ回路４５７にフレームデータＦを画像信号として出力する（ステップＳＡ０３）。

〔画像データ分離処理〕
図９は、画像データ分離処理ＳＢを示すフローチャートである。
画像データ分離処理ＳＢは、スケーラ回路４５７及びスイッチ回路４６０により実行され、フレームデータＦからメイン画像データＭ及びサブ画像データＳ（Ｓ１〜Ｓ３）を分離する処理である。
この画像データ分離処理ＳＢでは、図９に示すように、まず、スケーラ回路４５７が、入力されるフレームデータＦをサンプリングして、スイッチ回路４６０に出力する（ステップＳＢ０１）。

次に、スイッチ回路４６０が、入力されたフレームデータＦを処理する。
具体的に、Ｖｓｙｎｃ判定部４６００によりＶｓｙｎｃ信号がオフ状態であると判定されることで出力先切替部４６０４により切り替えられたメイン用ＶＲＡＭ４５８のフレームバッファに、出力部４６０９が、入力されているデータ（メイン画像データＭ）を書き込む（ステップＳＢ０２）。この際、行計数部４６０１が、入力されるＤＥ信号に基づいて、入力されたデータの行数を計数する（ステップＳＢ０３）。

この後、行数判定部４６０３が、計数されている行数が前述の規定行数に達したか否かを判定する（ステップＳＢ０４）。ここで、規定行数に達していないと判定されると、スケーラ回路４５７及びスイッチ回路４６０は、ステップＳＢ０１に戻る。
一方、規定行数に達したと判定されると、出力先切替部４６０４が、データの出力先をメイン用ＶＲＡＭ４５８からサブ用ＶＲＡＭ４５９に切り替え（ステップＳＢ０５）、領域設定部４６０５が、各サブ画像ＳＰＡ〜ＳＰＣの画像データＳ１〜Ｓ３を記憶する領域のうち、入力される画像データに応じた領域を記憶領域として設定する（ステップＳＢ０６）。なお、この段階では、画像データＳ１を記憶する領域が設定される。

次に、出力部４６０９が、入力されたデータを出力して、領域設定部４６０５により設定された記憶領域上に描画する（ステップＳＢ０７）。この際、列計数部４６０２が、ドットクロック信号に基づいて、入力データの列数を計数する（ステップＳＢ０８）。
この後、列数判定部４６０６が、計数されている列数が、入力されているデータにより構成されるサブ画像の最終列に達したか否かを判定する（ステップＳＢ０９）。ここで、達していないと判定された場合には、スイッチ回路４６０は、ステップＳＢ０７に戻る。

一方、達したと判定された場合には、ＤＥ判定部４６０７が、ＤＥ信号がオン状態となったか否かを判定する（ステップＳＢ１０）。
ここで、ＤＥ信号がオン状態でないと判定された場合には、次の画像データ（この時点では画像データＳ２）の入力に備えて、スイッチ回路４６０は、ステップＳＢ０６に戻る。そして、領域設定部４６０５により、他の領域（画像データＳ２を記憶する領域）が入力されるデータを記憶する領域に設定される。

一方、ＤＥ信号がオン状態となったと判定された場合には、１行分の画像データＳ１〜Ｓ３が取得されたと判定して、リセット部４６０８が、計数されている列数をリセットする（ステップＳＢ１１）。
この後、行数判定部４６０３が、計数されている行数が最終行数に達したか否かを判定する（ステップＳＢ１２）。ここで、達していないと判定された場合には、次の行の画像データＳ１〜Ｓ３の入力に備え、スイッチ回路４６０は、ステップＳＢ０６に戻る。これにより、領域設定部４６０５が、入力されるデータを記憶する領域を、画像データＳ１を記憶する領域に設定するので、該当行のデータが、対応する記憶領域に記憶される。

一方、計数されている行数が最終行数に達したと判定された場合には、リセット部４６０８が、当該行数をリセットし、次のフレームデータＦの入力に備える（ステップＳＢ１３）。
そして、Ｖｓｙｎｃ判定部４６００が、Ｖｓｙｎｃ信号がオフ状態からオン状態となったか否かを判定する（ステップＳＢ１４）。ここで、オン状態となっていないと判定された場合には、当該Ｖｓｙｎｃ判定部４６００は、オン状態となるまで待機する。また、オン状態となったと判定されると、出力先切替部４６０４が、メイン用ＶＲＡＭ４５８及びサブ用ＶＲＡＭ４５９の各フレームバッファをスワップする（ステップＳＢ１５）。これにより、書込中であった一方のフレームバッファと、他方のフレームバッファとが切り替わり、次に入力されるフレームデータＦに含まれるメイン画像データＭ及び画像データＳ１〜Ｓ３は、当該他方のフレームバッファにそれぞれ書き込まれる。
以上説明した画像データ分離処理ＳＢは、繰り返し実行される。

〔メイン画像出力処理〕
図１０は、メイン画像出力処理ＳＣを示すフローチャートである。
メイン画像出力処理ＳＣは、スケーラ回路４５７及びスイッチ回路４６０により実行され、メイン用ＶＲＡＭ４５８のフレームバッファ４５８Ａ，４５８Ｂに記憶されたメイン画像データＭを取得して、メイン表示器４１に出力する処理である。
具体的に、メイン画像出力処理ＳＣでは、図１０に示すように、まず、スイッチ回路４６０のＶｓｙｎｃ判定部４６００が、入力されるＶｓｙｎｃ信号がオフ状態からオン状態に切り替わったか否かを判定する（ステップＳＣ０１）。ここで、オン状態に切り替わっていないと判定した場合には、Ｖｓｙｎｃ判定部４６００は、オン状態に切り替わるまで待機する。

一方、オン状態に切り替わったと判定された場合には、出力先切替部４６０４が、前述のライト信号及びリード信号に基づいて、メイン画像データＭの読込先となるメイン用ＶＲＡＭ４５８のフレームバッファを選択する（ステップＳＣ０２）。このステップＳＣ０２にて選択されるフレームバッファは、前述の画像データ分離処理ＳＢにて、データが書き込まれていたフレームバッファである。
この後、出力部４６０９が、選択されたフレームバッファから、既に書き込まれたメイン画像データＭを取得して、スケーラ回路４５７に出力する（ステップＳＣ０３）。

そして、スケーラ回路４５７が、入力されたメイン画像データＭに対して、メイン表示器４１のメインパネル４１２に応じたサイズにスケーリングするなどの加工処理を行い（ステップＳＣ０４）、当該メイン画像データＭをメイン表示器４１に出力する（ステップＳＣ０５）。これにより、メイン表示器４１は、入力されたメイン画像データＭに応じたメイン画像（図４参照）を、メインパネル４１２にて形成及び表示する。
このようなメイン画像出力処理ＳＣは、画像データ分離処理ＳＢとともに、繰り返し実行される。

〔サブ画像出力処理〕
図１１は、サブ画像出力処理ＳＤを示すフローチャートである。
サブ画像出力処理ＳＤは、出力回路４６１により実行され、サブ用ＶＲＡＭ４５９に記憶された各画像データＳ１〜Ｓ３を順次取得して、対応する各サブ表示器４２〜４４に出力する処理である。
具体的に、サブ画像出力処理ＳＤは、図１１に示すように、まず、出力回路４６１の読込先選択部４６１１が、スケーラ回路４５７から入力されるライト信号及びリード信号に基づいて、サブ用ＶＲＡＭ４５９の各フレームバッファのうち、現在描画中（書込中）でないフレームバッファ、すなわち、直前まで書込中であったフレームバッファを読込先として選択する（ステップＳＤ０１）。

この後、取得部４６１２が、選択されたフレームバッファから各画像データＳ１〜Ｓ３を取得する（ステップＳＤ０２）。
そして、データ出力部４６１３が、取得された各画像データＳ１〜Ｓ３をエンコードし（ステップＳＤ０３）、エンコードされた各画像データＳ１〜Ｓ３を、対応する各サブ表示器４２〜４４に出力する（ステップＳＤ０４）。これにより、各サブ表示器４２〜４４は、入力された画像データＳ１〜Ｓ３に応じたサブ画像ＳＰＡ〜ＳＰＣを表示する。なお、データ出力部４６１３による画像データの出力レートより、各サブ表示器４２〜４４のフレームレートの方が高い場合には、当該各サブ表示器４２〜４４の描画回路４２１が、中間の画像データを生成して補完する。また、フレームレートの方が低い場合には、描画回路４２１は、入力した画像データの一部を無視する。
このようなサブ画像出力処理ＳＤは、スケーラ回路４５７の動作に連動して、繰り返し実行される。

以上説明した本実施形態の遊技機１によれば、以下の効果を奏することができる。
（１）画像生成手段４５のＶＤＰ４５６が、メイン画像データＭと、画像データＳ１〜Ｓ３を含むサブ画像データＳとを含むフレームデータＦを生成する。これによれば、メイン画像データＭを生成するＶＤＰと、サブ画像データＳを生成するＶＤＰとをそれぞれ個別に設ける必要がないので、画像表示装置４、ひいては、遊技機１の構成を簡略化することができるほか、画像データの生成効率を向上することができる。

また、スイッチ回路４６０により、当該フレームデータＦから、メイン画像データＭとサブ画像データＳ（Ｓ１〜Ｓ３）とが分離される。そして、メイン画像データＭは、メイン用ＶＲＡＭ４５８に記憶された後、スイッチ回路４６０及びスケーラ回路４５７を介してメイン表示器４１に出力され、画像データＳ１〜Ｓ３は、サブ用ＶＲＡＭ４５９に記憶された後、出力回路４６１を介して、各サブ表示器４２〜４４に出力される。これによれば、各画像データＭ，Ｓ１〜Ｓ３がメイン表示器４１及びサブ表示器４２〜４４に適切に出力されるので、当該各表示器４１〜４４により、各画像データＭ，Ｓ１〜Ｓ３に応じた画像を適切に表示することができる。
更に、複数の表示器４１〜４４により画像が表示されるので、遊技機１の興趣を高めることができる。

（２）画像表示装置４は、スケーラ回路４５７によりサンプリングされたメイン画像データＭ及びサブ画像データＳ（Ｓ１〜Ｓ３）が記憶されるメイン用ＶＲＡＭ４５８及びサブ用ＶＲＡＭ４５９を備えている。すなわち、当該メイン画像データＭ及びサブ画像データＳ（Ｓ１〜Ｓ３）を記憶するＶＲＡＭが、それぞれ独立して設けられている。これによれば、スケーラ回路４５７によるメイン画像データＭの出力と、出力回路４６１による各画像データＳ１〜Ｓ３の出力とを、それぞれ独立して行うことができる。従って、これら画像データの出力動作を同期させる必要がないので、画像表示装置４の表示制御を簡略化することができる。

（３）メイン用ＶＲＡＭ４５８は、それぞれ一対のフレームバッファ４５８Ａ，４５８Ｂを備えたダブルバッファで構成されているので、一方のフレームバッファがメイン画像データＭを記憶している間に、他方のフレームバッファからメイン画像データＭを読み出すことができる。これによれば、フレームデータＦを処理している間に、メイン画像データＭを滞りなく出力することができる。従って、メイン表示器４１へのメイン画像データＭの出力に際して、遅延が発生することを抑制することができ、メイン表示器４１での画像表示に際して、ちらつき等の発生を抑制することができる。

（４）各サブ表示器４２〜４４は、それぞれ、描画回路４２１、フレームバッファ４２２及びサブパネル４２３を備えているので、当該描画回路４２１は、サブパネル４２３での画像表示性能（特に、フレームレート）に応じて、入力される画像データＳ１〜Ｓ３を処理することができる。従って、メイン表示器４１による画像表示から独立して、サブ表示器４２〜４４による画像表示を行うことができる。
また、サブ表示器４２〜４４は、これら描画回路４２１、フレームバッファ４２２及びサブパネル４２３を備えたモジュールとして構成されていることにより、サブ表示器４２〜４４の構成を簡略化することができる。また、これにより、これらサブ表示器４２〜４４と画像生成手段４５とを接続する配線を簡略化することができ、移動手段（図示省略）によるサブ表示器４４の移動が可能となる。

（５）スイッチ回路４６０は、ＶＤＰ４５６から入力されるＤＥ信号及びドットクロック信号と、予め設定された規定行数及び規定列数とに基づいて、入力される１ドット分のデータが、メイン画像データＭであるのか、サブ画像データＳであるのか、更には、画像データＳ１〜Ｓ３のうちのどの画像データを構成するのかを判断する。これによれば、入力されるフレームデータＦから、メイン画像データＭ、及び、画像データＳ１〜Ｓ３を、それぞれ適切に取得することができる。従って、各画像データＭ，Ｓ１〜Ｓ３に応じた画像を適切に表示することができる。

（６）スイッチ回路４６０の行計数部４６０１が、Ｖｓｙｎｃ信号がオフ状態であるときのＤＥ信号の立ち上がり回数を計数することで、入力されたフレームデータＦの行数を計数することができる。そして、行数判定部４６０３が、当該行数が規定行数に達したか否かを判定することにより、メイン画像データＭとサブ画像データＳとの区切りを判別することができる。この際、当該行数が規定行数に達したと判定された場合には、出力先切替部４６０４が、入力される画像データＳ１〜Ｓ３の出力先を、メイン用ＶＲＡＭ４５８からサブ用ＶＲＡＭ４５９に切り替えるので、メイン画像データＭをメイン用ＶＲＡＭ４５８に、画像データＳ１〜Ｓ３をサブ用ＶＲＡＭ４５９に、適切に出力することができる。従って、各画像データＭ，Ｓ１〜Ｓ３に応じた画像を、より確実かつ適切に表示することができる。

（７）出力先切替部４６０４は、ＤＥ信号がオン状態となってからオフ状態に切り替わるまでの期間（Ｈブランク期間）に、入力される画像データの出力先を、メイン用ＶＲＡＭ４５８及びサブ用ＶＲＡＭ４５９間で切り替える。これによれば、メイン画像データＭ及び画像データＳ１〜Ｓ３が欠けることなく、出力部４６０９により、各画像データＭ，Ｓ１〜Ｓ３をメイン用ＶＲＡＭ４５８及びサブ用ＶＲＡＭ４５９に適切に出力することができる。従って、メイン表示器４１及びサブ表示器４２〜４４により、画像を誤り無く表示することができる。

〔実施形態の変形〕
本発明は前述の実施形態に限定されるものではなく、本発明の目的を達成できる範囲での変形、改良等は本発明に含まれるものである。
前記実施形態では、画像表示装置４は、複数のサブ表示器４２〜４４を備えているとしたが、本発明はこれに限らず、サブ表示器は１つであってもよい。このような場合、出力回路４６１及びサブ用ＶＲＡＭ４５９を設けずに、スイッチ回路４６０が、本発明のデータ分離手段及びデータ出力手段として機能し、分離したサブ画像データをサブ表示器に、直接出力するようにしてもよい。

前記実施形態では、メイン用ＶＲＡＭ４５８及びサブ用ＶＲＡＭ４５９は、それぞれ一対のフレームバッファ４５８Ａ，４５８Ｂ，４５９Ａ，４５９Ｂを備えるダブルバッファにより構成したが、本発明はこれに限らず、それぞれ１つのフレームバッファを備える構成としてもよい。

前記実施形態では、サブ表示器４２〜４４は、それぞれ描画回路４２１、フレームバッファ４２２及びサブパネル４２３を備えたモジュールとして構成したが、本発明はこれに限らない。すなわち、本発明の画像表示装置は、メイン表示器４１と同等の表示器を、第２表示手段として備えていてもよい。

前記実施形態では、データ生成手段としてのＶＤＰ４５６が、フレームデータＦの出力に際して、メイン画像データＭを先に出力し、サブ画像データＳを後に出力するとしたが、本発明はこれに限らない。すなわち、サブ画像データを先に出力し、メイン画像データを後に出力するようにしてもよい。この際、出力先切替部４６０４が、入力される画像データの種別に応じて、出力先となるメイン用ＶＲＡＭ４５８とサブ用ＶＲＡＭ４５９とを切り替えればよい。

前記実施形態では、サブ画像データＳには、複数のサブ表示器４２〜４４に対応する複数のサブ画像の画像データが含まれるとしたが、本発明はこれに限らない。すなわち、サブ画像データＳが、１つのサブ表示器にて表示される１フレーム分の画像データであってもよい。この場合、フレームデータＦの列数による画像データの区別を必要としないので、画像生成手段４５の処理が簡略となる。

前記実施形態では、スイッチ回路４６０は、入力されるフレームデータＦの行数により、メイン画像データＭとサブ画像データＳとを区別したが、本発明はこれに限らない。すなわち、当該フレームデータＦの入力行数及び入力列数を判断して、メイン画像データ及びサブ画像データを区別するようにしてもよい。

前記実施形態では、スイッチ回路４６０が、サブ画像データＳから画像データＳ１〜Ｓ３を分離して、サブ用ＶＲＡＭ４５９に記憶させるとしたが、本発明はこれに限らない。例えば、データ分離手段としてのスイッチ回路が、各画像データを含むサブ画像データをサブ用ＶＲＡＭ４５９に記憶させ、データ出力手段としての出力回路が、当該サブ画像データから各画像データをそれぞれ取得して、サブ表示器４２〜４４に出力するように構成してもよい。

前記実施形態では、画像表示装置４は、遊技機１に設けられるとしたが、本発明はこれに限らない。すなわち、画像表示装置４を単体で使用する構成としてもよく、自動車のコンソールパネルとして用いてもよい。

本発明は、遊技機及び自動車等の画像表示装置として好適に利用することができる。

本発明の一実施形態に係る遊技機を示す斜視図。 前記実施形態における遊技機の構成を示すブロック図。 前記実施形態における画像生成手段の構成を示すブロック図。 前記実施形態におけるＶＤＰにより生成される画像データの一例を示す図。 前記実施形態におけるスイッチ回路の構成を示すブロック図。 前記実施形態におけるＤＥ信号及びＶｓｙｎｃ信号を示す図。 前記実施形態における出力回路の構成を示すブロック図。 前記実施形態における描画処理を示すフローチャート。 前記実施形態における画像データ分離処理を示すフローチャート。 前記実施形態におけるメイン画像出力処理を示すフローチャート。 前記実施形態におけるサブ画像出力処理を示すフローチャート。

符号の説明

１…遊技機、４…画像表示装置、４１…メイン表示器（第１表示手段）、４２〜４４…サブ表示器（第２表示手段）、４２１…描画回路、４２２…フレームバッファ、４２３…サブパネル（表示部）、４５６…ＶＤＰ（データ生成手段）、４５７…スケーラ回路（サンプリング手段）、４５８…メイン用ＶＲＡＭ（第１記憶手段）、４５９…サブ用ＶＲＡＭ（第２記憶手段）、４６０…スイッチ回路（データ分離手段）、４６１…出力回路（データ出力手段）、４５８Ａ，４５８Ｂ…フレームバッファ（記憶部）、４６０１…行計数部（計数部）、４６０３…行数判定部（判定部）、４６０４…出力先切替部。

Claims (8)

1. 画像を表示する画像表示装置であって、
   入力される画像データに応じた画像を表示する第１表示手段及び第２表示手段と、
   前記第１表示手段及び前記第２表示手段にそれぞれ表示させる前記第１表示手段用の画像データ及び前記第２表示手段用の画像データを１フレームの画像データとして生成するデータ生成手段と、
   前記１フレームの画像データをサンプリングするサンプリング手段と、
   前記サンプリング手段によりサンプリングされた前記画像データから、前記第１表示手段用の画像データと、前記第２表示手段用の画像データとを分離するデータ分離手段と、
   分離された前記第２表示手段用の画像データを前記第２表示手段に出力するデータ出力手段とを備え、
   前記サンプリング手段は、前記データ分離手段により分離された前記第１表示手段用の画像データを、前記第１表示手段に出力することを特徴とする画像表示装置。
2. 請求項１に記載の画像表示装置において、
   前記第１表示手段用の画像データを記憶する第１記憶手段と、
   前記第２表示手段用の画像データを記憶する第２記憶手段とを備え、
   前記データ分離手段は、分離した前記第１表示手段用の画像データ及び前記第２表示手段用の画像データを、それぞれ前記第１記憶手段及び前記第２記憶手段に記憶させ、
   前記データ出力手段は、前記第２記憶手段に記憶された前記第２表示手段用の画像データを、前記第２表示手段に出力することを特徴とする画像表示装置。
3. 請求項２に記載の画像表示装置において、
   前記第１記憶手段は、入力される前記画像データの記憶及び読込をそれぞれ順次切り替えて行う２つの記憶部を備え、
   前記データ分離手段は、前記２つの記憶部のうち、一方の記憶部に前記第１表示手段用の画像データを記憶させる間に、他方の記憶部に記憶された前記第１表示手段用の画像データを読み込んで、前記サンプリング手段に出力することを特徴とする画像表示装置。
4. 請求項１から請求項３のいずれかに記載の画像表示装置において、
   前記第２表示手段は、
   入力される画像信号に応じた画像を表示する表示部と、
   入力される画像データが展開されるフレームバッファと、
   前記データ分離手段から入力される画像データを前記フレームバッファに展開して、当該画像データに応じた画像信号を前記表示部に出力する描画回路とを備え、これらがモジュールとして構成されていることを特徴とする画像表示装置。
5. 請求項１から請求項４のいずれかに記載の画像表示装置において、
   前記データ分離手段は、
   前記１フレームの画像データの行及び列の少なくともいずれかに基づいて、当該１フレームの画像データから、前記第１表示手段用の画像データ及び前記第２表示手段用の画像データを分離することを特徴とする画像表示装置。
6. 請求項５に記載の画像表示装置において、
   前記データ生成手段は、前記１フレームの画像データの出力期間に略応じてオフ状態となる垂直同期信号と、前記１フレームの画像データを構成する各行データの出力期間に応じてオフ状態となるデータイネーブル信号とを前記データ分離手段に出力し、
   前記データ分離手段は、
   前記垂直同期信号がオフ状態である期間に、前記データイネーブル信号がオフ状態からオン状態となった回数を計数する計数部と、
   前記回数が所定回数に達したか否かを判定する判定部と、
   前記回数が所定回数に達したと判定された際に、前記第１表示手段用の画像データ及び前記第２表示手段用の画像データの出力先を切り替える出力先切替部とを備えることを特徴とする画像表示装置。
7. 請求項６に記載の画像表示装置において、
   前記出力先切替部は、
   前記データイネーブル信号がオン状態からオフ状態に切り替わるまでの間に、前記出力先を切り替えることを特徴とする画像表示装置。
8. 所定の遊技領域を有する遊技機であって、
   請求項１から請求項７のいずれかに記載の画像表示装置を備えることを特徴とする遊技機。

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