JP2010010371A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】ＳＴＩの圧縮応力を減少し、チャネル方向とチャネル幅方向の応力を印加することにより、駆動能力を増大したＣＭＯＳ半導体装置とその製造方法を提供する。
【解決手段】半導体装置は、ＮＭＯＳＦＥＴ用活性領域ＡＲ１、ＰＭＯＳＦＥＴ用活性領域ＡＲ２を画定する素子分離溝ＳＴと、素子分離溝の下部のみを埋め、その上に凹部を画定する酸化シリコン膜ＯＸと、ＮＭＯＳＦＥＴ領域ＡＲ１に形成されたＮＭＯＳＦＥＴと、ＰＭＯＳＦＥＴ領域ＡＲ２に形成されたＰＭＯＳＦＥＴと、ＮＭＯＳＦＥＴ構造を覆い、ＮＭＯＳＦＥＴ用活性領域ＡＲ１の周囲における凹部上及びＰＭＯＳＦＥＴ用活性領域ＡＲ２のゲート幅方向外側における凹部上に延在して形成された引張応力膜ＴＳＦと、ＰＭＯＳＦＥＴ構造を覆い、ＰＭＯＳＦＥＴ用活性領域ＡＲ２のチャネル長方向外側における凹部上に延在して形成された圧縮応力膜ＣＳＦとを有する。
【選択図】図１

Description

本発明は、半導体装置とその製造方法に関し、特に半導体基板上に応力絶縁膜を有する半導体装置とその製造方法に関する。
半導体集積回路装置は、その構成要素であるＭＯＳＦＥＴをスケーリング則に従って微細化してきた。微細化されたＭＯＳＦＥＴはその動作速度を向上する。微細化とともに、集積度も増大できる。半導体中の電荷キャリアの移動度は、応力の影響も受けることが知られている。
特開２００３−８６７０８号は、（００１）Ｓｉ面上に形成したチャネル方向＜１１０＞のＭＯＳＦＥＴにおいて、ＮＭＯＳのドレイン電流は、チャネル方向、および直交方向の引張応力と共に増大し、ＰＭＯＳのドレイン電流は、チャネルに直交する方向の引張応力と共に増大し、チャネルに平行な方向の引張応力と共に減少したと報告する。チャネル長方向の応力の効果は、チャネルに直交する方向の応力の効果より大きい。
特開２００６−１３３２２号は、ＮＭＯＳＦＥＴ、ＰＭＯＳＦＥＴにおける、ゲート長（チャネル長）方向、ゲート幅（チャネル幅）方向、深さ方向の応力とドレイン電流との関係を記載する。ＮＭＯＳＦＥＴの駆動能力は、ゲート長方向の引張応力、ゲート幅方向の引張応力で向上する。ＰＭＯＳＦＥＴの駆動能力は、ゲート長方向の圧縮応力、ゲート幅方向の引張応力で向上する。チャネル長方向に関しては、ＮＭＯＳＦＥＴは引張応力によって、ＰＭＯＳＦＥＴは圧縮応力によって駆動能力が増加し、チャネル幅（ゲート幅）方向に関しては、ＮＭＯＳＦＥＴもＰＭＯＳＦＥＴも引張応力によって駆動力が向上することになる。
ＭＯＳＦＥＴ間の素子分離は、シャロートレンチアイソレーション（ＳＴＩ）構造により行われるようになった。素子間に分離用の溝を設け、溝内に絶縁膜を埋め込む。酸化シリコン膜の埋込特性がよいため、埋込材料として酸化シリコンが使用されている。酸化シリコン膜の真性応力は圧縮応力であり、熱処理を行なうにつれて、その圧縮応力は高くなる。ＳＴＩの圧縮応力によって、シリコン結晶は圧縮歪を生じる。
ＳＴＩの圧縮応力は、ＰＭＯＳＦＥＴのチャネル長方向に関しては、駆動力を向上するが、ＰＭＯＳＦＥＴのチャネル幅方向、ＮＭＯＳＦＥＴのチャネル長方向、チャネル幅方向に関して駆動力を低下させる要素となる。
半導体装置の製造工程においては、通常ＭＯＳトランジスタ構造を形成し、層間絶縁膜で覆った後、層間絶縁膜を貫通してＭＯＳトランジスタの電極領域を露出するコンタクト孔形成工程を含む。コンタクト孔を制御性よく形成するため、層間絶縁膜はエッチングストッパ膜とその上の絶縁膜で形成される。エッチングストッパ膜としては、主に引張応力を示す窒化シリコン膜が用いられる。圧縮応力を有する窒化シリコン膜も知られている。
特開２００３−８６７０８号は、ＮＭＯＳＦＥＴは引張応力を有する膜で覆い、ＰＭＯＳＦＥＴは、圧縮応力を有する膜で覆うことを提案する。ＮＭＯＳＦＥＴ領域には引張応力を付与し、ＰＭＯＳＦＥＴ領域には圧縮応力を付与することにより、ＣＭＯＳＦＥＴの特性は向上する。
特開２００６−１３３２２号は、ＮＭＯＳＦＥＴは引張応力膜で覆い、ＰＭＯＳＦＥＴは圧縮応力膜で覆い、ＰＭＯＳＦＥＴのゲート幅方向で活性領域外の圧縮応力を解放することを提案する。ＰＭＯＳＦＥＴのゲート幅方向の圧縮応力を減少させることにより、駆動力の低下を抑制できる。
特開２００８−６６４８４号は、ＮＭＯＳＦＥＴは引張応力膜で覆い、ＰＭＯＳＦＥＴは圧縮応力膜で覆うと共に、その境界を、ゲート幅方向に関して、ＮＭＯＳＦＥＴよりＰＭＯＳＦＥＴに近づけることを提案する。境界をＰＭＯＳＦＥＴに近づけることにより、駆動力が向上する。
特開２００３−８６７０８号公報 特開２００６−１３３２２号公報 特開２００８−６６４８４号公報 トランジスタの微細化と共に、トランジスタの寸法（長さ、幅）も狭くなる。トランジスタの長さ、幅が小さいほど、ＳＴＩの圧縮応力によってチャネル領域の受けるチャネル長方向、チャネル幅方向の圧縮歪は大きくなる。従って、微細化が進むにつれて、トランジスタの駆動力低下の問題は重要な問題になる。
６５ｎｍルール以降のテクノロジー世代では、性能向上のために、ＮＭＯＳＦＥＴは引張応力窒化シリコン膜で覆い、ＰＭＯＳＦＥＴは圧縮応力窒化シリコン膜で覆う構造が用いられている。通常、ＮＭＯＳＦＥＴ領域上に引張応力窒化シリコン膜を堆積し、ＰＭＯＳＦＥＴ領域上から引張応力窒化シリコン膜を削除し、圧縮応力窒化シリコン膜を堆積する。ＮＭＯＳＦＥＴ領域上から圧縮応力窒化シリコン膜を削除し、引張応力窒化シリコン膜のみを残す。
ＰＭＯＳＦＥＴは、駆動能力を向上する応力が、チャネル長方向とチャネル幅方向とで異なる。チャネル長方向に関して駆動能力を向上する圧縮応力膜をＰＭＯＳＦＥＴを覆って堆積すると、チャネル幅方向に関しては駆動能力低下の原因となる。
本発明の目的は、チャネル方向の応力と共に、チャネル幅方向の応力も利用して、性能を向上させた半導体装置とその製造方法を提供することである。
本発明の他の目的は、ＳＴＩの一部をより好適な応力膜で置き換えて、チャネル方向の応力と共に、チャネル幅方向の応力を効率的に印加することにより、駆動能力を増大することのできる半導体装置とその製造方法を提供することである。
本発明の１観点によれば、
半導体基板と、
前記半導体基板表面部に形成され、ＮＭＯＳＦＥＴ用活性領域、ＰＭＯＳＦＥＴ用活性領域を画定する素子分離溝と、
前記素子分離溝の下部のみを埋め、その上に凹部を画定する酸化シリコン膜と、
前記ＮＭＯＳＦＥＴ用活性領域に形成され、絶縁ゲート電極構造、ｎ型ソース／ドレイン領域を有するＮＭＯＳＦＥＴ構造と、
前記ＰＭＯＳＦＥＴ用活性領域に形成され、絶縁ゲート電極構造、ｐ型ソース／ドレイン領域を有するＰＭＯＳＦＥＴ構造と、
前記ＮＭＯＳＦＥＴ構造を覆い、前記ＮＭＯＳＦＥＴ用活性領域周囲の前記凹部上及び前記ＰＭＯＳＦＥＴ用活性領域のゲート幅方向外側における前記凹部上に延在して形成された引張応力膜と、
前記ＰＭＯＳＦＥＴ構造を覆い、前記ＰＭＯＳＦＥＴ用活性領域のチャネル長方向外側における前記凹部上に延在して形成された圧縮応力膜と、
を有する半導体装置
が提供される。
本発明の他の観点によれば、
（ａ）半導体基板表面部に、ＮＭＯＳＦＥＴ用活性領域、ＰＭＯＳＦＥＴ用活性領域を画定する素子分離溝を形成する工程と；
（ｂ）前記素子分離溝に圧縮応力を有する酸化シリコン膜を埋め込む工程と、
（ｃ）ＮＭＯＳＦＥＴ用活性領域に絶縁ゲート電極構造、ｎ型ソース／ドレイン領域を有するＮＭＯＳＦＥＴ構造、前記ＰＭＯＳＦＥＴ用活性領域に絶縁ゲート電極構造、ｐ型ソース／ドレイン領域を有するＰＭＯＳＦＥＴ構造を形成する工程と；
（ｄ）前記素子分離溝に埋め込まれた酸化シリコン膜の上部を除去し、凹部を形成する工程と、
（ｅ）前記ＮＭＯＳＦＥＴ用活性領域を覆い、前記ＮＭＯＳＦＥＴ用活性領域周囲の前記凹部上及び前記ＰＭＯＳＦＥＴ用活性領域のチャネル幅方向外側における前記凹部上に延在する引張応力絶縁膜を形成する工程と、
（ｆ）前記ＰＭＯＳＦＥＴ用活性領域を覆い、前記ＰＭＯＳＦＥＴ用活性領域のチャネル長方向外側における前記凹部上に延在する圧縮応力絶縁膜を形成する工程と、
を含む半導体装置の製造方法
が提供される。
ＳＴＩの酸化シリコン膜の上部が除去されているため、ＳＴＩが発生する圧縮応力は減少する。ＳＴＩが除去された凹部に応力膜が形成され、好適な応力を発生する。素子分離溝下部には酸化シリコン膜が残されるので、その後の応力膜埋込は容易になる。
ＮＭＯＳＦＥＴを覆う引張応力絶縁膜をＮＭＯＳＦＥＴ用活性領域周囲の凹部に延在させると共に、ＰＭＯＳＦＥＴ用活性領域のチャネル幅方向外側の凹部にも延在させることにより、ＰＭＯＳＦＥＴのチャネル幅方向に引張応力を印加できるようになる。
以下、図面を参照して、本発明の実施例によるＣＭＯＳ（相補型ＭＯＳ）半導体装置を説明する。
図１Ａは、ＣＭＯＳ（相補型ＭＯＳ）半導体装置の平面レイアウトを概略的に示す平面図である。図１Ａに示すように、活性領域ＡＲ１，ＡＲ２を画定するように、シリコン基板表層部を選択的にエッチングして素子分離溝を形成し、絶縁膜を堆積して素子分離溝を埋め込んだシャロートレンチ型の素子分離領域が形成される。活性領域ＡＲ１、ＡＲ２の図中面内縦方向中間位置を横方向に横断するように絶縁ゲート電極構造ＧＳが形成される。
活性領域ＡＲ１，ＡＲ２の縦方向がソース・ドレイン間をキャリアが移動するゲート長方向Ｌｇないし長さ方向Ｌ、横方向がキャリアが移動する断面積を画定するゲート幅方向Ｗｇないし幅方向Ｗとなる。後述するように、活性領域ＡＲ１にはＮＭＯＳＦＥＴ構造が形成され、活性領域ＡＲ２にはＰＭＯＳＦＥＴ構造が形成される。
素子分離領域は、当初シリコン基板をエッチングした素子分離溝を埋め込み特性のよい酸化シリコン膜で埋め込んで形成される。ＮＭＯＳＦＥＴ構造、ＰＭＯＳＦＥＴ構造形成後、表面から埋め込み酸化シリコン膜をエッチバックして凹部を形成し、下部に酸化シリコン膜を残す。素子分離領域上部の酸化シリコン膜を除去することにより、酸化シリコン膜の与える圧縮応力が低減する。酸化シリコン膜上に残る凹部は深さが浅くなるので、成膜条件が緩和される。この状態において、凹部が活性領域を画定する。
ＮＭＯＳＦＥＴ構造を覆い、かつ周囲の凹部に延在するように引張応力膜ＴＳＦである窒化シリコン膜が形成される。素子分離領域の圧縮応力を有する酸化シリコン膜上部を置換して、高い引張応力を有する窒化シリコン膜が形成されるので、窒化シリコン膜からチャネル領域に効率的に引張応力が印加される。引張応力膜ＴＳＦが、ＮＭＯＳＦＥＴ構造に対し、チャネル長方向およびチャネル幅方向の引張応力を印加し、チャネル領域の電子の移動度を向上する。
ＰＭＯＳＦＥＴ構造と図中上下のチャネル長方向外側の凹部上から引張応力膜ＴＳＦを除去する。露出されたＰＭＯＳＦＥＴ構造を覆い、そのチャネル長方向外側の凹部に延在するように圧縮応力膜ＣＳＦである窒化シリコン膜が形成され、引張応力膜上からは除去される。酸化シリコン膜上部を置換して、高い圧縮応力を有する窒化シリコン膜が形成されるので、窒化シリコン膜からチャネル領域に効率的にチャネル長方向の圧縮応力が印加される。圧縮応力膜ＣＳＦはＰＭＯＳＦＥＴ構造に対し、チャネル長方向の圧縮応力を印加し、チャネル領域の正孔の移動度を向上する。ＰＭＯＳＦＥＴ構造のチャネル幅方向外側の凹部には、引張り応力膜ＴＳＦが埋め込まれている。従って、ＰＭＯＳＦＥＴ構造にはチャネル幅方向の引張応力も印加され、正孔の移動度が更に向上する。
図１Ｂは図１Ａ中横方向のＩＢ−ＩＢ線に沿って、活性領域ＡＲ１，ＡＲ２のチャネル幅（ソース／ドレイン幅）方向の概略構造を示す断面図である。半導体基板としてのシリコン基板１１の表面から、素子分離溝としてシャロートレンチＳＴが形成され、活性領域ＡＲ１，ＡＲ２を画定している。活性領域ＡＲ１にはｐ型ウェルＰＷが形成され，ソース／ドレイン領域ＳＤｎ、シリサイド領域ＳＬを含むＮＭＯＳＦＥＴ構造が形成される。活性領域ＡＲ２にはｎ型ウェルＮＷが形成され、ソース／ドレイン領域ＳＤｐ、シリサイド領域ＳＬを含むＰＭＯＳＦＥＴ構造が形成される。ＮＭＯＳＦＥＴ構造を含む活性領域ＡＲ１の上面、側面上に、引張応力膜ＴＳＦが配置されている。ＰＭＯＳＦＥＴ構造を含む活性領域ＡＲ２の上面には圧縮応力膜ＣＳＦが形成され、側面上には引張応力膜ＴＳＦが配置されている。
図１Ｃは図１ＡのＩＣ−ＩＣ線に沿うＮＭＯＳＦＥＴ構造のチャネル長方向の概略構造を示す断面図、図１Ｄは図１ＡのＩＤ−ＩＤ線に沿うＰＭＯＳＦＥＴ構造のチャネル長方向の概略構造を示す断面図である。活性領域ＡＲ１上に、ゲート絶縁膜／ゲート電極の積層で構成される絶縁ゲート電極Ｇｎが形成され、その両側のｐ型ウェルＰＷ内にｎ型のソース／ドレインエクステンション領域ＥＸｎが形成される。活性領域ＡＲ２上に、ゲート絶縁膜／ゲート電極の積層で構成される絶縁ゲート電極Ｇｐが形成され、その両側のｎ型ウェルＮＷ内にｐ型ソース／ドレインエクステンション領域ＥＸｐが形成される。
ゲート電極Ｇｎ，Ｇｐの側壁上には絶縁性のサイドウォールＳＷが形成される。絶縁ゲート電極とサイドウォールとを含めた構成を絶縁ゲート電極構造と呼ぶ。絶縁ゲート電極構造の外側のｐ型ウェルＰＷにｎ型ソース／ドレイン領域ＳＤｎが形成され、絶縁ゲート電極構造のｎ型ウェルＮＷにｐ型ソース／ドレイン領域ＳＤｐが形成される。ソース／ドレイン領域ＳＤｎ、ＳＤｐ及びゲート電極Ｇｎ，Ｇｐ表面部にはシリサイド領域ＳＬが形成されている。素子分離溝ＳＴの下部には、酸化シリコン膜ＯＸが配置されている。
図１Ｂ，１Ｃに示すように、ＮＭＯＳＦＥＴ構造を覆い、その周囲の凹部に延在するように、引張応力膜ＴＳＦが形成されている。図１Ｂ，１Ｄに示すように、ＰＭＯＳＦＥＴ構造を覆い、チャネル長方向外側の凹部に延在するように圧縮応力膜ＣＳＦが形成されている。図１Ｂに示すように、活性領域ＡＲ２のチャネル幅方向外側の凹部には、引張応力膜ＴＳＦが形成されている。以下、図１Ａ−１Ｄに示すＣＭＯＳ半導体装置の製造工程を説明する。
図２Ａ−２Ｊは、図１Ｃ，１Ｄに示すＮＭＯＳＦＥＴ構造、ＰＭＯＳＦＥＴ構造の製造工程を示す半導体基板の概略断面図である。
図２Ａに示すように、シリコン基板１１の表面に、酸化シリコン膜１２を熱酸化で形成し、その上にエッチングマスク兼ＣＭＰストッパとして機能する窒化シリコン膜１３を堆積する。レジストパターンを用いて、窒化シリコン膜１３、酸化シリコン膜１２をパターニングし、活性領域上にのみ残す。パターニングした窒化シリコン膜１３をマスクとして、シリコン基板１１を２００ｎｍ−４００ｎｍ、例においては３５０ｎｍ程度エッチングし、活性領域ＡＲ１，ＡＲ２の周囲に素子分離溝ＳＴを形成する。活性領域ＡＲ１，ＡＲ２の平面形状は、例えば長さ約２μｍ、幅約１μｍの矩形である。
素子分離溝表面を熱酸化して厚さ１０ｎｍ程度の酸化シリコン膜を形成し、その上にテトラエトキシシラン（ＴＥＯＳ）をシリコンソースとした高密度（ＨＤ）プラズマ気相堆積（ＰＣＶＤ）により、酸化シリコン膜１４を堆積して素子分離溝ＳＴを埋め込み、素子分離領域を形成する。素子分離溝ＳＴの幅が狭くなると、埋込特性に優れた絶縁膜で埋め込むことが必要になる。ＨＤＰＣＶＤで堆積する酸化シリコン膜はこの条件を満たす。窒化シリコン膜１３をストッパとして、化学機械研磨（ＣＭＰ）により余分の酸化シリコン膜１４を除去する。露出した窒化シリコン膜１３をエッチング除去する。
図２Ｂに示すように、レジストマスクによって活性領域ＡＲ１，ＡＲ２を選択的に露出し、活性領域ＡＲ１にｐ型不純物をイオン注入してｐ型ウェルＰＷを形成し、活性領域ＡＲ２にｎ型不純物をイオン注入してｎ型ウェルＮＷを形成する。活性領域ＡＲ１，ＡＲ２表面の酸化膜を除去し、清浄表面を熱酸化して、活性領域表面に例えば厚さ１．２ｎｍ−２．０ｎｍ程度の酸化シリコン膜を含むゲート絶縁膜１５を形成する。ゲート絶縁膜１５の上に厚さ８０ｎｍ−１２０ｎｍの多結晶シリコン層１６を堆積する。
なお、ゲート絶縁膜の酸化シリコン膜に窒素を導入してもよい。ゲート絶縁膜として、酸化シリコン膜に窒素を導入した酸化窒化シリコン膜の他、酸化シリコン膜と窒化シリコン膜を積層したり、酸化シリコン膜上にＨｆＯ２等のｈｉｇｈ−ｋ膜を積層したりしてもよい。多結晶シリコン層の上に、例えば厚さ約５０ｎｍのキャップ酸化シリコン層を積層してもよい。
図２Ｃに示すように、レジストパターンを用いて多結晶シリコン層１６をパターニングして、ＮＭＯＳＦＥＴ，ＰＭＯＳＦＥＴに共通の絶縁ゲート電極を形成する。ゲート電極高さは、８０ｎｍ−１２０ｎｍである。ゲート長は、３０ｎｍ−４０ｎｍ、例においては３５ｎｍ、である。
ｐ型ウェルＰＷにおいては、ｎ型不純物を浅くイオン注入し、ｎ型エクステンション領域２１ｎを形成する。例えばＡｓを加速エネルギ２ｋｅＶ、ドーズ量５×１０１４でイオン注入する。ｎ型ウェルＮＷにおいてはｐ型不純物を浅くイオン注入し、ｐ型エクステンション領域２１ｐを形成する。例えばＢを加速エネルギ１ｋｅＶ、ドーズ量４×１０１４でイオン注入する。注入したイオンを活性化して、深さ約３０ｎｍのエクステンション領域を得る。エクステンション領域を取り囲む逆導電型のポケット領域を斜めイオン注入で形成してもよい。
基板全面に酸化シリコン膜等の絶縁膜を堆積し、異方性エッチングを行うことにより、ＮＭＯＳＦＥＴ領域、ＰＭＯＳＦＥＴ領域において、絶縁ゲート電極側壁にサイドウォールＳＷを形成する。サイドウォールＳＷの幅は、例えば７０ｎｍである。
ｐ型ウェル領域ＰＷにおいては、ｎ型不純物を深く注入し、ｎ型ソース／ドレイン拡散層２２ｎを形成する。例えば、ｎ型不純物としてＰを加速エネルギ１０ｋｅＶ、ドーズ量４×１０１５でイオン注入する。ｎ型ウェル領域ＮＷにおいては、ｐ型不純物を深く注入し、ｐ型ソース／ドレイン拡散層２２ｐを形成する。例えば、ｐ型不純物としてＢを加速エネルギ６ｋｅＶ、ドーズ量４×１０１５でイオン注入する。注入したイオンを活性化して、深さ約７０〜８０ｎｍのソース／ドレイン拡散層を得る。エクステンション領域とソース／ドレイン拡散層を併せて、ソース／ドレイン領域と呼ぶことがある。
図２Ｄに示すように、シリコン基板上にニッケル等の金属層を堆積し、シリサイド反応を行わせることによって、露出しているシリコン表面にシリサイド領域ＳＬを形成する。例えば、厚さ２０ｎｍ−２５ｎｍのニッケルシリサイド層を形成する。
図２Ｅに示すように、シリサイド層ＳＬを形成した後、埋込酸化シリコン層１４をＣ４Ｆ８／Ａｒ／Ｏ２ガスを用いたリアクティブイオンエッチング（ＲＩＥ）により部分的にエッチバックする。素子分離溝ＳＴの下部に酸化シリコン層１４を残しつつ、例えば深さ１００ｎｍ−１２０ｎｍの凹部１７を形成する。凹部１７は、その後応力膜を埋め込むためのものである。応力膜からチャネル領域に効率的に応力を印加するためと、応力膜の埋込を容易にするために、凹部１７の深さは、ソース／ドレイン拡散層２２より深く、素子分離溝ＳＴの深さの半分以下とすることが好ましい。
図２Ｆに示すように、シリコン基板上に、厚さ６０ｎｍ−８０ｎｍの引張応力を有する窒化シリコン膜１８、その上に例えば厚さ２０ｎｍ程度の薄い酸化シリコン膜１９を堆積する。酸化シリコン膜１９は、後にエッチングストッパとして機能する。
引張応力窒化シリコン膜１８の堆積条件は、例えば、シリコンソースとしてジクロルシラン（ＳｉＣｌ２Ｈ２）、シラン（ＳｉＨ４），ジシラン（Ｓｉ２Ｈ６），トリシラン（Ｓｉ３Ｈ８）のいずれかを流量５ｓｃｃｍ−５０ｓｃｃｍ、ＮソースとしてＮＨ３を流量５００ｓｃｃｍ−１００００ｓｃｃｍ、キャリアガスとしてＮ２またはＡｒを流量５００ｓｃｃｍ−１００００ｓｃｃｍ供給し、圧力０．１Ｔｏｒｒ−４００Ｔｏｒｒ、基板温度４００℃−４５０℃の熱ＣＶＤとする。引張応力は、例えば１．７ＧＰａになる。酸化シリコン膜１９の堆積条件は、例えば、ＳｉＨ４とＯ２の混合ガスを用い、基板温度を４００℃前後としたプラズマＣＶＤである。酸化シリコン膜１９は、エッチングストッパとしての機能を果たせればよい。
活性領域ＡＲ１，ＡＲ２を覆うと共に、周囲の素子分離溝の凹部１７内に延在するように、引張応力窒化シリコン膜１８、酸化シリコン膜１９が形成される。図１Ａに示す引張応力膜、圧縮応力膜のレイアウトを得るためには、不要部の引張応力窒化シリコン膜１８（及びその上の酸化シリコン膜１９）を除去する必要がある。
図２Ｇに示すように、活性領域ＡＲ２及びそのチャネル長方向外側に隣接する凹部の酸化シリコン膜／窒化シリコン膜積層上に開口を有するレジストマスクＲＭ１をフォトリソグラフィ工程を用いて形成する。なお、図１Ａにおいては、活性領域ＡＲ２の側辺に接するように引張応力膜をパターニングしているが、±２０ｎｍの精度があればよい。
図２Ｈに示すように、レジストマスクＲＭ１の開口内に露出した、酸化シリコン膜１９、窒化シリコン膜１８のエッチングを行う。例えば、酸化シリコン膜１９は、Ｃ４Ｆ８／Ａｒ／Ｏ２ガスを用いたリアクティブイオンエッチングで除去する。窒化シリコン膜１８は、ＣＨＦ３／Ａｒ／Ｏ２ガスを用いたリアクティブイオンエッチングで除去する。その後、レジストマスクＲＭ１は除去する。
図２Ｉに示すように、シリコン基板全面上に圧縮応力窒化シリコン膜を厚さ６０ｎｍ−８０ｎｍ堆積する。圧縮応力窒化シリコン膜２０の堆積条件は、例えば、シリコンソースとしてシラン（ＳｉＨ４）を流量１００ｓｃｃｍ−１０００ｓｃｃｍ、ＮソースとしてＮＨ３を流量５００ｓｃｃｍ−１００００ｓｃｃｍ、キャリアガスとしてＮ２またはＡｒを流量５００ｓｃｃｍ−１００００ｓｃｃｍ供給し、圧力０．１Ｔｏｒｒ−４００Ｔｏｒｒ、基板温度４００℃−４５０℃とし、高周波（ＲＦ）パワー１００Ｗ−１０００ＷとしたプラズマＣＶＤとする。圧縮応力は、例えば２．５ＧＰａである。
図２Ｊに示すように、フォトリソグラフィ工程を用い、活性領域ＡＲ２及びそのチャネル長方向外側に隣接する凹部に堆積した圧縮応力窒化シリコン膜２０を覆うレジストマスクＲＭ２を形成する。レジストマスクＲＭ２の開口は、引張応力膜１８に内包される形状とする。レジストマスクＲＭ２をマスクとし、酸化シリコン膜１９上の圧縮応力窒化シリコン膜２０を、ＣＨＦ３／Ａｒ／Ｏ２ガスを用いたリアクティブイオンエッチングで除去する。酸化シリコン膜１９がエッチングストッパとして機能する。引張応力膜１８と圧縮応力膜２０は互いに接し、一部重なり合う。その後、レジストマスクＲＭ２は除去する。
なお、引張応力膜、圧縮応力膜をそれぞれ厚さ６０−８０ｎｍの窒化シリコン膜で形成する場合を説明したが、窒化シリコン応力膜の厚さは４０ｎｍ〜１００ｎｍの範囲から選択できる。引張応力の窒化シリコン膜を初めに形成し、選択的に除去した後、圧縮応力の窒化シリコン膜を形成する場合を説明したが、順序を逆にしてもよい。
その後、公知技術に従い、層間絶縁膜を形成し、多層配線を形成する。半導体装置の公知技術については、例えばＵＳＰ６，９４９，８３０、ＵＳＰ７，２０８，８１２（その全内容を、参照によってここに取り込む）の実施例の項を参照できる。
以上説明した実施例に従った例のＣＭＯＳ半導体装置を作成し、ＰＭＯＳＦＥＴのオン電流とオフ電流を測定した。比較のため、従来例による、素子分離領域の酸化シリコン膜のエッチバックを行わず、ＰＭＯＳＦＥＴとその周囲を覆って圧縮応力窒化シリコン膜を形成した比較サンプルも作成し、オン電流とオフ電流を測定した。
図３は測定結果を示すグラフである。横軸がオン電流を単位Ａ／μｍで示し、縦軸がオフ電流を単位Ａ／μｍで示す。中空丸○が比較例によるＰＭＯＳＦＥＴサンプルの測定値を示し、中実丸●が実施例に従った例によるＰＭＯＳＦＥＴサンプルの測定値を示す。同一のオフ電流で比較すると、例のＰＭＯＳＦＥＴのオン電流は比較例のＰＭＯＳＦＥＴのオン電流より約１０％大きい。応力印加が効率的になり、かつゲート幅方向に好適な応力を印加できたことを示唆すると考えられる。
図４は、ＳＲＡＭ回路のレイアウトを示す平面図である。中央部右側に４つのＮＭＯＳトランジスタが縦方向に並んで配置され、引張応力窒化膜ＴＳＦで覆われる。その右側に２つのＮＭＯＳトランジスタが縦方向に並んで配置され、チャネル幅の圧縮応力窒化膜ＣＳＦで覆われ、側方には引張応力窒化膜ＴＳＦが配置される。これら６つのＭＯＳトランジスタが1単位のＳＲＡＭセルを構成する。中央部左側には、ミラー配置されたＳＲＡＭセルが配置されている。これらの外側にはＰＭＯＳトランジスタの縦方向位置を変更した別のＳＲＡＭセルが配置されている。全体的に、引張応力窒化膜ＴＳＦと圧縮応力窒化膜とがストライプ状に平行に配置されている。
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせが可能なことは当業者に自明であろう。
図１Ａ−１Ｄは、実施例によるＣＭＯＳ半導体装置の構成を概略的に示す平面図及び断面図である。 、 、および 図２Ａ−２Ｊは、図１Ａ−１Ｄに示すＣＭＯＳ半導体装置の製造工程を概略的に示す半導体基板の断面図である。 実施例に従った例と比較例のＰＭＯＳＦＥＴのオン電流とオフ電流の関係を示すグラフである。 ＳＲＡＭ回路のレイアウトを示す平面図である。
符号の説明
１１ 半導体基板、
１２ 酸化シリコン膜、
１３ 窒化シリコン膜、
１４ 酸化シリコン膜、
ＡＲ 活性領域、
ＳＴ 素子分離溝、
ＴＳＦ 引張応力膜、
ＣＳＦ 圧縮応力膜、
ＥＸ エクステンション領域、
ＳＤ ソース／ドレイン領域、
ＰＷ ｐ型ウェル、
ＮＷ ｎ型ウェル、
１５ ゲート絶縁膜、
１６ ゲート電極（多結晶シリコン膜）、
１８ 引張応力窒化シリコン膜、
１９ 酸化シリコン膜、
２０ 圧縮応力窒化シリコン膜、
２１ エクステンション領域、
２２ ソース／ドレイン拡散層、
ＳＷ サイドウォール、
ＳＬ シリサイド領域、

Claims (10)

  1. 半導体基板と、
    前記半導体基板表面部に形成され、ＮＭＯＳＦＥＴ用活性領域、ＰＭＯＳＦＥＴ用活性領域を画定する素子分離溝と、
    前記素子分離溝の下部のみを埋め、その上に凹部を画定する酸化シリコン膜と、
    前記ＮＭＯＳＦＥＴ用活性領域に形成され、絶縁ゲート電極構造、ｎ型ソース／ドレイン領域を有するＮＭＯＳＦＥＴ構造と、
    前記ＰＭＯＳＦＥＴ用活性領域に形成され、絶縁ゲート電極構造、ｐ型ソース／ドレイン領域を有するＰＭＯＳＦＥＴ構造と、
    前記ＮＭＯＳＦＥＴ構造を覆い、前記ＮＭＯＳＦＥＴ用活性領域周囲の前記凹部上及び前記ＰＭＯＳＦＥＴ用活性領域のゲート幅方向外側における前記凹部上に延在して形成された引張応力膜と、
    前記ＰＭＯＳＦＥＴ構造を覆い、前記ＰＭＯＳＦＥＴ用活性領域のチャネル長方向外側における前記凹部上に延在して形成された圧縮応力膜と、
    を有する半導体装置。
  2. 前記ＮＭＯＳＦＥＴ構造と前記ＰＭＯＳＦＥＴ構造とが平行なチャネル長方向を有し、前記引張応力膜、前記圧縮応力膜が前記チャネル長方向に沿ったストライプ状に形成されている請求項１記載の半導体装置。
  3. 前記凹部の深さは、前記ソース／ドレイン領域より深く、前記素子分離溝の深さの半分以下である請求項１または２記載の半導体装置。
  4. 前記引張応力膜、前記圧縮応力膜が接している請求項１〜３のいずれか１項記載の半導体装置。
  5. 前記引張応力膜、圧縮応力膜が窒化シリコン膜である請求項１〜４のいずれか１項記載の半導体装置。
  6. （ａ）半導体基板表面部に、ＮＭＯＳＦＥＴ用活性領域、ＰＭＯＳＦＥＴ用活性領域を画定する素子分離溝を形成する工程と；
    （ｂ）前記素子分離溝に圧縮応力を有する酸化シリコン膜を埋め込む工程と、
    （ｃ）ＮＭＯＳＦＥＴ用活性領域に絶縁ゲート電極構造、ｎ型ソース／ドレイン領域を有するＮＭＯＳＦＥＴ構造、前記ＰＭＯＳＦＥＴ用活性領域に絶縁ゲート電極構造、ｐ型ソース／ドレイン領域を有するＰＭＯＳＦＥＴ構造を形成する工程と；
    （ｄ）前記素子分離溝に埋め込まれた酸化シリコン膜の上部を除去し、凹部を形成する工程と、
    （ｅ）前記ＮＭＯＳＦＥＴ用活性領域を覆い、前記ＮＭＯＳＦＥＴ用活性領域周囲の前記凹部上及び前記ＰＭＯＳＦＥＴ用活性領域のチャネル幅方向外側における前記凹部上に延在する引張応力絶縁膜を形成する工程と、
    （ｆ）前記ＰＭＯＳＦＥＴ用活性領域を覆い、前記ＰＭＯＳＦＥＴ用活性領域のチャネル長方向外側における前記凹部上に延在する圧縮応力絶縁膜を形成する工程と、
    を含む半導体装置の製造方法。
  7. 前記工程（ｅ）が、前記半導体基板上に引張応力絶縁膜を堆積し、前記ＰＭＯＳＦＥＴ用活性領域、および前記ＰＭＯＳＦＥＴ用活性領域のチャネル長方向外側における前記凹部の上から前記引張応力絶縁膜を除去し、
    前記工程（ｆ）が、前記半導体基板上に圧縮応力絶縁膜を堆積し、前記ＮＭＯＳＦＥＴ用活性領域、前記ＮＭＯＳＦＥＴ用活性領域周囲の前記凹部及び前記ＰＭＯＳＦＥＴ用活性領域のチャネル幅方向外側における前記凹部の上から前記圧縮応力絶縁膜を除去する、
    請求項６記載の半導体装置の製造方法。
  8. 前記工程（ｅ）における引張応力膜、前記工程（ｆ）における圧縮応力膜が、窒化シリコン膜である請求項７記載の半導体装置の製造方法。
  9. 前記工程（ｅ）が、前記引張応力膜を熱ＣＶＤで形成し、前記工程（ｆ）が前記圧縮応力膜をプラズマＣＶＤで形成する請求項８記載の半導体装置の製造方法。
  10. 前記工程（ｅ）、（ｆ）の内、先に行われる工程が前記窒化シリコン膜の上に酸化シリコンカバー膜を堆積し、前記酸化シリコンカバー膜を前記窒化シリコン膜と同一パターンにエッチングし、前記工程（ｅ）、（ｆ）の内、後に行われる工程が前記酸化シリコンカバー膜をエッチングストッパとして使用する請求項８又は９記載の半導体装置の製造方法。
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