JP2010003868A

JP2010003868A - 撮像装置

Info

Publication number: JP2010003868A
Application number: JP2008161252A
Authority: JP
Inventors: Kaori Misawa; 佳居実沢; Mamoru Arimoto; 護有本; Isato Nakajima; 勇人中島; Tatsu Shimizu; 竜清水
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 2008-06-20
Filing date: 2008-06-20
Publication date: 2010-01-07
Also published as: US20090316032A1

Abstract

【課題】電荷増加電極のさらなる高耐圧化が可能な撮像装置を提供する。
【解決手段】このＣＭＯＳイメージセンサは、電子を衝突電離させて増加させるための電子増倍部３ａと、電子増倍部３ａに電子を増倍させる電圧を印加するための増倍ゲート電極８（電荷増加電極）と、増倍ゲート電極８と電子増倍部３ａとの間に設けられた絶縁膜とを備え、絶縁膜は、熱酸化膜からなる第１絶縁膜６ａと、第１絶縁膜６ａ上に形成され、酸化膜からなる第２絶縁膜６ｂとを含む。
【選択図】図２

Description

本発明は、撮像装置に関し、特に、信号電荷を衝突電離させて増加させるための増加部を備えた撮像装置に関する。

従来、電子（信号電荷）を衝突電離させて増加させるための増加部を備えた撮像装置が知られている（たとえば、特許文献１参照）。

上記特許文献１には、電子（信号電荷）を衝突電離させて増加させるための増加部と、電子を増加させるための電圧を増加部に印加するための電荷増加電極とを備えたＣＭＯＳイメージセンサが開示されている。上記特許文献１に記載のＣＭＯＳイメージセンサでは、増加部と電荷増加電極との間に一定の膜厚を有するゲート絶縁膜が形成されている。また、ゲート絶縁膜の表面上には、電荷増加電極に加えて電子を転送させる電圧を印加するための電荷転送電極が形成されている。

特開２００８−３５０１５号公報

上記特許文献１に記載の撮像装置は、電子を増加させる際に、電荷増加電極には、電子を転送させる際に電荷転送電極に印加する電圧に比べてより大きな電圧が印加される。このため、電荷増加電極のさらなる高耐圧化が望まれている。

この発明は、上記のような課題を解決するためになされたものであり、この発明の１つの目的は、電荷増加電極のさらなる高耐圧化が可能な撮像装置を提供することである。

上記目的を達成するために、この発明の一の局面における撮像装置は、信号電荷を衝突電離させて増加させるための増加部と、増加部に信号電荷を増加させる電圧を印加するための電荷増加電極と、電荷増加電極と増加部との間に設けられた絶縁膜とを備え、絶縁膜は、熱酸化膜からなる第１絶縁膜と、第１絶縁膜上に形成され、酸化膜からなる第２絶縁膜とを含む。

この発明の一の局面による撮像装置では、上記のように、増加部と電荷増加電極との間に第１絶縁膜および第２絶縁膜を含む絶縁膜を設けることによって、絶縁膜が２層により構成されているので、その分、電荷増加電極の耐圧をより高耐圧にすることができる。したがって、電荷増加電極に対して増加部に電子を増加させるためにより高い電圧を印加することができる。これにより、所望の倍率の分だけ電子を増倍させることができるので、より高画質な撮像画像を得ることができる。

以下、本発明の実施形態を図面に基づいて説明する。

（第１実施形態）
図１は、本発明の第１実施形態によるＣＭＯＳイメージセンサの全体構成を示した平面図である。また、図２〜図５は、第１実施形態によるＣＭＯＳイメージセンサの構造を説明するための図である。第１実施形態では、撮像装置の一例であるアクティブ（Ａｃｔｉｖｅ）型のＣＭＯＳイメージセンサに本発明を適用した場合について説明する。

図１に示すように、ＣＭＯＳイメージセンサは、マトリクス状（行列状）に配置された複数の画素５０を含む撮像部５１と、行選択レジスタ５２と、列選択レジスタ５３とを備えている。

ＣＭＯＳイメージセンサの画素５０の断面構造としては、図２に示すように、ｎ型シリコン基板（図示せず）の表面上に形成されたｐ型ウェル領域１の表面に、各画素５０をそれぞれ分離するための素子分離領域２が形成されている。また、素子分離領域２によって囲まれる各画素５０のｐ型ウェル領域１の表面には、ｎ⁻型不純物領域からなる転送チャネル３を挟むように所定の間隔を隔てて、フォトダイオード部（ＰＤ）４およびｎ型不純物領域からなるフローティングディフュージョン領域（ＦＤ）５が形成されている。

ＰＤ部４は、入射光量に応じて電子を生成するとともに、その生成された電子を蓄積する機能を有する。また、ＰＤ部４は、素子分離領域２に隣接するとともに、転送チャネル３に隣接するように形成されている。ＦＤ領域５は、転送された電子による電荷信号を保持するとともに、この電荷信号を電圧に変換する機能を有する。また、ＦＤ領域５は、素子分離領域２に隣接するとともに、転送チャネル３に隣接するように形成されている。これにより、ＦＤ領域５は、転送チャネル３を介してＰＤ部４と対向するように形成されている。

転送チャネル３の表面上には、ゲート絶縁膜としての機能を有するとともに、シリコン（Ｓｉ）基板の表面（転送チャネル３の表面）を熱酸化することにより形成された熱酸化膜（ＳｉＯ_２膜）からなる第１絶縁膜６ａが形成されている。第１絶縁膜６ａは、図３に示すように、約３５ｎｍ以下の厚みｔ１を有する。また、図２に示すように、第１絶縁膜６ａの表面上には、転送ゲート電極７と、増倍ゲート電極８と、転送ゲート電極９と、蓄積ゲート電極１０と、読出ゲート電極１１とが、ＰＤ部４側からＦＤ領域５側に向かってこの順番に形成されている。転送ゲート電極７は、ＰＤ部４と増倍ゲート電極８との間に形成されている。増倍ゲート電極８および蓄積ゲート電極１０は、それぞれ、隣接する両側の電極に乗り上げるようにＴ字形状に形成されている。読出ゲート電極１１は、蓄積ゲート電極１０とＦＤ領域５との間に形成されている。また、読出ゲート電極１１は、ＦＤ領域５と隣接するように形成されている。

ＦＤ領域５を読出ゲート電極１１との間で挟むように、第１絶縁膜６ａを介してリセットゲート電極１２が形成されている。また、ＦＤ領域５との間でリセットゲート電極１２を挟むように、リセットドレイン領域１３が形成されている。増倍ゲート電極８下の転送チャネル３には、電子増倍部３ａが設けられているとともに、蓄積ゲート電極１０下の転送チャネル３には、電子蓄積部３ｂが設けられている。なお、増倍ゲート電極８および電子増倍部３ａは、それぞれ、本発明の「電荷増加電極」および「増加部」の一例である。

増倍ゲート電極８の下面と第１絶縁膜６ａの上面との間、および、増倍ゲート電極８の側面と転送ゲート電極７および転送ゲート電極９との間には、第２絶縁膜６ｂが形成されている。第２絶縁膜６ｂは、第１絶縁膜６ａの厚みよりも大きい約４０ｎｍの厚みｔ２を有するとともに、ＣＶＤ法（ＣｈｅｍｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）により形成されたＳｉＯ_２からなる酸化膜により構成されている。図３に示すように、増倍ゲート電極８の下には、シリコン熱酸化膜と第２絶縁膜６ｂと合わせて約７５ｎｍの絶縁膜が形成されている。また、図２に示すように、第２絶縁膜６ｂは、蓄積ゲート電極１０の下面上および両側面上にも形成されている。具体的には、第２絶縁膜６ｂは、蓄積ゲート電極１０の下面と第１絶縁膜６ａの上面との間、および、蓄積ゲート電極１０の側面と転送ゲート電極９および読出ゲート電極１１との間に形成されている。なお、増倍ゲート電極８および蓄積ゲート電極１０にそれぞれ設けられた第２絶縁膜６ｂは、同一工程により形成される。

図２および図４に示すように、転送ゲート電極７、増倍ゲート電極８、転送ゲート電極９、蓄積ゲート電極１０および読出ゲート電極１１には、それぞれ、コンタクト部７ａ、８ａ、９ａ、１０ａおよび１１ａを介して、電圧制御のためのクロック信号Φ１、Φ２、Φ３、Φ４およびΦ５を供給する配線層２０、２１、２２、２３および２４が電気的に接続されている。なお、この配線層２０、２１、２２、２３および２４は、行毎に形成されている（図１参照）とともに、各行毎の全ての画素５０の転送ゲート電極７、増倍ゲート電極８、転送ゲート電極９、蓄積ゲート電極１０および読出ゲート電極１１とそれぞれ電気的に接続されている。また、ＦＤ領域５には、コンタクト部５ａを介して信号を取り出すための信号線２５が電気的に接続されている。

また、図４および図５に示すように、各々の画素５０は、転送ゲート電極７と、増倍ゲート電極８と、転送ゲート電極９と、蓄積ゲート電極１０と、読出ゲート電極１１と、リセットゲート電極１２を含むリセットトランジスタＴｒ１と、増幅トランジスタＴｒ２と、画素選択トランジスタＴｒ３とを備えている。リセットトランジスタＴｒ１のリセットゲート電極１２には、コンタクト部１２ａを介してリセットゲート線３０が接続されており、リセット信号が供給されるように構成されている。リセットトランジスタＴｒ１のドレイン（リセットドレイン１３）は、コンタクト部１３ａを介して電源電位（ＶＤＤ）線３１に接続されている。また、リセットトランジスタＴｒ１のソースおよび読出ゲート電極１１のソースを構成するＦＤ領域５および増幅トランジスタＴｒ２のゲート４０は、コンタクト部５ａおよび４０ａを介して信号線２５により接続されている。増幅トランジスタＴｒ２のソースには、画素選択トランジスタＴｒ３のドレインが接続されている。画素選択トランジスタＴｒ３のゲート４１には、コンタクト部４１ａを介して行選択線３２が接続されているとともに、ソースには、コンタクト部４２を介して出力線３３が接続されている。

第１実施形態のＣＭＯＳイメージセンサは、上記の回路構成を行うことにより、配線数およびデコードのためのトランジスタ数を減らすように構成されている。これにより、ＣＭＯＳイメージセンサの全体的な小型化が可能なように構成されている。なお、この回路構成を行うことにより、読出ゲート電極１１のオンオフ制御は行毎に行われる一方で、読出ゲート電極１１以外のゲート電極のオンオフ制御は、画素５０全体に対して一斉に行われる。

また、図２に示すように、転送ゲート電極７、転送ゲート電極９、蓄積ゲート電極１０および読出ゲート電極１１に、それぞれ、配線層２０、２２、２３および２４を介してクロック信号Φ１、Φ３、Φ４およびΦ５のオン信号（Ｈレベルの信号）が供給される場合には、転送ゲート電極７、転送ゲート電極９、蓄積ゲート電極１０および読出ゲート電極１１に約２．９Ｖの電圧が印加されるように構成されている。

転送ゲート電極７、転送ゲート電極９、蓄積ゲート電極１０および読出ゲート電極１１に約２．９Ｖの電圧が印加される場合（Ｈレベルの信号が供給される場合）には、転送ゲート電極７下、転送ゲート電極９下、蓄積ゲート電極１０下および読出ゲート電極１１下の転送チャネル３が約４Ｖの電位に調整された状態になるように構成されている。

増倍ゲート電極８に配線層２１からクロック信号Φ２のオン信号（Ｈレベルの信号）が供給されている場合には、増倍ゲート電極８に約２４Ｖの電圧が印加されるように構成されている。これにより、増倍ゲート電極８にクロック信号Φ２のオン信号（Ｈレベルの信号）が供給されている場合には、増倍ゲート電極８下の転送チャネル３が約２５Ｖの高い電位に調整された状態になるように構成されている。

転送ゲート電極７、増倍ゲート電極８、転送ゲート電極９、蓄積ゲート電極１０および読出ゲート電極１１に、それぞれ、クロック信号Φ１、Φ２、Φ３、Φ４およびΦ５のオフ信号（Ｌレベルの信号）が供給されている場合には、転送ゲート電極７、増倍ゲート電極８、転送ゲート電極９、蓄積ゲート電極１０および読出ゲート電極１１に約０Ｖの電圧が印加されるように構成されている。このとき、転送ゲート電極７下、増倍ゲート電極８下、転送ゲート電極９、蓄積ゲート電極１０下および読出ゲート電極１１下にそれぞれ対応する転送チャネル３の領域が約１Ｖの電位に調整された状態となる。

転送ゲート電極７は、オン信号が供給されることにより、ＰＤ部４により生成された電子を、転送ゲート電極７下の転送チャネル３を介して増倍ゲート電極８下の転送チャネル３に位置する電子増倍部３ａに転送する機能を有している。また、転送チャネル３における転送ゲート電極７下に位置する領域は、転送ゲート電極７にオフ信号が供給される場合に、ＰＤ部４と増倍ゲート電極８下の転送チャネル３（電子増倍部３ａ）とを区分する分離障壁として機能する。

増倍ゲート電極８は、オン信号が供給されることにより、増倍ゲート電極８下の転送チャネル３に位置する電子増倍部３ａに高電圧（約２５Ｖ）が印加されるように構成されている。そして、増倍ゲート電極８下の電子増倍部３ａに転送された電子は、電子増倍部３ａに発生した高電界により加速するとともに、不純物領域における格子原子との衝突電離によって増倍されるように構成されている。

転送ゲート電極９は、オン信号が供給されることにより、増倍ゲート電極８下の転送チャネル３（電子増倍部３ａ）と、蓄積ゲート電極１０下の転送チャネル３に設けられた電子蓄積部３ｂとの間において、電子を転送する機能を有する。また、転送ゲート電極９は、オフ信号が供給されることにより、増倍ゲート電極８下の電子増倍部３ａと蓄積ゲート電極１０下の電子蓄積部３ｂとの間を電子が転送するのを抑制するための電荷転送障壁として機能する。

読出ゲート電極１１は、オン信号が供給されることにより、蓄積ゲート電極１０下の転送チャネル３（電子蓄積部３ｂ）に蓄積された電子をＦＤ領域５に転送する機能を有する。また、読出ゲート電極１１にオフ信号が供給される場合には、蓄積ゲート電極１０下の転送チャネル３（電子蓄積部３ｂ）とＦＤ領域５とを区分する機能を有する。

ＦＤ領域５は、約５Ｖの電位になるように調整されている。リセットドレイン領域１３は、約５Ｖの電位になるように調整されているとともに、ＦＤ領域５に保持された電子の排出部としての機能を有する。

図６〜図９は、本発明の第１実施形態によるＣＭＯＳイメージセンサに設けられた各画素５０における電子の転送動作および増倍動作を説明するためのポテンシャル図および信号波形図である。

まず、電子の転送動作について説明する。ＰＤ部４に光が入射されると、光電変換により、ＰＤ部４に電子が生成される。そして、期間Ａにおいて、増倍ゲート電極８に約２４Ｖの電圧が印加された後に、転送ゲート電極７に約２．９Ｖの電圧が印加される。これにより、ＰＤ部４（約３Ｖ）により生成された電子は、転送ゲート電極７下の転送チャネル３（約４Ｖ）を介して、増倍ゲート電極８下の電子増倍部３ａ（約２５Ｖ）に転送される。このとき、電子は、電子増倍部３ａにおいて加速するとともに不純物領域における格子原子と衝突電離することにより増倍される。

次に、期間Ｂにおいて、転送ゲート電極９に約２．９Ｖの電圧が印加された状態で、増倍ゲート電極８に約０Ｖの電圧が印加される。これにより、電子は、増倍ゲート電極８下の電子増倍部３ａ（約１Ｖ）から、転送ゲート電極９下の転送チャネル３（約４Ｖ）に転送される。

そして、期間Ｃにおいて、蓄積ゲート電極１０に約２．９Ｖの電圧が印加された状態で、転送ゲート電極９に約０Ｖの電圧が印加される。これにより、電子は、転送ゲート電極９下の転送チャネル３（約１Ｖ）から、蓄積ゲート電極１０下の電子蓄積部３ｂ（約４Ｖ）に転送される。

そして、期間Ｄにおいて、読出ゲート電極１１に約２．９Ｖの電圧が印加された状態で、蓄積ゲート電極１０に約０Ｖの電圧が印加される。これにより、電子は、読出ゲート電極１１下の転送チャネル３（約４Ｖ）を介して、ＦＤ領域５（約５Ｖ）に転送される。その後、読出ゲート電極１１に約０Ｖの電圧が印加されることにより、読出ゲート電極１１下の転送チャネル３は、約１Ｖの電位に調整される。以上により、電子の転送動作は完了する。

次に、電子の増倍動作について説明する。電子の増倍動作は、上記の期間Ａから期間Ｃの動作を行った状態から、図８および図９に示す期間Ｅから期間Ｇの動作を行う。すなわち、期間Ｅにおいて増倍ゲート電極８下の電子増倍部３ａが約２５Ｖの電位に調整されるとともに、期間Ｆにおいて転送ゲート電極９下の転送チャネル３が約４Ｖの電位に調整される。その後、蓄積ゲート電極１０下の電子蓄積部３ｂの電位が約１Ｖに調整されることにより、電子蓄積部３ｂに蓄積された電子は、転送ゲート電極９下の転送チャネル３（約４Ｖ）を介して、増倍ゲート電極８下の電子増倍部３ａ（約２５Ｖ）に転送される。これにより、電子が増倍される。そして、期間Ｇにおいて転送ゲート電極９オフ状態になることにより、増倍動作は完了する。また、期間Ｇの状態から上述した期間Ｄの動作を行うことによって増倍された電子はＦＤ領域５に転送される。

なお、電子増倍部３ａおよび電子蓄積部３ｂ間での電子の転送動作が複数回（たとえば、約４００回）行われることにより、ＰＤ部４から転送された電子は約２０００倍に増倍される。また、このように増倍および蓄積された電子による電荷信号は、上述した読出動作により、ＦＤ領域５および信号線２５を介して、電圧信号として読み出される。

第１実施形態では、上記のように、電子増倍部３ａと増倍ゲート電極８との間に、第１絶縁膜６ａおよび第２絶縁膜６ｂからなるゲート絶縁膜を設けることによって、ゲート絶縁膜が２層により構成されているので、その分、増倍ゲート電極８の耐圧をより高耐圧にすることができる。したがって、増倍ゲート電極８に対して電子増倍部３ａに電子を増加させるためのより高い電圧を印加することができる。これにより、所望の倍率の分だけ電子を増倍させることができるので、より高画質な撮像画像を得ることができる。

また、第１実施形態では、上記のように、熱酸化膜からなる第１絶縁膜６ａとは異なり、ＣＶＤ法によって酸化膜からなる第２絶縁膜６ｂを形成することによって、熱酸化膜である第１絶縁膜６ａよりも膜厚が大きい第２酸化膜６ｂを容易に形成することができる。これにより、より耐圧を高めることができる。

また、第１実施形態では、上記のように、増倍ゲート電極８の下面と第１絶縁膜６ａの上面との間のみならず、増倍ゲート電極８の側面と転送ゲート電極７および転送ゲート電極９の側面との間に第２絶縁膜６ｂを形成することによって、増倍ゲート電極８に印加される高電圧に対して、電子増倍部３ａとの間の耐圧のみならず両側に隣接する転送ゲート電極７および転送ゲート電極９との間の耐圧も高耐圧化させることができる。

上記第１実施形態においては、増倍ゲート電極８下のゲート絶縁膜を第１絶縁膜６ａおよび第２絶縁膜６ｂからなる酸化膜の２層構造により構成する例について説明した。ここで、増倍ゲート電極下のゲート絶縁膜を酸化膜と窒化膜とにより形成した場合について検証する。

増倍ゲート電極下のゲート絶縁膜を酸化膜および窒化膜の積層構造にした状態で上記実施形態と同様の増倍動作を行った場合、図１０に示すように、増倍時間が長くなる程電子の増倍率が低下した。これは、同様の増倍動作を行ったとしても、初期に行った増倍動作に比べて次第に増倍率が低下することを示している。また、増倍ゲート電極に印加する電圧を変化していった場合、図１１に示すように、増倍ゲート電極に印加する電圧が電子増倍が発生する１２Ｖ以上の大きさである場合には、電圧の印加時間が長くなる程増倍ゲート電極をオン状態にする電圧（しきい値）が大きくなった。これに対して、増倍ゲート電極に印加する電圧が電子増倍が発生しない１０Ｖ以下の大きさである場合には、電圧の印加時間に係わらず、増倍ゲート電極をオン状態にする電圧（しきい値）は一定であった。

これらの現象は、増倍ゲート電極下のゲート絶縁膜に窒化膜が含まれているために発生したものであると考えられる。したがって、増倍ゲート電極に対応するゲート絶縁膜のうち、少なくとも電子増倍部３ａに接触する部分は、酸化膜（ＳｉＯ_２膜）により形成する方が好ましいと考えられる。

（第２実施形態）
図１２および図１３は、本発明の第２実施形態によるＣＭＯＳイメージセンサの全体構成を示した断面図である。第２実施形態では、転送ゲート電極７、転送ゲート電極９および読出ゲート電極１１と第１絶縁膜６０ａとの間に窒化膜６０ｃが形成された例について説明する。

図１２に示すように、転送チャネル３の表面上に、ゲート絶縁膜として機能するとともに、熱酸化膜（ＳｉＯ_２膜）からなる第１絶縁膜６０ａが形成されている。増倍ゲート電極８および蓄積ゲート電極１０の各下面と第１絶縁膜６０ａの上面との間、および、増倍ゲート電極８および蓄積ゲート電極１０の両側面と転送ゲート電極７、転送ゲート電極９および読出ゲート電極１１の各側面との間には、第１実施形態と同様にして、ゲート絶縁膜として機能するとともに、ＣＶＤ法により形成された酸化膜（ＳｉＯ_２膜）からなる第２絶縁膜６０ｂが配置されている。また、転送ゲート電極７、転送ゲート電極９および読出ゲート電極１１と、第１絶縁膜６０ａとの間には、それぞれ、ＣＶＤ法により形成された窒化膜（ＳｉＮ膜）６０ｃが配置されている。

また、図１３に示すように、第１絶縁膜６０ａは、約１０ｎｍ以上約２０ｎｍ以下の厚みｔ３を有するとともに、窒化膜６０ｃは、約３０ｎｍの厚みｔ４を有する。また、窒化膜６０ｃは、各ゲート電極をエッチングによりパターニングする際のエッチングストッパーとしての機能を有する。

なお、第２実施形態のその他の構成および動作は、第１実施形態と同様である。

第２実施形態では、上記のように、転送ゲート電極７、転送ゲート電極９および読出ゲート電極１１と、第１絶縁膜６０ａとの間に窒化膜６０ｃを設けた場合であっても、増倍ゲート電極８と電子増倍部３ａとの間に酸化膜（ＳｉＯ_２膜）により構成される第１絶縁膜６０ａおよび第２絶縁膜６０ｂからなるゲート絶縁膜を設けることによって、ゲート絶縁膜を一定膜厚の単層にする場合に比べて高耐圧にすることができるので、電子増倍部３ａに対してより高い電圧を印加することができる。

なお、第２実施形態のその他の効果は、第１実施形態と同様である。

なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。

たとえば、上記第１および第２実施形態では、撮像装置の一例として各画素において電荷信号を増幅するアクティブ（Ａｃｔｉｖｅ）型のＣＭＯＳイメージセンサを示したが、本発明はこれに限らず、各画素において電荷信号を増幅しないパッシブ（Ｐａｓｓｉｖｅ）型のＣＭＯＳイメージセンサにも適用可能である。

また、上記第１および第２実施形態では、第２絶縁膜をＣＶＤ法により形成された酸化膜（ＳｉＯ_２膜）により構成する例を示したが、本発明はこれに限らず、第２絶縁膜は、たとえば熱酸化膜など、ＣＶＤ法により形成した酸化膜以外の種類の酸化膜であってもよい。

また、上記第１および第２実施形態では、第１絶縁膜および第２絶縁膜をＳｉＯ_２膜からなる酸化膜により形成する例を示したが、本発明はこれに限らず、第１絶縁膜および第２絶縁膜をＳｉＯ_２膜以外の酸化膜により形成してもよい。

また、上記第１および第２実施形態では、増倍ゲート電極下および蓄積ゲート電極下のゲート絶縁膜を、第１絶縁膜および第２絶縁膜からなる２層構造にする例を示したが、本発明はこれに限らず、３層構造以上の積層構造であってもよい。

また、上記第１および第２実施形態では、転送ゲート電極７と転送ゲート電極９との間に増倍ゲート電極８を形成するとともに、転送ゲート電極９と読出ゲート電極１１との間に蓄積ゲート電極１０を形成する例を示したが、本発明はこれに限らず、転送ゲート電極７と転送ゲート電極９との間に蓄積ゲート電極１０を形成するとともに、転送ゲート電極９と読出ゲート電極１１との間に増倍ゲート電極８を設けてもよい。

また、上記第１および第２実施形態では、ｎ型シリコン基板（図示せず）の表面に形成されたｐ型ウェル領域１の表面に転送チャネル３、ＰＤ部４およびＦＤ領域５を形成する例を示したが、本発明はこれに限らず、ｐ型シリコン基板の表面に転送チャネル３、ＰＤ部４およびＦＤ領域５を形成するようにしてもよい。

また、上記第１および第２施形態では、信号電荷として電子を用いた例を示したが、本発明はこれに限らず、基板不純物の導電型および印加する電圧の極性を全て反対にすることにより、信号電荷として正孔を用いるようにしてもよい。

本発明の第１実施形態による撮像装置の全体構成を示した平面図である。第１実施形態による撮像装置に設けられた撮像素子の断面図である。第１実施形態による撮像装置に設けられた撮像素子の拡大断面図である。第１実施形態による撮像装置に設けられた撮像素子の平面図である。第１実施形態による撮像装置に設けられた撮像素子の回路図である。第１実施形態による撮像装置に設けられた撮像素子における電子の転送動作を説明するためのポテンシャル図である。第１実施形態による撮像装置に設けられた撮像素子における電子の転送動作を説明するための信号波形図である。第１実施形態による撮像装置に設けられた撮像素子における電子の転送動作を説明するためのポテンシャル図である。第１実施形態による撮像装置に設けられた撮像素子における電子の転送動作を説明するための信号波形図である。酸化膜と窒化膜とからなるゲート絶縁膜を含む構造について行った実験について説明する図である。酸化膜と窒化膜とからなるゲート絶縁膜を含む構造について行った実験について説明する図である。本発明の第２実施形態による撮像装置に設けられた撮像素子の断面図である。本発明の第２実施形態による撮像装置に設けられた撮像素子の拡大断面図である。

符号の説明

３ａ電子増倍部（増加部）
８増倍ゲート電極（電荷増加電極）
６ａ、６０ａ第１絶縁膜（絶縁膜）
６ｂ、６０ｂ第２絶縁膜（絶縁膜）

Claims

信号電荷を衝突電離させて増加させるための増加部と、
前記増加部に信号電荷を増加させる電圧を印加するための電荷増加電極と、
前記電荷増加電極と前記増加部との間に設けられた絶縁膜とを備え、
前記絶縁膜は、熱酸化膜からなる第１絶縁膜と、前記第１絶縁膜上に形成され、酸化膜からなる第２絶縁膜とを含む、撮像装置。
前記第２絶縁膜は、前記熱酸化膜とは異なる種類の酸化膜を含む、請求項１に記載の撮像装置。