JP2009509319A5 - - Google Patents

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  1. パターン形成された開口部を有する誘電体層と、
    前記パターン形成された開口部内に配置された金属構造と、
    前記金属構造の上に重なる、複数の誘電体キャップ層を含む誘電体キャップとを備え、前記誘電体キャップが内部引張応力を有する、マイクロエレクトロニクス素子のための相互接続構造体。
  2. 前記金属構造が、アルミニウム、銅、タングステン、銀、金及びニッケルから成る群から選択される少なくとも1つの金属を含む、請求項1に記載の相互接続構造体。
  3. 前記金属構造が、前記開口部内に、前記パターン形成された開口部の壁及び底部をライニングする拡散障壁層と、前記拡散障壁層の上に重なる銅の充填材とを含む、請求項1に記載の相互接続構造体。
  4. 前記誘電体層の上面が主表面を画定し、前記パターン形成された開口部が前記主表面と平行な方向に配向された第1のパターン形成された開口部であり、前記金属構造が第1の金属構造であり、前記誘電体層がさらに、前記第1のパターン形成された開口部に対して位置合わせされ、且つ前記主表面に交差する方向に配向された第2のパターン形成された開口部を備え、前記相互接続構造体がさらに、前記第2のパターン形成された開口部内に配置された第2の金属構造を備え、前記第2の金属構造が前記第1の金属構造に導電的に接続されている、請求項1に記載の相互接続構造体。
  5. 前記誘電体キャップが、二酸化シリコン(SiO)、Si、並びにx、y及びzが可変の百分率であるSiCから成る群から選択される少なくとも1つの材料を含む、請求項1に記載の相互接続構造体。
  6. 前記複数の誘電体キャップ層が、少なくとも3つの前記誘電体キャップ層を含み、該誘電体キャップ層の各々が、5オングストロームと50オングストロームとの間の厚さを有する、請求項に記載の相互接続構造体。
  7. 前記金属構造の上に重なり、且つ前記複数の誘電体キャップ層の下に重なる誘電体下層をさらに備え、前記誘電体下層が、実質的に50オングストロームを超える厚さを有する、請求項に記載の相互接続構造体。
  8. 前記金属構造に対して位置合わせされ、且つ前記金属構造と接触する拡散障壁層をさらに備え、前記誘電体キャップが、前記拡散障壁層の上に重なる、請求項1に記載の相互接続構造体。
  9. 前記拡散障壁層が、10オングストロームと500オングストロームとの間の厚さを有する、請求項に記載の相互接続構造体。
  10. 前記金属構造の上面に接触する金属拡散障壁層をさらに備え、前記金属拡散障壁がコバルト合金を含む、請求項1に記載の相互接続構造体。
  11. マイクロエレクトロニクス素子の相互接続構造体を形成する方法であって、
    誘電体層内で開口部をパターン形成するステップと、
    前記パターン形成された開口部内に金属構造を形成するステップと、
    前記金属構造の上に誘電体キャップを形成するステップとを含み、前記誘電体キャップが内部引張応力を有し、
    前記誘電体キャップを形成する前記ステップが、複数の誘電体キャップ層の各々を堆積させるステップと、前記誘電体キャップ層の各々が内部引張応力を有するように、後続の各誘電体キャップ層を堆積する前に前記誘電体キャップ層をプラズマ処理するステップとを含む、
    方法。
  12. 前記金属構造を形成する前記ステップが、前記パターン形成された開口部の壁及び底部をライニングする拡散障壁層を堆積してライニングされた開口部を形成するステップと、前記ライニングされた開口部を銅で充填するステップとを含む、請求項11に記載の方法。
  13. 前記誘電体層の上面が主表面を画定し、前記パターン形成された開口部が前記主表面と平行な第1の方向に配向された第1のパターン開口部であり、前記金属構造が第1の金属構造であり、前記方法が、前記第1のパターン形成された開口部に位置合わせされた第2の開口部をパターン形成するステップをさらに含み、前記第2の開口部は前記第1の方向に交差する第2の方向に配向され、前記金属構造を形成する前記ステップが、前記第2のパターン形成された開口部内に第2の金属構造を形成するステップを含み、前記第2の金属構造が前記第1の金属構造に導電的に接続される、請求項12に記載の方法。
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Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7262133B2 (en) * 2003-01-07 2007-08-28 Applied Materials, Inc. Enhancement of copper line reliability using thin ALD tan film to cap the copper line
US8178436B2 (en) * 2006-12-21 2012-05-15 Intel Corporation Adhesion and electromigration performance at an interface between a dielectric and metal
US7666753B2 (en) * 2007-01-11 2010-02-23 International Business Machines Corporation Metal capping process for BEOL interconnect with air gaps
US8592312B2 (en) * 2007-06-07 2013-11-26 Globalfoundries Inc. Method for depositing a conductive capping layer on metal lines
US7858532B2 (en) * 2007-08-06 2010-12-28 United Microelectronics Corp. Dielectric layer structure and manufacturing method thereof
US7732324B2 (en) * 2007-12-20 2010-06-08 Texas Instruments Incorporated Semiconductor device having improved adhesion and reduced blistering between etch stop layer and dielectric layer
US20090218644A1 (en) * 2008-02-29 2009-09-03 Gill Yong Lee Integrated Circuit, Memory Device, and Method of Manufacturing an Integrated Circuit
US8039966B2 (en) * 2009-09-03 2011-10-18 International Business Machines Corporation Structures of and methods and tools for forming in-situ metallic/dielectric caps for interconnects
DE102009055439A1 (de) * 2009-12-31 2011-07-07 GLOBALFOUNDRIES Dresden Module One Limited Liability Company & Co. KG, 01109 Halbleiterbauelement mit halbleiterbasierten e-Sicherungen mit besserer Programmiereffizienz durch erhöhte Metallagglomeration und/oder Hohlraumbildung
US8461683B2 (en) * 2011-04-01 2013-06-11 Intel Corporation Self-forming, self-aligned barriers for back-end interconnects and methods of making same
US9224643B2 (en) * 2011-09-19 2015-12-29 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for tunable interconnect scheme
US8981466B2 (en) * 2013-03-11 2015-03-17 International Business Machines Corporation Multilayer dielectric structures for semiconductor nano-devices
KR102122593B1 (ko) * 2013-10-22 2020-06-15 삼성전자주식회사 반도체 소자
US9299605B2 (en) * 2014-03-07 2016-03-29 Applied Materials, Inc. Methods for forming passivation protection for an interconnection structure
US11756828B2 (en) 2018-11-20 2023-09-12 Applied Materials, Inc. Cluster processing system for forming a transition metal material
JP7280455B1 (ja) 2022-11-01 2023-05-23 ヤマザキマザック株式会社 加工シミュレーション装置、数値制御旋盤、工作機械システム、ワーク加工方法、および、プログラム

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5300813A (en) 1992-02-26 1994-04-05 International Business Machines Corporation Refractory metal capped low resistivity metal conductor lines and vias
US5695810A (en) 1996-11-20 1997-12-09 Cornell Research Foundation, Inc. Use of cobalt tungsten phosphide as a barrier material for copper metallization
JP3226816B2 (ja) * 1996-12-25 2001-11-05 キヤノン販売株式会社 層間絶縁膜の形成方法、半導体装置及びその製造方法
US6369423B2 (en) * 1998-03-03 2002-04-09 Kabushiki Kaisha Toshiba Semiconductor device with a thin gate stack having a plurality of insulating layers
US6303505B1 (en) 1998-07-09 2001-10-16 Advanced Micro Devices, Inc. Copper interconnect with improved electromigration resistance
US6342733B1 (en) 1999-07-27 2002-01-29 International Business Machines Corporation Reduced electromigration and stressed induced migration of Cu wires by surface coating
US6319819B1 (en) 2000-01-18 2001-11-20 Advanced Micro Devices, Inc. Process for passivating top interface of damascene-type Cu interconnect lines
US6383925B1 (en) 2000-02-04 2002-05-07 Advanced Micro Devices, Inc. Method of improving adhesion of capping layers to cooper interconnects
JP4350337B2 (ja) * 2001-04-27 2009-10-21 富士通マイクロエレクトロニクス株式会社 半導体装置
US6506677B1 (en) 2001-05-02 2003-01-14 Advanced Micro Devices, Inc. Method of forming capped copper interconnects with reduced hillock formation and improved electromigration resistance
US6429128B1 (en) 2001-07-12 2002-08-06 Advanced Micro Devices, Inc. Method of forming nitride capped Cu lines with reduced electromigration along the Cu/nitride interface
WO2003017359A1 (en) * 2001-08-13 2003-02-27 Ebara Corporation Semiconductor device and production method therefor, and plating solution
US7091137B2 (en) 2001-12-14 2006-08-15 Applied Materials Bi-layer approach for a hermetic low dielectric constant layer for barrier applications
US6890850B2 (en) * 2001-12-14 2005-05-10 Applied Materials, Inc. Method of depositing dielectric materials in damascene applications
US20030134499A1 (en) * 2002-01-15 2003-07-17 International Business Machines Corporation Bilayer HDP CVD / PE CVD cap in advanced BEOL interconnect structures and method thereof
US6764951B1 (en) 2002-02-28 2004-07-20 Advanced Micro Devices, Inc. Method for forming nitride capped Cu lines with reduced hillock formation
US6797652B1 (en) 2002-03-15 2004-09-28 Advanced Micro Devices, Inc. Copper damascene with low-k capping layer and improved electromigration reliability
US6617690B1 (en) * 2002-08-14 2003-09-09 Ibm Corporation Interconnect structures containing stress adjustment cap layer
JP2004095865A (ja) * 2002-08-30 2004-03-25 Nec Electronics Corp 半導体装置およびその製造方法
JP4606713B2 (ja) * 2002-10-17 2011-01-05 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US6818557B1 (en) 2002-12-12 2004-11-16 Advanced Micro Devices, Inc. Method of forming SiC capped copper interconnects with reduced hillock formation and improved electromigration resistance
US7102232B2 (en) * 2004-04-19 2006-09-05 International Business Machines Corporation Structure to improve adhesion between top CVD low-k dielectric and dielectric capping layer

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