CN100583427C - 用于微电子元件的金属互连结构 - Google Patents

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Abstract

提供了一种互连结构以及制造所述互连结构的方法。所述互连结构包括具有构图的开口的介质层、在所述构图的开口中设置的金属特征、以及覆盖所述金属特征的介质帽。所述介质帽具有内部拉伸应力，所述应力有助于避免产生沿离开所述金属线路的方向的电迁徙，特别是当所述金属线路具有拉伸应力时。

Description

用于微电子元件的金属互连结构
技术领域
本发明涉及包括微电子布线元件的微电子学以及具有金属互连结构的半导体集成电路。
背景技术
电迁徙是严重影响微电子元件长期可靠性的难题。在作为半导体集成电路(“IC”或“芯片”)的“后段制程”(“BEOL”)结构的铜互连中，该问题尤为严重。电迁徙倾向于发生在水平定向的金属线路(line)的末端和垂直定向的过孔被接合到这样的金属线路的位置处，其主要因为在这样的位置处金属线路会经受不同类型的应力。
失效机理包括铜线路中的空隙形成以及铜的质量输运，该质量输运在作为覆盖铜线路的帽层的介质材料层的界面处发生。这样的失效的常见原因包括在电子流动(“电子风”)的力的作用下金属离子的正向发散向下游移动。淀积后，铜线路包括空位，该空位是在淀积的颗粒之间的微间隙。施加热和/或电流，并经过一段时间，空位倾向于移动并积聚到一起以形成大尺寸的空隙。结果，在电子的预定路径的上游位置处，在金属互连中易形成空隙。
发明内容
根据本发明的一个方面，提供了一种互连结构和形成所述互连结构的方法。所述互连结构包括具有构图的开口的介质层，设置在所述构图的开口中的金属特征，以及覆盖所述金属特征的介质帽。所述介质帽具有内部拉伸应力，这样的应力有助于避免沿离开所述金属线路的方向的所述金属的电迁徙，特别是当所述金属线路具有张应力时。
在本发明的一个实施例中，通过淀积多个薄介质材料层形成所述介质帽，每一个薄介质材料层的厚度小于约50埃。在淀积每一个后续的介质层之前，等离子体处理每一个介质层以便所述介质帽具有内部拉伸应力。
根据本发明的一个实施例，所述金属特征包括选自铝、铜、钨、银、金、和镍的至少一种金属。
优选地，所述金属特征包括扩散阻挡层和铜的填充，所述扩散阻挡层给所述构图的开口的壁和底部加衬里，所述铜的填充覆盖所述开口内的所述扩散阻挡层。
在优选的实施例中，所述介质层的上表面限定了主表面，所述构图的开口为沿平行于所述主表面的方向定向的第一构图的开口，以及所述金属特征是第一金属特征。所述介质层还包括与所述第一构图的开口对准并沿相对于所述主表面的横向方向定向的第二构图的开口。所述互连结构还包括设置在所述第二构图的开口中的第二金属特征，所述第二金属特征被导电地连接至所述第一金属特征。
所述介质帽层包括选自二氧化硅(SiO2)、Si3N4、SiCxNyHz的一种或多种介质材料或介质材料的组合，其中x、y、z是可变的百分比。
在一个实施例中，以叠层的形式依次形成多个介质帽层，每一个所述介质帽层具有内部拉伸应力。
所述多个介质帽层包括至少三个介质帽层，每一个所述介质帽层具有约5埃到50埃之间的厚度。
可以提供介质垫层，所述介质垫层在所述多个介质帽层之下并覆盖所述金属特征，所述介质垫层具有基本上大于50埃的厚度。
扩散阻挡层与所述金属特征对准并接触所述金属特征，并且所述介质帽层覆盖所述扩散阻挡层。优选地，所述扩散阻挡层具有在约10埃到约500埃之间的厚度。
根据本发明的另一方面，提供了一种集成电路。所述集成电路包括互连结构，所述互连结构包括具有构图的开口的介质层和设置在所述构图的开口中的金属特征。在所述金属特征之上设置介质帽，所述介质帽具有内部拉伸应力。
根据本发明的另一方面，提供了一种用于形成互连结构的方法。根据这样的方法，在介质层中构图开口。在所述构图的开口中形成金属特征。在所述金属特征之上形成介质帽，所述介质帽具有内部拉伸应力。
根据一个实施例，可以在形成所述介质帽之前，淀积与所述金属特征的上表面接触的金属阻挡层。根据本发明的所述方面，所述金属阻挡层包括钴的合金。在所述实施例中，所述金属阻挡层具有约10埃到约500埃之间的厚度。
附图说明
现在将通过实例，并参考下列附图，描述本发明的实施例，在附图中：
图1是根据本发明的实施例的在制造期间的半导体芯片结构的截面视图；
图2是根据本发明的实施例的在图1的制造步骤之后的制造步骤期间的半导体芯片结构的截面视图；
图3是根据本发明的实施例的在图2的制造步骤之后的制造步骤期间的半导体芯片结构的截面视图；
图4是根据本发明的实施例的半导体芯片结构的截面视图；
图5是根据本发明的另一实施例的半导体芯片结构的截面视图；以及
图6是根据本发明的又一实施例的半导体芯片结构的截面视图。
具体实施方式
根据这里的本发明的实施例，一个目的是减小铜自芯片的金属线路向外的不希望的输运。另一个目的是在过孔与金属线路之间的界面处避免或减小空隙的发生。
图1是根据本发明的实施例的微电子元件或芯片的一部分的截面视图，其中通过在构图的开口105中形成的金属填充101来提供多个金属互连。图1示例了这样的制造步骤，其中已形成了层间介质层或“ILD”102。典型地，ILD覆盖半导体芯片100的有源半导体层110，该有源半导体层包括通过称为“前段制程”的处理形成的一个或多个有源器件和导电互连(未示出)，这样的导电互连为至金属填充101的连接提供了基底。典型地，在ILD内以这样的线路图形的形式设置多个构图的开口105，该线路图形沿介质层102的上表面所限定的主表面108水平延伸，或沿平行于这样的表面的方向延伸。在每一个构图的开口内，淀积扩散阻挡层103以为每一个开口的壁和底部加衬里，之后淀积金属101以填充在每一个开口内的剩余空间。典型地，在这些步骤之后是平坦化工艺，例如化学机械抛光(“CMP”)工艺，该工艺去除了在构图的开口105的外部的接触ILD 102的上表面108的任何的多余金属。
用于填充介质层102中的每一个开口的金属101优选为不易发生破坏性腐蚀并具有良好的导电特性的金属，例如贵金属。然而，在集成电路或芯片的BEOL制造期间，几种金属和金属合金特别适合于形成导电互连线路。这样的金属包括铝、铜、钨、银、金、铝-铜以及镍。在特定的实施例中，用于填充介质层102中的构图的开口105的金属101基本上由铜构成。当金属填充101包括易扩散穿过介质层的铜或其它金属时，即当金属具有“高扩散系数”时，优选在作为阻挡层的金属或金属化合物层之上形成层101。扩散阻挡层阻止铜从金属填充101扩散到邻近金属线路的壁和底部的ILD 102中。优选通过溅射形成阻挡层，使用化学气相淀积(“CVD”)、或原子层淀积(“ALD”)淀积不与铜反应的金属或金属的化合物，使阻挡层不影响铜的导电特性或不与ILD102的介质材料发生反应从而不影响其介质特性。公知这样的阻挡层并不需要进一步讨论。
接下来，参考图2，  使ILD102的暴露的主表面108和金属填充的线路图形101经受等离子体处理，优选使用氨和氮种(species)(NH3和N2)，或可选的氢(H2)的组合。
在等离子体处理之后，淀积介质帽层215。第一介质帽层215包括能够保持相对于金属填充的线路图形的应力的任何的介质材料或介质材料的组合。优选地，第一介质帽层基本上由这样的一种或多种介质材料或介质材料的组合构成，该一种或多种介质材料或介质材料的组合选自二氧化硅(SiO2)、氮化硅(Si3N4)、或其它硅的化合物介质例如SiCxNyHz，其中x、y、z是可变的百分比。优选原位(in situ)进行等离子体处理和介质帽淀积，即，在同一工艺腔或在具有一个或多个连接的腔的同一工具中进行等离子体处理和介质帽淀积。以这样的方式，可以进行上述处理而不必在等离子体处理ILD的表面之后为淀积介质帽人工地从腔中移出衬底。在一个实施例中，将第一介质帽层215淀积至小于约50埃的厚度以覆盖ILD102的上表面108。在淀积之后，使第一介质帽层215的暴露的上表面225经受第二等离子体处理。第二等离子体处理将拉伸应力赋予第一介质帽层215。
之后，参考图3，淀积第二介质帽层226以覆盖第一介质帽层的上表面225。与第一介质帽层215相似，优选将第二介质帽层226形成至小于约50埃的厚度。与第一介质帽层215相似，第二介质帽层包括能够保持应力的任何的介质材料或介质材料的组合。优选地，第二介质帽层基本上由这样的一种或多种介质材料或介质材料的组合构成，该一种或多种介质材料或介质材料的组合选自二氧化硅、氮化硅、以及硅、碳、氮和氢的化合物，该硅、碳、氮和氢的化合物的形式为SiCxNyHz，其中x、y、z是可变的百分比。优选地，第二介质帽层基本上由与第一介质帽层相同的介质材料构成。与第一介质帽层相似，在淀积之后优选使用与在第一介质帽层的等离子体处理期间所使用的种相同的种，使第二介质帽层226的上表面230同样经受等离子体处理以控制淀积的第二介质帽层的拉伸应力。例如，等离子体处理可以包括作为反应种的氨和氮或可选的氢的混合物。与第一介质帽层的情况相同，优选地，原位进行这些淀积和等离子体处理工艺。
在第二介质帽层226的淀积和等离子体处理之后，淀积第三介质帽层236以覆盖第二介质帽层的上表面230。与第一和第二介质帽层215和226相似，将第三介质帽236层形成至小于约50埃的厚度。与第一和第二介质帽层215和226相似，第三介质帽层包括能够保持应力的任何的介质材料或介质材料的组合。优选地，第三介质帽层基本上由这样的一种或多种介质材料或介质材料的组合构成，该一种或多种介质材料或介质材料的组合选自二氧化硅、氮化硅、以及形式为SiCxNyHz的硅、碳、氮和氢的化合物。此外，优选地，第三介质帽层236基本上由与第一和第二介质帽层相同的介质材料构成。与用于第一和第二介质帽层的等离子体处理相同，在淀积之后优选使用与在第一和第二介质帽层的等离子体处理期间所使用的种相同的种，使第三介质帽层236的上表面240同样经受等离子体处理以控制或产生第三介质帽层的拉伸应力。例如，等离子体处理包括作为反应种的氨和氮或可选的氢的混合物。与第一和第二介质帽层的情况相同，优选原位进行这些淀积和等离子体处理工艺。
依次淀积各介质帽层和等离子体处理的目的是获得具有内部拉伸应力的介质帽层。具有内部拉伸应力的介质帽层将在其接触的金属填充材料101的表面处施加压缩应力。结果，金属填充例如铜填充不易对其接触的金属特征施加拉伸应力，而拉伸应力会导致上述背景技术中的问题。注意，使用的介质帽层的数目和与其制造相关的参数不是最重要的。更具体而言，介质帽的内部拉伸应力的大小和稳定性具有较高的重要性。因此，如果淀积单层的介质帽材料来获得所需要的具有希望的量值和特性的内部拉伸应力，那么单个的这样的介质帽层便可以满足要求。另一方面，如果需要三个以上的这样的介质帽层来获得这些特性，那么需要根据上述方法淀积和等离子体处理三个以上的这样的介质帽层。
图4是截面视图，示例了包括根据上述方法制造的金属互连的有源半导体芯片100的优选实施例。在该实施例中，金属线路115沿水平方向定向，即沿图4中进入和穿出纸张的方向，该方向还平行于ILD102的上表面108。垂直定向的导电过孔118导电接触覆盖有源半导体层110的有源区域112的金属硅化物层122，以在有源区域112与金属线路115之间提供导电通讯。ILD102电隔离过孔118和金属线路115与半导体芯片100的其它特征。在一个实施例中，使用金属例如钨或与用于填充金属线路115的金属相同金属例如铜，来填充导电过孔118。在具有金属线路的情况下，当使用金属例如具有高扩散系数的铜填充过孔118时，优选地使用阻挡材料119为过孔118的壁加衬里。可选地，可以用掺杂的多晶硅或硅的化合物，例如导电的或金属硅化物填充导电过孔118，或者可以使用掺杂的多晶硅与导电的硅的化合物的组合来填充过孔118。在该情况下，当不必阻止这样的包含硅的导电填充从过孔扩散到ILD中时，阻挡层119可以存在也可以不存在。
图4还示例了在第二层间介质层(“ILD2”)302中设置的第二层金属线路315的结构，其中该第二层间介质层302覆盖形成在第一层间介质层(ILD 102)中的金属互连，在第二层金属线路315上覆盖以三个介质帽层415、426以及436的形式设置的介质帽。在示例性的设置中，沿平行于第一ILD 102的上表面108的水平方向定向金属互连线路315，金属互连线路315沿相对于金属线路115的方向的横向方向。与第一金属线路115相似，在介质层ILD2(302)的构图的开口中淀积第二层金属线路315。依次淀积和等离子体处理介质帽层415、426以及436以覆盖第二层金属线路从而在作为界面的第二金属线路315的上表面308处施加压缩应力。优选地，通过导电过孔318将第二层金属线路315导电连接至设置在第一ILD102中的金属线路的金属填充101。
优选地，通过在ILD2 302和存在的介质帽层215、226和236中蚀刻垂直定向的开口来提供导电过孔318。之后，优选地，淀积扩散阻挡层319以给过孔318的壁加衬里和给在过孔之上的水平定向的开口的壁和底部加衬里。然后，以与上述用于在第一ILD102中形成金属线路的方式相同的方式，淀积金属层以填充剩余的开口，随后进行CMP工艺以形成金属线路。随后，如图4所进一步示出的，依次淀积和等离子体处理一系列的介质帽层，直到介质帽具有希望的内部应力特性和稳定性。介质帽层包括能够保持应力的任何的介质材料或介质材料的组合。然而，优选地，介质帽层基本上由这样的一种或多种介质材料或介质材料的组合构成，该一种或多种介质材料或介质材料的组合选自二氧化硅、氮化硅、以及SiCxNyHz形式的硅、碳、氮和氢的化合物，其中x、y、z是可变的百分比。
图5示例了上述实施例的变化。在该变化中，在依次淀积和等离子体处理一系列的单独的相对薄的介质帽层215、226和236之前，首先淀积较厚的介质帽层310覆盖ILD 102和其中的金属线路图形101。在该实施例中，较厚的介质层优选具有在约50埃到约500埃之间的厚度。该层310可以包括能够保持应力的任何的介质材料或介质材料的组合。优选地，层310基本上由这样的一种或多种介质材料或介质材料的组合构成，该一种或多种介质材料或介质材料的组合选自二氧化硅、氮化硅、或根据公式SiCxNyHz的硅、碳、氮和氢的化合物，其中x、y、z是可变的百分比。优选地，介质层310基本上由与形成覆盖介质帽层215、226和236的材料相同的材料构成。在优选的实施例中，通过淀积一种或多种介质材料形成较厚的介质层310，该一种或多种介质材料选自二氧化硅、氮化硅、或根据公式SiCxNyHz的硅、碳、氮和氢的化合物，其中x、y、z是可变的百分比，之后以上述的方式进行等离子体处理。
在图6的截面视图所示例的另一实施例中，在形成具有拉伸应力的介质帽层215、226和236之前，选择性地淀积金属盖帽层410以覆盖每一个金属线路101。优选地，这样的金属盖帽层作为扩散阻挡层，其有助于防止金属线路101内的金属例如具有高扩散系数的铜扩散到介质帽层或ILD102中。优选地，这样的金属盖帽层基本上由这样的金属化合物构成，该金属化合物与铜匹配并可以被选择性地淀积到金属线路101上，例如通过电镀敷或无电镀敷镀敷到金属线路101上。在示例性的实施例中，金属盖帽层410基本上由选自CoWP、CoSnP、CoP、CoB、CoSnB、以及CoWB的一种或多种化合物构成。优选地，金属盖帽层具有约10埃到500埃之间的厚度。优选地，在通过例如CMP工艺去除由形成金属线路的先前的处理所产生的过量金属之后，将金属盖帽层选择性地淀积到金属线路上。
虽然根据一些优选的实施例描述了本发明，但是本领域的技术人员将理解，可以做出许多修改和改进而不背离本发明的真实范围，仅仅由所附权利要求限定本发明的范围。

Claims (17)

1.一种互连结构，包括：
介质层，具有构图的开口；
金属特征，设置在所述构图的开口中；以及
介质帽，包括多个介质帽层，覆盖所述金属特征，所述介质帽具有内部拉伸应力。
2.根据权利要求1的互连结构，其中所述金属特征包括选自铝、铜、钨、银、金、以及镍的至少一种金属。
3.根据权利要求1的互连结构，其中所述金属特征包括扩散阻挡层和铜的填充，所述扩散阻挡层为所述构图的开口的壁和底部加衬里，所述铜的填充覆盖所述开口内的所述扩散阻挡层。
4.根据权利要求1的互连结构，其中所述介质层的上表面限定了主表面，所述构图的开口为沿平行于所述主表面的方向定向的第一构图的开口，所述金属特征是第一金属特征，以及所述介质层还包括与所述第一构图的开口对准并沿相对于所述主表面的横向方向定向的第二构图的开口，所述互连结构还包括在所述第二构图的开口中设置的第二金属特征，所述第二金属特征被导电地连接至所述第一金属特征。
5.根据权利要求1的互连结构，其中所述介质帽包括选自二氧化硅(SiO2)、Si3N4、以及SiCxNyHz的至少一种材料，其中x、y、z是可变的百分比。
6.根据权利要求1的互连结构，其中所述多个介质帽层包括至少三个所述介质帽层，每一个所述介质帽层具有5埃到50埃之间的厚度。
7.根据权利要求6的互连结构，还包括覆盖所述金属特征并在所述多个介质帽层之下的介质垫层，所述介质垫层具有大于50埃的厚度。
8.根据权利要求1的互连结构，还包括对准所述金属特征并接触所述金属特征的扩散阻挡层，其中所述介质帽覆盖所述扩散阻挡层。
9.根据权利要求8的互连结构，其中所述扩散阻挡层具有10埃到500埃之间的厚度。
10.根据权利要求1的互连结构，还包括与所述金属特征的上表面接触的金属扩散阻挡层，所述金属扩散阻挡层包括钴的合金。
11.一种集成电路，包括权利要求1至10中的任何一项的互连结构。
12.一种形成微电子元件的互连结构的方法，包括以下步骤：
在介质层中构图开口；
在所述构图的开口中形成金属特征；以及
在所述金属特征之上形成介质帽，所述介质帽具有内部拉伸应力；
其中形成所述介质帽的所述步骤包括淀积多个介质帽层中的每一个介质帽层并在淀积每一个后续的介质帽层之前等离子体处理每一个所述介质帽层以便每一个所述介质帽层具有内部拉伸应力。
13.根据权利要求12的方法，其中所述金属特征包括选自铝、铜、钨、银、金、以及镍的至少一种金属。
14.根据权利要求12的方法，其中形成所述金属特征的所述步骤包括淀积扩散阻挡层为所述构图的开口的壁和底部加衬里从而形成具有衬里的开口并使用铜填充所述具有衬里的开口。
15.根据权利要求14的方法，其中所述介质层的上表面限定了主表面，所述构图的开口为沿平行于所述主表面的第一方向定向的第一构图的开口以及所述金属特征是第一金属特征，所述方法还包括构图对准所述第一构图的开口的第二开口，所述第二开口被定向为沿第二方向，所述第二方向是相对于所述第一方向的横向方向，以及形成所述金属特征的所述步骤包括在所述第二构图的开口中形成第二金属特征，所述第二金属特征被导电地连接至所述第一金属特征。
16.根据权利要求12的方法，还包括在形成所述多个介质帽层之前在所述金属特征之上形成介质垫层。
17.根据权利要求12的方法，还包括在形成所述介质帽之前选择性地淀积接触所述金属特征的上表面的金属阻挡层。
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