JP2009302912A - クロック生成回路 - Google Patents

Abstract

【課題】ロングタームジッタを正確に評価し、回路の誤動作を未然に防ぐ。
【解決手段】第１オシレータ１０は、基準クロックＣＫｒｅｆを生成する。ＰＬＬ回路１４は、第１オシレータ１０からの基準クロックＣＫｒｅｆにもとづいて出力クロックＣＫｏｕｔを生成する。異常発振監視部２０は、基準クロックＣＫｒｅｆを分岐して受け、基準クロックＣＫｒｅｆの周期の整数倍の所定時間経過後にアサートされる基準タイミング信号Ｓ１を生成する。異常発振監視部２０は、出力クロックＣＫｏｕｔのエッジのタイミングが基準タイミング信号Ｓ１のエッジに応じて規定される所定の範囲から逸脱するとき、異常検出信号Ｓ２をアサートする。
【選択図】図１

Description

本発明は、クロック生成回路に関する。

通信機器や液晶ディスプレイをはじめとするさまざまな電子機器に、機器内で必要とされる周波数のクロックを生成するための位相ロックループ回路（以下、ＰＬＬ回路という）が搭載される。携帯電話端末や無線ＬＡＮ（Local Area Network）端末などの通信機器、あるいは液晶ディスプレイ装置に使用されるクロックには、ショートタームジッタ（ＳＴＪ）とロングタームジッタ（ＬＴＪ）が所定の規格を満たすことが要求される。

ショートタイムジッタとは、たとえばクロックの１パルス分（あるいは数パルス分）の周期の変動量を示す。これに対して、ロングタームジッタとは累積ジッタとも呼ばれ、ある基準時刻から、クロックの周期より十分長い期間の経過後の測定時刻における、クロックの位相を示す値であり、長期的なクロックの安定性の指標である。

ＰＬＬ回路を利用してクロックを生成する場合、ショートタームジッタとロングタームジッタはトレードオフの関係にある。つまりショートタームジッタを優先して設計すると、ロングタームジッタが大きくなる場合がある。電子機器の実動作時に何らかの原因で異常が発生し、ロングタームジッタが劣化すると、装置全体の動作に支障をきたすことになる。そこでロングタームジッタを監視する機能が望まれる。特許文献１には、ジッタを測定するクロック評価回路が開示される。
特開平３−９２７７７号公報

特許文献１に記載の技術では、被測定クロックにもとづいてジッタ量を判定するための判定基準クロックを生成し、判定基準クロックと被測定クロックのタイミングにもとづいてジッタを評価する。したがって被測定クロックが有するジッタによって、判定基準クロックがジッタを有することになるため、判定精度が問題となる。

本発明はかかる課題に鑑みてなされたものであり、その目的は、ロングタームジッタを高精度で監視可能なクロック生成回路の提供にある。

本発明のある態様のクロック生成回路は、基準クロックを生成する第１オシレータと、第１オシレータからの基準クロックにもとづいて出力クロックを生成する位相ロックループ回路と、基準クロックを分岐して受け、当該基準クロックのあるエッジを始点として、基準クロックの周期の整数倍の所定時間経過後にエッジを有する基準タイミング信号を生成する基準タイミング信号生成部と、出力クロックのエッジのタイミングが基準タイミング信号のエッジに応じて規定される所定の範囲から逸脱するとき、異常検出信号をアサートする異常発振監視部と、を備える。
この態様によると、基準タイミング信号がＰＬＬ回路のジッタの影響を受けないため、出力クロックのロングタームジッタを高精度で検証できる。

基準タイミング信号生成部は、基準クロックを分周して基準タイミング信号を生成してもよい。これにより基準クロックの整数倍の所定時間を測定できる。

異常発振監視部は、出力クロックより高い周波数を有する測定用クロックを生成する第２オシレータと、基準タイミング信号と出力クロックの位相差を、測定用クロックでカウントするカウンタと、を含んでもよい。異常発振監視部は、カウンタのカウント値が所定の範囲から逸脱したとき、異常検出信号をアサートしてもよい。

ある態様のクロック生成回路は、異常検出信号がアサートされると、位相ロックループ回路および基準タイミング信号生成部に対する基準クロックの供給を停止してもよい。

本発明によれば、ロングタームジッタを高精度に検出できる。

以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。

図１は、本発明の実施の形態に係るクロック生成回路１００の構成を示すブロック図である。クロック生成回路１００は、第１オシレータ１０、第１分岐回路１２、ＰＬＬ回路１４、基準タイミング信号生成部１６、第２分岐回路１８、異常発振監視部２０、プロセッサ２６、警報部２８を備える。

第１オシレータ１０はたとえば水晶振動子などであり、クロック生成回路１００が搭載される電子機器内で基準となる基準クロックＣＫｒｅｆを生成する。基準クロックＣＫｒｅｆは、クロック生成回路１００以外の図示しないその他のブロックへも供給される。基準クロックＣＫｒｅｆは第１分岐回路１２に入力され、２系統に分岐される。分岐された一方の基準クロックＣＫｒｅｆ１は、ＰＬＬ回路１４に入力され、他方の基準クロックＣＫｒｅｆ２は、基準タイミング信号生成部１６に入力される。

第１分岐回路１２は単に信号を２系統に分岐する配線でもよい。より好ましくは、第１分岐回路１２は、入力端子が共通に接続された２つのバッファを含んで構成されてもよい。第１分岐回路１２によって、２つの基準クロックＣＫｒｅｆ１、ＣＫｒｅｆ２の位相が調節される。この点は後述する。

ＰＬＬ回路１４は、基準クロックＣＫｒｅｆにもとづいて出力クロックＣＫｏｕｔを生成する回路である。ＰＬＬ回路１４はたとえば、図示しないＶＣＯ（電圧制御発振器）、分周器、位相比較器、ループフィルタを含む一般的な構成を有する。ＶＣＯは与えられた制御電圧に応じた周波数で発振する。分周器は、ＶＣＯの出力を所定の分周比Ｎ（Ｎは整数）で分周する。位相比較器は、基準クロックＣＫｒｅｆのエッジと分周器の出力のエッジとの位相差に応じた電圧（電流）を生成する。位相比較器の出力はループフィルタによってフィルタリングされ、制御電圧としてＶＣＯに与えられる。ＰＬＬ回路１４によって、基準クロックＣＫｒｅｆのＮ倍の周波数を有する出力クロックＣＫｏｕｔが生成される。

出力クロックＣＫｏｕｔは、第２分岐回路１８によって２系統に分岐され、一方の出力クロックＣＫｏｕｔ１はクロック生成回路１００の外部の回路ブロックへと供給される。他方の出力クロックＣＫｏｕｔ２は後段の異常発振監視部２０へと入力される。

基準タイミング信号生成部１６は、第１分岐回路１２によって分岐された基準クロックＣＫｒｅｆ２を受ける。基準タイミング信号生成部１６は、基準クロックＣＫｒｅｆ２のあるエッジを始点として、基準クロックＣＫｒｅｆ２の周期Ｔｐの整数倍（ｍ倍とする）の所定時間τ（＝Ｔｐ×ｍ）経過後にエッジを有する（つまりアサートされる）基準タイミング信号Ｓ１を生成する。たとえば基準タイミング信号生成部１６は、基準クロックＣＫｒｅｆ２を分周する分周器を利用して構成できる。あるいは基準タイミング信号生成部１６は、基準クロックＣＫｒｅｆ２を所定数ｍ回カウントするカウンタで構成してもよい。

異常発振監視部２０は、出力クロックＣＫｏｕｔ２のエッジのタイミングが、基準タイミング信号Ｓ１のエッジに応じて規定される所定の範囲から逸脱するとき、異常状態を示す異常検出信号Ｓ２をアサートする。

本実施の形態において、異常発振監視部２０は、第２オシレータ２２、カウンタ２４を含む。第２オシレータ２２は、出力クロックＣＫｏｕｔ１より高い周波数を有する測定用クロックＣＫｍを生成する。

たとえば第２オシレータ２２は、基準クロックＣＫｒｅｆもしくは出力クロックＣＫｏｕｔを逓倍するＰＬＬ回路で構成してもよい。この場合、測定用クロックＣＫｍが、出力クロックＣＫｏｕｔおよび基準タイミング信号Ｓ１と同様に、基準クロックＣＫｒｅｆと同期して生成される。あるいは、第２オシレータ２２は基準クロックＣＫｒｅｆや出力クロックＣＫｏｕｔとは無関係に自律的に発振する発振器であってもよい。

カウンタ２４は、基準タイミング信号Ｓ１のエッジと出力クロックＣＫｏｕｔ２の位相差つまりはロングタームジッタを、測定用クロックでカウントする。異常発振監視部２０は、カウンタ２４のカウント値が所定の範囲から逸脱したとき、異常検出信号Ｓ２をアサートする。所定の範囲は、レジスタなどにより設定、変更可能であることが好ましい。

プロセッサ２６は異常検出信号Ｓ２を受け、クロック生成回路１００における異常状態の発生の有無を判定する。プロセッサ２６は、異常検出信号Ｓ２がアサートされると停止信号ＳＴＯＰをアサートし、ＰＬＬ回路１４および基準タイミング信号生成部１６に対する基準クロックＣＫｒｅｆ１、ＣＫｒｅｆ２の供給を停止する。その結果、出力クロックＣＫｏｕｔの生成が停止し、外部へと供給されなくなる。

第１分岐回路１２がバッファを含む場合、バッファを遮断することにより、基準クロックＣＫｒｅｆ１、ＣＫｒｅｆ２の供給を停止することができる。その他、バッファを遮断する代わりに、基準クロックの経路上にスイッチ（トランスファゲート）を設け、スイッチをオフしてもよいし、あるいは第１オシレータ１０を遮断することにより、基準クロックＣＫｒｅｆを停止してもよい。

警報部２８は、異常検出信号Ｓ２がアサートされると、プロセッサ２６からの指示にしたがって、異常の発生をユーザに通知する。たとえば警報部２８には、プロセッサ２６からの指示にしたがって発光する発光素子や、警報音を発するスピーカが利用できる。

以上がクロック生成回路１００の構成である。続いてクロック生成回路１００の動作を説明する。図２は、図１のクロック生成回路１００の動作状態を示すタイムチャートである。図２のタイムチャートの縦軸もしくは横軸は、理解を容易とするために適宜拡大、縮小したものであり、また示される各波形も、理解の容易のために簡略化されている。特に同図に示されるＣＫｏｕｔ２およびＣＫｍは、上３段のある期間を時間軸上に拡大して示される。

基準タイミング信号生成部１６は、基準クロックＣＫｒｅｆ２の時刻ｔ０に発生するエッジを基準として、所定時間τ経過後の時刻ｔ１にハイレベルへと遷移する基準タイミング信号Ｓ１を生成する。異常発振監視部２０は、出力クロックＣＫｏｕｔ２と基準タイミング信号Ｓ１の位相差にもとづいて、ロングタームジッタを評価する。具体的には、基準タイミング信号Ｓ１のエッジのタイミングを基準として、それより前にｉクロック分（図２ではｉ＝２）の期間τ２と、それより後ろにｊクロック分（図２ではｊ＝３）の期間τ３とを、所定の範囲に設定する。異常発振監視部２０は、出力クロックＣＫｏｕｔ２のエッジが、この範囲に含まれるとき発振状態を正常と判定し、逸脱するとき異常と判定する。

もし異常発振監視部２０によって異常と判定された場合、直ちにあるいは所定時間経過後に、プロセッサ２６は停止信号ＳＴＯＰをアサートする。その結果、出力クロックＣＫｏｕｔの生成が停止する。

このように、実施の形態に係るクロック生成回路１００によれば、ロングタームジッタを評価する際の評価ポイントを示す基準タイミング信号Ｓ１を、評価対象の出力クロックＣＫｏｕｔと起源を同じくする基準クロックＣＫｒｅｆにもとづいて生成するため、ロングタームジッタを正確に評価することが可能となる。

なお、異常発振監視部２０に入力される出力クロックＣＫｏｕｔ２および基準タイミング信号Ｓ１の位相は、ロングタームジッタの量が０（ゼロ）の状態において合致することが望ましい。言い換えれば、この条件を満たすように、評価対象のクロックの経路（ＣＫｒｅｆ１、ＣＫｏｕｔ、ＣＫｏｕｔ２）の信号遅延と、基準タイミング信号の経路（ＣＫｒｅｆ２、Ｓ１）の信号遅延を調整する必要がある。上述のように第１分岐回路１２を２つのバッファとして構成した場合、インバータの素子遅延を利用してこの調整を実現できる。あるいは少なくとも一方の信号経路上に、タイミング調整用の遅延素子を設けてもよい。

実施の形態に係るクロック生成回路１００によれば、異常が検出された場合、図示しない外部回路に対する出力クロックＣＫｏｕｔの供給が停止するため、ロングタームジッタが規格を満たさない異常状態で、電子機器が動作し続けるのを防止できる。

以上、本発明について、実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例について説明する。

たとえば実施の形態では、プロセッサ２６は、異常検出信号Ｓ２がアサートされると基準クロックＣＫｒｅｆの供給を遮断したが、本発明はそれに限定されず、別の処理を行ってもよい。別の処理とは、通信装置であれば通信先の端末への通知などが含まれる。また異常の発生を認識したユーザからの指示にもとづいて、基準クロックＣＫｒｅｆの供給を停止する機能を設けてもよい。

実施の形態では、異常発振監視部２０が測定用クロックＣＫｍを利用したカウンタで構成される場合を説明したが、本発明はそれに限定されない。つまり異常発振監視部２０、基準タイミング信号Ｓ１に応じて定められる所定の時間範囲（τ２、τ３）に、出力クロックＣＫｏｕｔ２のエッジが含まれるか否かを評価すればよく、その構成はいかなるものであっても構わない。たとえばＣＲ時定数回路などのアナログ回路を利用してもよい。

本発明の実施の形態に係るクロック生成回路の構成を示すブロック図である。 図１のクロック生成回路の動作状態を示すタイムチャートである。

符号の説明

１００…クロック生成回路、１０…第１オシレータ、１２…第１分岐回路、１４…ＰＬＬ回路、１６…基準タイミング信号生成部、１８…第２分岐回路、２０…異常発振監視部、２２…第２オシレータ、２４…カウンタ、２６…プロセッサ、Ｓ１…基準タイミング信号、Ｓ２…異常検出信号。

Claims (4)

1. 基準クロックを生成する第１オシレータと、
   前記第１オシレータからの前記基準クロックにもとづいて出力クロックを生成する位相ロックループ回路と、
   前記基準クロックを分岐して受け、当該基準クロックのあるエッジを始点として、前記基準クロックの周期の整数倍の所定時間経過後にエッジを有する基準タイミング信号を生成する基準タイミング信号生成部と、
   前記出力クロックのエッジのタイミングが前記基準タイミング信号のエッジに応じて規定される所定の範囲から逸脱するとき、異常検出信号をアサートする異常発振監視部と、
   を備えることを特徴とするクロック生成回路。
2. 前記基準タイミング信号生成部は、前記基準クロックを分周して前記基準タイミング信号を生成することを特徴とする請求項１に記載のクロック生成回路。
3. 前記異常発振監視部は、
   前記出力クロックより高い周波数を有する測定用クロックを生成する第２オシレータと、
   前記基準タイミング信号と前記出力クロックの位相差を、前記測定用クロックでカウントするカウンタと、
   を含み、
   前記カウンタのカウント値が所定の範囲から逸脱したとき、前記異常検出信号をアサートすることを特徴とする請求項１に記載のクロック生成回路。
4. 前記異常検出信号がアサートされると、前記位相ロックループ回路および前記基準タイミング信号生成部に対する前記基準クロックの供給を停止することを特徴とする請求項１から３のいずれかに記載のクロック生成回路。

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