JP5338577B2 - 同期伝送装置及びジッタ抑圧方法 - Google Patents

Description

本発明は、同期伝送装置及びジッタ抑圧方法に関する。本発明は、例えばＳＯＮＥＴ（Synchronous Optical NETwork：同期光伝送網）／ＳＤＨ（Synchronous Digital Hierarchy：同期デジタル・ハイアラーキ）等の同期伝送装置におけるクロック同期回路等に適用される。

ＳＯＮＥＴ／ＳＤＨ等の同期伝送装置は、従属同期を行うためのクロック同期回路を備える。クロック同期回路の一般的な回路構成例を図１５に示す。図１５はディジタルＰＬＬ回路を用いたクロック同期回路の構成例を示している。ディジタルＰＬＬ回路は、ディジタル回路１５＿１とＰＬＬ（Phase Locked Loop）回路１５＿２と固定発振器（ＯＳＣ）１５＿３とを備える。

ディジタル回路１５＿１は、入力クロックから基準クロックを生成する。ＰＬＬ回路１５＿２は、ディジタル回路１５＿１により生成された基準クロックの位相に同期した出力クロックを生成する。固定発振器（ＯＳＣ）１５＿３は、ディジタル回路１５＿１にシステムクロックを供給する。

入力クロックは伝送網の網同期クロックで、クロック源となるＤＣＳ（Digital Clock Supply）やＣＳＭ（Clock Supply Module）からのクロックや、伝送路の主信号から抽出したクロックである。出力クロックは、装置内での主信号転送用のクロックや、伝送路に主信号を送信する際に用いられるクロック源で、入力クロックに従属同期したクロックである。

固定発振器（ＯＳＣ）１５＿３には、入力クロックをディジタル処理して基準クロックを生成するために十分に高い周波数のシステムクロックを出力する発振器で、かつ簡単に入力クロックから基準クロックが生成されるよう、入力クロックの数十〜数百の整数倍の周波数の発振器が用いられる。

また、ディジタル回路１５＿１は、固定発振器（ＯＳＣ）１５＿３から供給されるシステムクロックで動作し、ＰＬＬ回路１５＿２へ供給する基準クロックを、固定発振器（ＯＳＣ）１５＿３のシステムクロックの分周により生成する。従って、固定発振器（ＯＳＣ）１５＿３の周波数安定度は、そのまま基準クロックの安定度、及びＰＬＬ回路１５＿２の出力クロックの安定度となり、最終的には装置全体のクロック安定度となるため、周波数安定度の高い水晶発振器が用いられる。

ここで、単に入力クロックに同期した出力クロックを出力するだけなら、入力クロックを直接ＰＬＬ回路１５＿２に入力して、ＰＬＬ回路１５＿２で入力クロックに同期した出力クロックを生成させれば良く、ディジタル回路１５＿１及び固定発振器（ＯＳＣ）１５＿３は不要である。

しかし、同期伝送装置等は、入力クロックが異常（入力断や信号品質低下）となった場合でも、主信号の伝送を正常に持続する機能が要求される。そのために、ディジタル回路１５＿１は、正常時の入力クロックの周波数（周期）及び位相の値を記憶し、入力クロックの異常時には、記憶した周波数（周期）及び位相の値に基づいて基準クロックを再生し、自走する構成を有している。

ディジタル回路１５＿１は、固定発振器（ＯＳＣ）１５＿３からのシステムクロックで動作するため、基準クロックは、該システムクロックの周期を単位として位相が制御される。該基準クロックを入力するＰＬＬ回路１５＿２の位相も、固定発振器（ＯＳＣ）１５＿３からのシステムクロックの周期を単位として制御される。

そのため、ＰＬＬ回路１５＿２から出力される出力クロックには、固定発振器（ＯＳＣ）１５＿３のシステムクロックの１周期分の位相変動が潜在するが、ＰＬＬ回路１５＿２における位相変動に対する減衰特性により急激な位相変動（ジッタ）が抑圧される。しかし、ＰＬＬ回路１５＿２では緩やかな移動変動を抑圧することができない。

図１６は同期伝送装置におけるクロックの周波数変動の例を表している。１６＿１は入力クロックの周波数偏差の時系列グラフを示し、１６＿２は固定発振器（ＯＳＣ）のシステムクロックの周波数偏差の時系列グラフを示している。入力クロック及びシステムクロック（固定発振器ＯＳＣ）の周波数は、中心周波数からの偏差を有し、常に変動し続けているので、不定期に両クロックの周波数偏差の差がゼロとなり、両クロックの周波数偏差の時系列グラフが交叉することがある。その交叉ポイント１６＿３，１６＿４，１６＿５で出力クロックにワンダが発生する。

入力クロックの周波数偏差とシステムクロックの周波数偏差との差が極めて近い状態では、ＰＬＬ回路１５＿２に入力される基準クロックの位相が低周波数で変化するために、ＰＬＬ回路１５＿２で該位相変動を抑圧することができないため、周波数偏差の交叉点付近でピークジッタ（ワンダ）が発生する。

図１７は図１５のディジタル回路１５＿１の構成例を示し、図１８は該ディジタル回路１５＿１の動作のタイミングチャートを示す。これらを参照しながらディジタル回路１５＿１について説明する。ディジタル回路１５＿１は、サンプリング部１７＿１、クロック周期カウント部１７＿２、クロック周期カウント値記憶部１７＿３及び基準クロック生成部１７＿４を備える。

サンプリング部１７＿１は、ディジタル回路１５＿１に入力される入力クロックをシステムクロックでサンプリングし、リタイミング化する。クロック周期カウント部１７＿２は、リタイミング化された入力クロックの周期をシステムクロックでカウントして数値化する。即ち、入力クロックがシステムクロックの何クロック分の周期であるかを数値化する。

この際、システムクロックは、入力クロックの整数倍の周波数であるので、カウント値は、ほぼ毎回同じ値（ここでこの値をｎとする）になる。例えば、入力クロックが６４ＫＨｚ、システムクロックが３２．７６８ＭＨｚであるとすると、３２．７６８Ｍ／６４Ｋ＝５１２であり、カウント値ｎは５１２になる。

しかし、入力クロックとシステムクロックとは非同期であり、両者のクロックエッジの位相差は不定であり、リタイミングした入力クロックの周期は、システムクロックの±１クロック分だけ、ばらつきを発生する。この発生確率はかなり低いが、ばらつき発生時には、クロック周期カウント部１７＿２のカウント値はｎ＋１又はｎ−１になる。

図１８の（ａ）は、入力クロック周期のカウント値がｎになる場合を示し、図１８の（ｂ）は、入力クロック周期のカウント値がｎ＋１になる場合を示し、図１８の（ｃ）は、入力クロック周期のカウント値がｎ−１になる場合を示している。

それでもこの±１のばらつきは、入力クロックとシステムクロックの周波数偏差が完全に等しければ、＋１と−１とが交互に発生し、その発生頻度は等しく、平均値は完全にｎになるので、カウント値の誤差は発生しない。例えば、入力クロックが６４ＫＨｚ、システムクロックが３２．７６８ＭＨｚの場合、カウント値は５１１〜５１３となるが、平均値は５１２となる。

入力クロックの周波数偏差とシステムクロックの周波数偏差とが異なり、わずかにそれらの周波数偏差がずれているときは、カウント値ｎ＋１とカウント値ｎ−１の発生率に違いが生じる。入力クロックに対してシステムクロックの周波数偏差が高いときは、クロック周期のカウント結果が大きくなるので、カウント値ｎ＋１の発生数が多くなり、逆に、入力クロックに対してシステムクロックの周波数偏差が低いときは、カウント値ｎ−１の発生数が多くなる。

ただし、このカウント値ｎ＋１とカウント値ｎ−１の発生数に明確な違いが検出されるのは、入力クロックの周波数偏差とシステムクロックの周波数偏差との差によって、システムクロックの１周期分を超える位相差が累積されたときである。従って、その発生間隔は比較的長く、周波数成分は低い。

例えば、入力クロックの周波数が６４ＫＨｚで、その偏差が＋１ｐｐｍ（part per million）であり、システムクロックの周波数が３２．７６８ＭＨｚで、その偏差が＋２ｐｐｍである場合、周波数偏差の差は１ｐｐｍであり、入力クロックの周期のカウント値は殆ど５１２となるが、１／１，０００，０００の比率でカウント値５１３が含まれる。即ち、カウント値が１つ増大する発生周期は、約１／３２秒間隔で、その周波数成分は約３２Ｈｚ（＝３２．７６８ＭＨｚ÷１，０００，０００）になる。

クロック周期カウント値記憶部１７＿３は、メモリとそのアクセス制御回路を有し、クロック周期カウント部１７＿２でカウントした値を順次書き込み記憶する。基準クロック生成部１７＿４は、カウンタ回路を有し、クロック周期カウント値記憶部１７＿３から読み出したカウント値でシステムクロックを分周して基準クロックを生成する。

基準クロック生成部１７＿４は、クロック周期カウント部１７＿２でカウントした±１変動を含むカウント値で基準クロックを生成するので、基準クロックは、入力クロックをシステムクロックでリタイミングしたクロックとして正確に再生される。

図１９は、図１５のＰＬＬ回路１５＿２の構成例を示す。図２０は、該ＰＬＬ回路の動作のタイミングチャートを示す。これらを参照しながらＰＬＬ回路について説明する。図１９において、位相比較部１９＿１は、分周部１９＿４で分周され帰還される出力クロックの位相と基準クロックの位相とを比較し、位相比較信号を生成する。

図２０の（ａ）は基準クロックの波形を示し、（ｂ）は分周部１９＿４で分周され帰還される出力クロックの波形を示し、（ｃ）は位相比較部１９＿１から出力される位相比較信号の波形を示している。該位相比較信号は、基準クロックの立ち上がりエッジでハイレベルとなり、分周された出力クロックの立ち上がりエッジでローレベルとなる。基準クロックには、入力クロックの周波数・位相変動に相当する周波数・位相変動が現れ、その周波数・位相変動は、位相比較信号の立ち上がりエッジに現れる。

フィルタ１９＿２はローパスフィルタで、位相比較部１９＿１から出力される位相比較信号の変動周波数に対して、所定周波数以下の成分は通過させるが、所定周波数以上の成分を所定の傾斜で減衰して出力する減衰特性を与える。そのため、図２０の（ｄ）に示すように、位相比較信号を平滑した波形が出力される。この所定周波数は、ＰＬＬ回路のカットオフ周波数（ｆｃ）を決定する。（厳密には、分周部１９＿４の分周比とフィルタ１９＿２のカットオフ周波数とでＰＬＬ回路のカットオフ周波数（ｆｃ）が決定される。）

ＰＬＬ回路は、カットオフ周波数（ｆｃ）が決定されると、入力クロックの変動周波数に対して、カットオフ周波数（ｆｃ）を超える成分を抑制する特性（即ち、ほぼ積分回路に等しい減衰特性）を与える。また、カットオフ周波数（ｆｃ）によってＰＬＬ回路のロックレンジが決定される。そのため、同期すべき入力クロックの位相変動の周波数帯が広い場合には、カットオフ周波数（ｆｃ）をあまり低い周波数に設定することができない。

電圧制御発振器（ＶＣＯ）１９＿３は、入力クロックと等しいか又はその数倍〜数百倍の中心周波数で発振し、フィルタ１９＿２から出力される平滑波形の中心電圧に制御された発振周波数で発振し、入力される基準クロックに同期した出力クロックを発生する。

電圧制御発振器（ＶＣＯ）１９＿３に入力される制御電圧は、フィルタ１９＿２で平滑されているが、必ずしも平坦な電圧信号ではない。それでも、電圧制御発振器（ＶＣＯ）１９＿３の周波数／電圧の応答特性は、それほど鋭敏ではないので、電圧制御発振器（ＶＣＯ）１９＿３は、制御電圧の平均電圧に相当する周波数で発振し、出力クロックを送出する。

分周部１９＿４は、電圧制御発振器（ＶＣＯ）１９＿３から送出される出力クロックを、基準クロックと同一の周波数となるように分周するカウンタ回路で、分周した出力クロックを位相比較部１９＿１に帰還する。

ＰＬＬ回路の伝達特性を図２１（ａ）に示す。図２１（ａ）において横軸は入力（基準クロック）の変動周波数（ジッタ成分）を表し、縦軸は入力レベルに対する出力レベル（増幅度）を表している。ＰＬＬ回路は、入力（基準クロック）の変動周波数がカットオフ周波数（ｆｃ）より高い周波数帯域では、積分回路又はそれに近い特性の減衰特性を与える。一方、カットオフ周波数（ｆｃ）より低い周波数帯域では、入力をそのまま透過出力し、入力の周波数変動に追従して出力する特性を有する。

この特性は、高速に振動する入力クロックの位相成分を減衰させて安定化させるジッタ減衰特性として、また、低速に振動する入力クロックの位相成分（即ちゆっくりと変化する入力クロック位相）に対して、該位相に追従する出力クロックを生成する周波数応答特性となる。

上述した図１７及び図１９に示すディジタル回路及びＰＬＬ回路の構成例を図１５のクロック同期回路に用いた場合、該クロック同期回路で発生するワンダについて説明する。ＰＬＬ回路が同期する基準クロックは、図１７で説明した通り、システムクロックでリタイミングした入力クロックの周波数及び位相を再生したものであり、周期的・間欠的に位相変動を起こすため、元々ジッタ源となる性質を有している。

そのジッタのうち、図２１（ａ）に示すＰＬＬ回路の伝達特性によって、高周波成分のジッタは減衰するが、低周波成分のジッタはそのまま出力される。出力される低周波成分のジッタには以下の要因によるものがある。
（１）入力クロックの変動による基準クロックの位相変動
（２）リタイミングによる基準クロックの位相変動

上記の要因のうち、（１）の要因に対しては、追従応答する必要があるのでそのまま低周波成分のジッタは出力されるべきであるが、（２）の要因は、装置内部で発生するジッタ（ワンダ）であるため、該低周波成分のジッタ（ワンダ）は出力されるべきではない。

このリタイミングによるジッタは、図２１（ｂ）に示すように、入力クロックの周波数偏差とシステムクロックの周波数偏差との差が極めて小さい（近い）状態にあるときに、極めて低い周波数成分のジッタが出力クロックにピークジッタとして現れる。この成分のジッタは、カットオフ周波数（ｆｃ）より低域側にあるため、ＰＬＬ回路で減衰させることができない。

変動周波数がゼロＨｚ近傍の低い周波帯のジッタに十分な減衰量を与えるＰＬＬ回路の実現は困難である。このジッタはゼロ交叉ジッタと呼ばれ、ディジタルＰＬＬ回路の構成上、どうしても出現してしまうピークジッタである。このピークジッタは、装置自体の内部から発生するワンダとして出力されてしまう。

クロック品質を向上させるために、周波数安定度を高くし、周波数偏差を小さくするほど、逆にワンダが発生しやすくなるという特性がある。従って、装置のシステムクロックを発生する固定発振器（ＯＳＣ）の品質・精度を高くし過ぎると、ワンダが発生し易くなってしまう。そのため、クロック供給装置（ＤＣＭやＣＳＭ等）のクロック品質を高めても、装置内部側のシステムクロックの品質をあまり上げることができないので、同期網全体のクロック品質を向上させることには限界がある。

このように、ディジタルＰＬＬ回路を用いた同期伝送装置は、装置自体がワンダの発生源になる構造を有しているが、それでも実際の同期伝送装置は、対向する装置がワンダに追従して同期するので、信号伝送にはほとんど支障が無い。更に、ＳＯＮＥＴ／ＳＤＨ伝送網及びその伝送装置では、この現象が日常的に見えるほど、クロックの周波数精度・安定度は良くなく、数時間から数日の時間を掛けて少しずつゆっくりと変動しているので、偶然に周波数偏差が交叉するポイントでしかワンダは発生しない。周波数精度は±４０ｐｐｍ、安定度は±４ｐｐｍ程度である。

また、このワンダを捕捉しようとしても、固定発振器（ＯＳＣ）の個体差や入力クロックとの偶然の組み合わせや、電源・温度等の種々の環境条件の中で偶発的に発生する現象であるために、このワンダを捕捉・観測すること自体が困難で、検証が非常に難しい。

ディジタルＰＬＬ回路に関し、固定周波数の再生クロックを出力し、固定周波数の再生クロックが基準クロックの最小周波数より低い再生クロックか、又は基準クロックの最大周波数より高い再生クロックかの何れかに切替えて再生クロックを出力する手段を備え、低周波ジッタ成分を含まないクロックを供給するディジタルＰＬＬ回路は、例えば下記の特許文献１等によって知られている。

特開平７−２５００５１号公報

ディジタルＰＬＬ回路を用いた同期伝送装置は、入力クロックの周波数偏差のシステムクロックの周波数偏差との差が極めて近い状態にあるときに、出力クロックにワンダ（周波数偏差のゼロ交叉点付近のピークジッタ）を発生してしまう。これは、クロック品質を向上させるために周波数安定度を高くし、周波数偏差を小さくするほど、発生しやすくなる現象で、伝送網のクロック品質を向上させながら、ワンダ発生を防止する際の限界点となる。しかし、高品質クロック伝送を実現するには、クロック安定度の向上が不可欠であり、本発明は、入力クロックとシステムクロックの周波数偏差のゼロ交叉点付近で発生するピークジッタを抑圧することを目的とする。

上記課題を解決する同期伝送装置は、入力クロックを自装置内のシステムクロックでリタイミングした基準クロックを生成するディジタル回路と、前記基準クロックに同期した出力クロックを生成するＰＬＬ回路と、前記入力クロックの周波数偏差と前記システムクロックの周波数偏差との接近を検出する周波数偏差接近検出手段と、前記周波数偏差の接近が検出されたとき、該周波数偏差の差が増大するよう前記システムクロックの周波数を調整する周波数調整手段と、を備えたものである。

開示の同期伝送装置は、入力クロックとシステムクロックの周波数偏差の接近を検出したとき、該周波数偏差に差が生じるよう、システムクロックの周波数を調整することができ、入力クロックとシステムクロックの周波数偏差のゼロ交叉点付近で発生するピークジッタを抑圧することができる。

クロック同期回路の構成例を示す図である。 システムクロックの周波数制御を行った場合の周波数偏差の例を示す図である。 周波数偏差接近検出部の構成例を示す図である。 周波数調整部の構成例を示す図である。 図３及び図４の構成例を適用したクロック同期回路の構成例を示す図である。 基準クロックを監視して周波数偏差の接近を検出する周波数偏差接近検出部の構成例を示す図である。 位相比較信号を監視して周波数偏差の接近を検出する周波数偏差接近検出部の構成例を示す図である。 図７の構成例のタイミングチャートを示す図である。 電源電圧の制御により固定発振器（ＯＳＣ）の発振周波数を変化させる構成例を示す図である。 周囲温度の制御により固定発振器（ＯＳＣ）の発振周波数を変化させる構成例を示す図である。 クロック同期回路を幹線ネットワーク装置に用いた例を示す図である。 ワンダが発した装置で観測したクロック波形を示す図である。 冗長構成のクロック同期回路の位相差変動を示す図である。 クロックの多段中継を行うネットワーク装置の例を示す図である。 クロック同期回路の一般的な回路構成例を示す図である。 同期伝送装置におけるクロックの周波数変動の例を示す図である。 ディジタル回路の構成例を示す図である。 ディジタル回路の動作のタイミングチャートである。 ＰＬＬ回路の構成例を示す図である。 ＰＬＬ回路の動作のタイミングチャートである。 ＰＬＬ回路の伝達特性及びディジタルＰＬＬ回路のピークジッタを示す図である。

入力クロックとシステムクロックの周波数偏差のゼロ交叉点付近のピークジッタ（ワンダ）は、入力クロックとシステムクロックの周波数偏差の差が極めて近い状態にあるときに、ＰＬＬ回路で基準クロックの低周波位相変動を抑圧することができないことにより発生する。従って、入力クロックの周波数偏差とシステムクロックの周波数偏差とに一定の差を設けることにより、基準クロックの位相変動の周波数は上昇し、ＰＬＬ回路での抑圧が可能になる。

しかし、入力クロック及びシステムクロックは、常に所定の周波数精度の範囲内で変動をし続けており、入力クロックとシステムクロックの周波数偏差に一定の差が付くよう維持することは難しい。また、入力クロックの周波数偏差の領域の外側の領域に周波数偏差を有するシステムクロックを備えることにより、周波数偏差に差を生じさせる手法も考えられるが、このような手法では精度良く入力クロックを基準クロックとして再生することが困難になる。

従って、入力クロックとシステムクロックとに周波数偏差の差を有するようにさせるには、入力クロックの周波数偏差を監視してシステムクロックの周波数偏差を制御すればよい。そのための具体的な構成例を図１に示す。図１は、システムクロックの周波数を変化させるために、図１５の構成例に周波数偏差接近検出部１＿１及び周波数調整部１＿２を追加し、固定発振器（ＯＳＣ）１５＿３に代えて発振周波数が可変の発振器（ＯＳＣ）１＿３を設けたものである。周波数偏差接近検出部１＿１は、入力クロックとシステムクロックの周波数偏差を監視し、偏差が接近したことを検出する。周波数調整部１＿２は、周波数偏差接近検出部１＿１の検出結果により、発振器（ＯＳＣ）１＿３の発振周波数を調整する。
たものである。

図２にシステムクロックの発振器（ＯＳＣ）１＿３に対して周波数制御を行った場合の周波数偏差の例の時系列グラフを示す。２＿１は入力クロックの周波数偏差の時系列グラフを示し、２＿２は発振器（ＯＳＣ）のシステムクロックの周波数偏差の時系列グラフを示している。

この例では、（Ａ）点で入力クロックとシステムクロックの周波数偏差が交叉するが、この交差点の手前で、発振器（ＯＳＣ）の周波数調整を開始し、（Ｂ）点で逆方向から周波数偏差が交叉するポイントを越えるまで、発振器（ＯＳＣ）の周波数調整を持続することにより、２＿３に示すように一定以上の周波数差を維持する。

なお、（Ａ）点から（Ｂ）点までの変化は、発振器（ＯＳＣ）の特性にもよるので一概に定まらないが、図２では、周波数制御を行わなければ発振器（ＯＳＣ）から本来出力される発振器（ＯＳＣ）の周波数偏差を点線の曲線で示している。

この周波数制御は、システムクロックの発振器（ＯＳＣ）が元々有する周波数変動と殆ど見分けがつかない程度にゆっくりと行われるので、短時間の観測では周波数変動は殆ど観測されない。従って、本来のディジタルＰＬＬ回路の動作に全く影響を与えずに（元々あった誤差変動に対する動作と同様に動作し）、ワンダを防止することができる。

以下、図１の構成例について詳しく説明する。
〔１〕入力クロックを監視して周波数偏差の接近を検出する構成例について
図３は図１の周波数偏差接近検出部１＿１の構成例を示す。図３において、サンプリング部１７＿１、周期カウント部１７＿２、クロック周期カウント値記憶部１７＿３及び基準クロック生成部１７＿４は、図１７で説明したディジタル回路１５＿１におけるものと同様のものである。破線で囲んだブロックは、本構成例で追加した回路で、＋変動検出部３＿１、−変動検出部３＿２、アップダウンカウンタ３＿３、±２変動検出部３＿４及び発生時間監視部３＿５を備える。

入力クロックの１周期のサンプリング数をカウントするクロック周期カウント部１７＿２のカウント値は、図１７で説明した通りｎ、ｎ＋１、ｎ−１の何れかの値となる。＋変動検出部３＿１及び−変動検出部３＿２は、このカウント値を監視し、中心値ｎから＋１又は−１に変化したことを検出する。

アップダウンカウンタ３＿３は、＋変動検出部３＿１の検出出力によりアップカウントし、−変動検出部３＿２の検出出力によりダウンカウントするカウンタである。通常は、このアップダウンカウンタ３＿３のカウント値は、０か±１の値から外れることはない。

しかし、入力クロックとシステムクロックの周波数偏差に差があると、＋１の発生確率と−１の発生確率とに差が生じるため、アップダウンカウンタ３＿３は、＋１又は−１の何れか一方の検出出力が連続して発生し、±２の変動幅となることがある。±２変動検出部３＿４は、この±２の変動の発生を監視し、入力クロックとシステムクロックとに周波数偏差の差が有ることを検出する。

±２変動検出部３＿４は、±２の変動の発生を検出すると、アップダウンカウンタ３＿３及び発生時間監視部３＿５に対してカウント値及び監視時間をクリアさせ、初期値に戻させる。発生時間監視部３＿５は、±２変動検出部３＿４で検出される±２の変動の発生時間間隔を監視し、該発生時間間隔がクリアされず、設定時間以上の値となったとき、入力クロックとシステムクロックの周波数偏差が接近したと判断する。

また、発生時間監視部３＿５は、±２変動検出部３＿４で検出された±２の変動が、＋側のものか−側のものかを判定し、入力クロックとシステムクロックの周波数偏差の接近が、＋側の方向からのものであることを示す＋側周波数偏差接近検出情報、又は−側の方向からのものであることを示す−側周波数偏差接近検出情報を出力する。

発生時間監視部３＿５のタイマーの設定時間は、入力クロックとシステムクロックの再接近する周波数偏差を決定する。これは、基準クロックの位相の変動周波数の最低周波数成分となり、同時に出力クロックの最低ジッタ周波数成分となり、ＰＬＬ回路のカットオフ周波数（ｆｃ）によるジッタ周波数の減衰特性に基づいて決定される。

一例として、システムクロック周波数が３２．７６８ＭＨｚ、ＰＬＬ回路のカットオフ周波数（ｆｃ）が５０Ｈｚ、許容ジッタが５０ｎｓ以下であることを条件とした場合について説明する。システムクロックの±１周期の位相は、１／３２．７６８ＭＨ×２＝６１ｎｓである。この６１ｎｓのジッタを５０ｎｓ以下に抑圧するためには、ＰＬＬ回路で１／１２．２に減衰する必要がある。

ＰＬＬ回路のカットオフ周波数（ｆｃ）より１ＫＨｚ以上の周波数に対しては１／２０以下に減衰することができるので、基準クロック変動が常に１ＫＨｚ以上となるように制御する。１ＫＨｚの周期は、１ｍｓであるので、発生時間監視部３＿５のタイマーをこの値に設定する。

また、１ＫＨｚはシステムクロックの約３０．５ｐｐｍ（＝１ＫＨｚ÷３２．７６８ＭＨｚ）であるので、入力クロックとシステムクロックの再接近する周波数偏差も約３０．５ｐｐｍとなる。同時に出力クロックのジッタの最低周波数成分も、１ＫＨｚに制限される。なお、この例は、計算を簡単にするために上記条件としたが、実際には許容ジッタ出力と、入力クロックとシステムクロックの再接近する周波数偏差とから、ＰＬＬ回路のカットオフ周波数（ｆｃ）を決定する作業になる。

〔２〕発振器（ＯＳＣ）に電圧制御型発振器を使用した場合の周波数調整回路の構成例について
図４は、図１の発振器（ＯＳＣ）１＿３に電圧制御型発振器を用いた場合の周波数調整部１＿２の構成例を示す。周波数調整部１＿２は、＋側周波数調整部４＿１と、−側周波数調整部４＿２とを備える。＋側周波数調整部４＿１及び−側周波数調整部４＿２は、それぞれ、発生時間監視部３＿５から、＋側周波数偏差接近検出情報、及び−側周波数偏差接近検出情報を入力する。図３で説明した通り、入力クロックとシステムクロックの周波数偏差の差は、クロック周期カウント部１７＿２の＋側又は−側の発生頻度の差として検出される。

周波数偏差の接近は、この発生頻度が減少することによって検出される。その接近には、＋側から接近する場合と、逆に−側から接近する場合とがある。＋側からの周波数偏差の接近が検出された状態は、入力クロックに対してシステムクロック周波数が高い状態から、その差が小さくなるように接近してきた状態で、そのまま更に接近が進むと、ピークジッタの発生が始まってしまう。従って、＋側周波数偏差接近検出情報が入力された場合は、＋側周波数調整部４＿１により発振器（ＯＳＣ）１＿３の周波数を制御して、発振周波数を上げることにより周波数差偏差に差を持たせる。

一方、−側の周波数偏差の接近が検出された状態は、逆に入力クロックに対してシステムクロック周波数が低い状態から、その差が小さくなるように接近してきた状態で、そのままさらに接近が進むと、同様にピークジッタの発生が始まってしまう。従って、＋側周波数偏差接近検出情報が入力された場合は、−側周波数調整部４＿２により発振器（ＯＳＣ）１＿３の周波数を制御して、発振周波数を下げることにより周波数偏差に差を持たせる。

＋側周波数調整部４＿１及び−側周波数調整部４＿２は、周波数偏差の接近を知らせるディジタル信号を電圧又はパルス幅のアナログ量に変換する回路により構成することができる。このアナログ量は、発振器（ＯＳＣ）１＿３の周波数／電圧特性に依存して決定され、１回の周波数偏差の接近の検出時に変化させるシステムクロック周波数の適正変化量に相当するアナログ量を出力する。

また、回路構成によっては必ずしも必要ではないが、調整量補正部４＿３を設け、該調整量補正部４＿３で周波数調整幅・感度の補正を行う構成とすることができる。その場合、＋側周波数調整部４＿１及び−側周波数調整部４＿２で周波数の変化方向を指示し、調整量補正部４＿３で発振器（ＯＳＣ）１＿３の周波数／電圧特性に合わせたアナログ量への変換を行う構成とすることができる。

また、発振器（ＯＳＣ）１＿３の応答特性に依存するが、例えば周波数／電圧特性の傾きを補正する場合や、装置の起動時は高速に周波数安定状態を作り出すために、周波数調整を強く・大きく行い、運用中（主信号の疎通サービス中）は、周波数変動の誤差に対する対処と同様程度に弱く・小さく制御する等の制御量の調整を、調整量補正部４＿３で行う構成とすることもできる。

〔３〕クロック同期回路の構成例について
図３に示した周波数偏差接近検出の構成例と図４に示した周波数調整の構成例とを適用したクロック同期回路の構成例を図５に示す。図５に示すクロック同期回路における各構成要素は、図３、図４、図１７及び図１９等に示した構成例におけるものと同様であり、同一の構成要素に同一の符号を付し、重複した説明は省略する。

〔４〕基準クロックを監視して周波数偏差の接近を検出する構成例について
図６は、ＰＬＬ回路の基準クロックを監視して周波数偏差の接近を検出する周波数偏差接近検出部１＿１の構成例である。ディジタルＰＬＬ回路のディジタル回路１５＿１がＬＳＩの内部回路として構成されている場合等には、図３のように破線で囲む回路を追加することが困難である。そこで、図６に示すように、ディジタル回路１５＿１から出力される基準クロックの信号を使用して周波数偏差の接近を検出する構成とすることができる。この構成例は図３の構成例の代替手段となるものである。

図６において、クロック周期カウント部６＿１は、基準クロックの１周期をシステムクロックでカウントする。カウント値は、図１７のクロック周期カウント部１７＿２と同様に、ｎ又はｎ±１の何れかの値となる。クロック周期カウント部６＿１で得たカウント値を、＋変動検出部６＿２、−変動検出部６＿３、アップダウンカウンタ６＿４、±２変動検出部６＿５及び発生時間監視部６＿６で処理する。それらによる処理動作は、図３で説明した＋変動検出部３＿１〜発生時間監視部３＿５と同様である。

〔５〕ＰＬＬ回路の位相比較信号を監視して周波数偏差の接近を検出する構成例について
図７は、ＰＬＬ回路の位相比較信号を監視して周波数偏差の接近を検出する周波数偏差接近検出部の構成例を示す。この構成例は、図６と同様に外部から接続が容易な信号線を使用して周波数偏差の接近を検出し、図３の構成例の代替手段となるものである。

ＰＬＬ回路の位相比較部１９＿１から出力される位相比較信号は、ＰＬＬ回路のフィルタ（ローパスフィルタ）１９＿２が抵抗及びコンデンサ等のＬＳＩ外付け部品を用いて構成されることが多いために、図６の構成例よりもさらに外部から取り出すことが容易な信号である。

図８に図７の構成例のタイミングチャートを示す。図８を参照して図７の構成例の動作を説明する。位相比較部１９＿１、フィルタ１９＿２、電圧制御発振器（ＶＣＯ）１９＿３および分周部１９＿４は、図１９で説明したものと同様である。図７において破線で囲んだ構成要素がこの構成例で追加された構成要素で、進み検出部７＿１、遅れ検出部７＿２、アップダウンカウンタ７＿３、±２変動検出部７＿４、発生時間監視部７＿５、同期引き込み状態検出部７＿６及びマスク部７＿７を備える。

図８の（ａ）〜（ｄ）は、図２０で説明したＰＬＬ回路における入出力波形のタイミングチャートを表している。図８の（ｅ）は進み検出部７＿１及び遅れ検出部７＿２並びに同期引き込み状態検出部７＿６に入力される位相比較信号を示している。

進み検出部７＿１及び遅れ検出部７＿２は、図８の（ｆ）に示すように、位相比較部１９＿１から出力される位相比較信号の基準クロック側のエッジを監視し、基準クロックの位相が進み方向に変動したか、遅れ方向に変動したかを監視する。ここには、ＰＬＬ回路１５＿２内の基準クロックの１周期をシステムクロックでカウントし、カウント値ｎ±１により基準クロックの位相の進み／遅れとして現れる。アップダウンカウンタ７＿３〜発生時間監視部７＿５は、図３に示したアップダウンカウンタ３＿３〜発生時間監視部３＿５と同様である。

同期引き込み状態検出部７＿６は、図８の（ｇ）に示すように、位相比較部１９＿１から出力される位相比較信号の出力クロック側のエッジを監視し、ＰＬＬ１５＿２回路が基準クロックに同期して動作している状態であるか否かを監視する。

基準クロックの位相を引き込んで同期状態であるときは、位相比較信号の出力クロック側のエッジが変動するまでの時間は、或る程度の時間幅（基準クロックの１クロック分）を要するが、同期引き込み状態でない場合は、電圧制御発振器（ＶＣＯ）１９＿３の特定にもよるが、短時間で変動してしまう。

同期引き込み状態検出部７＿６は、同期引き込み状態でないときは、マスク部７＿７により、発生時間監視部７＿５の＋側周波数偏差接近検出情報又は−側周波数偏差接近検出情報を出力しないようにマスクする。ピークジッタの抑制は、ＰＬＬ回路１５＿２の同期引き込み後に行えば良いので、ＰＬＬ回路１５＿２が同期していない状態では、まず、ＰＬＬ回路１５＿２の同期引き込み動作を優先させ、システムクロックの周波数変更は行わないようにマスクする。

〔６〕電源電圧を制御してシステムクロックの周波数を調整する構成例について
図９は電源電圧を制御して固定発振器（ＯＳＣ）の発振周波数を変化させる構成例を示す。図９においてディジタル回路１５＿１、ＰＬＬ回路１５＿２及び発振器（ＯＳＣ）１＿３は、図１５に示したものと同様である。周波数偏差接近検出部１＿１は、前述の〔１〕、〔４〕又は〔５〕の何れかの構成例を用いることができる。

周波数調整部９＿１は、周波数偏差接近検出部１＿１からの周波数偏差の接近を知らせるディシタル信号を、固定発振器（ＯＳＣ）１５＿３の電源電圧を調整するアナログ量の信号に変換する。電源回路９＿２は、固定発振器（ＯＳＣ）１５＿３に電力を供給する電源回路で、ＤＣ−ＤＣコンバータや電源レギュレータなどの電源回路を用いることができる。

周波数調整部９＿１が出力するアナログ量は、電源回路９＿２の回路構成及び固定発振器（ＯＳＣ）１５＿３の特性に依存し、また、固定発振器（ＯＳＣ）１５＿３の個体差による影響に応じて決定されるが、周波数偏差の接近を知らせるディシタル信号の入力回数と周波数の制御方向（極性）とから、電源回路９＿２の電圧・抵抗値の調整値を作り出すことができる。

なお、この構成例は、細かい周波数の調整は困難で、電源電圧も環境温度等の外部要因の影響を受け、或る程度変動することが予想される。しかし、固定発振器（ＯＳＣ）１５＿３の周波数偏差を入力クロックに対して一定の値以上ずらすだけで、一時的なピークジッタを抑制する効果を十分得ることができるので、周波数偏差接近検出部１＿１からの出力が無くなるまでゆっくりと電源電圧を変化させ、該出力が無くなったところで制御を停止するだけもワンダの発生を防止することができ、図４の構成例の安価な代替手段とすることがきる。

〔７〕周囲温度を制御してシステムクロックの周波数を調整する構成例について
図１０は、固定発振器（ＯＳＣ）の周囲温度を制御することにより固定発振器（ＯＳＣ）の発振周波数を変化させる構成例を示す。図１０においてディジタル回路１５＿１、ＰＬＬ回路１５＿２及び固定発振器（ＯＳＣ）１５＿３は、図１５に示したものと同様である。周波数偏差接近検出部１＿１は、前述の〔１〕、〔４〕又は〔５〕の何れかの構成例を用いることができる。

周波数調整部１０＿１は、周波数偏差接近検出部１＿１からの周波数偏差の接近を知らせるディシタル信号を、固定発振器（ＯＳＣ）１５＿３の温度を調整するアナログ量の信号に変換する。温度素子１０＿２は、固定発振器（ＯＳＣ）１５＿３の周囲温度を調整するための発熱・冷却素子又は発熱用の抵抗素子である。

周波数調整部１０＿１が出力するアナログ量は、温度素子１０＿２の属性や固定発振器（ＯＳＣ）１５＿３の特性に依存し、また、温度素子１０＿２による周囲温度への変動曲線に応じて決定される。なお、この構成例は、〔６〕の構成例と同様に、細かい周波数の調整は困難で、環境温度や風量等の外部要因の影響を受けるが、図４の構成例の安価な代替手段とすることがきる。

１．安価なＳＯＮＥＴ／ＳＤＨ装置には、ポインタアクションやスタッフが発生しない、完全なクロック同期状態を前提に製作されているものがある。このような装置では、自装置が同期しているクロックと入力された伝送信号とのタイミング位相が、非常に狭い範囲で一致している必要があり、その範囲は、装置そのものの回路構成によるが、伝送フレームの１バイト前後の時間であることが多い。

課題のワンダはその範囲に近づく可能性が大きく、伝送エラーを発生する可能性がある。このような装置は、図１１に示すように、幹線ネットワーク装置１１＿１，１１＿２よりも下位層の伝送装置１１＿３に用いられることが多い。そのため、上位層の幹線ネットワーク装置１１＿１，１１＿２に上述したクロック同期回路を用いることによりクロックのワンダを防止することができる。

２．課題のワンダを発生する装置では、図１２の（ａ）に示すように、入力クロックと出力クロックの波形を同時観測すると、それらの周波数が同一の場合、図１２の（ｂ）に示すように、入力クロックに対して出力クロックの位相が振動して低速ジッタが観測される。また、出力周波数が高速で、低速ジッタ量が出力クロックの１周期よりも大きい場合は、図１２の（ｃ）に示すように、波形が完全に流れた状態になり、一見同期が取れていない状態に見えてしまう。

前述した通り、この現象は入力クロックとシステムクロックの周波数偏差が偶然に接近した状態となったために発生したものであり、環境や装置の個体差によって発生頻度に差異が生じる。また、明らかにクロック同士の波形は同期せずに流れているように見えるので、一見してこの状態がクロック同期状態にあるとは判断し難い。

装置のデバックや試験等で、クロックが同期状態にことを確認する手段は、このように入力クロックと出力クロックとを同時に観測して、入力クロックに対する出力クロックの位相変動が静止することを確認するのが最も確実であるが、ワンダが発生するとこの確認を行うことができないことがある。上述のクロック同期回路では、出力クロックの位相変動が静止する状態を確実に作り出すことができる。

３．ＳＯＮＥＴ／ＳＤＨ装置等、クロック同期回路に冗長構成を有する装置では、課題のワンダによって、冗長構成回路同士のクロックが非同期状態のように見える場合がある。図１３はこの例を示したもので、偶然に運用（Ｗ）側のクロック同期回路１３＿１は、システムクロックと入力クロックの周波数偏差が異なるためにジッタは発生していないが、待機（Ｐ）側のクロック同期回路１３＿２は周波数偏差が接近し、ジッタが発生している。従って、運用（Ｗ）側と待機（Ｐ）側とでは、異なる位相のクロックが生成されてしまう。

図１３の（ａ）は、低速ジッタがクロック１周期より小さい場合を示し、待機（Ｐ）側の出力クロックに低速ジッタが観測される様子を示している。また、図１３の（ｂ）は、低速ジッタがクロック１周期より大きい場合を示し、待機（Ｐ）側の出力クロックの波形が流れて観測される様子を示している。

また、主信号回路１３＿３では、運用（Ｗ）側と待機（Ｐ）側のクロック同期回路の何れか一方のクロックを選択して使用するが、この切り替えの際には、ジッタによる位相差が生じるので、切替え選択を複数回繰り返すと、主信号と入力クロックとの周波数・位相差が蓄積・拡大し、スタッフ処理や信号エラーを発生する場合がある。上述のクロック同期回路は、このような現象を防止して位相差変動のない冗長クロックを生成することができる。

４．ＳＯＮＥＴ／ＳＤＨ装置等、幹線ネットワーク伝送路を介して多段中継を行うネットワーク装置では、図１４のように伝送路を通してクロックも各ネットワーク装置（ノード）１４＿１〜１４＿５に多段中継される。この中継の間に課題のワンダを発生するネットワーク装置（ノード）が存在すると、後段のネットワーク装置（ノード）はそのワンダを中継伝送する。

そのため、偶然にワンダを発生するネットワーク装置（ノード）が複数同時に発生した場合には、ワンダが蓄積重畳されてしまう。このような現象は、偶然の組み合わせによるもので発生頻度が非常に低いが、蓄積されたピークジッタ量の検証・実測は不可能である。上述のクロック同期回路は、このような不確定要素の発生を防止することができる。

５．既に説明した通り、課題のワンダ現象のためにＳＯＮＥＴ／ＳＤＨ装置では、クロック供給装置のクロック精度をいくら向上させても、網全体のクロック精度を向上させることはできない。また、装置のクロック精度を向上させることは、逆にワンダの発生を招いてしまう。しかし、上述のクロック同期回路によりこれらの課題が解決され、網全体のクロック精度が向上するので、より高精度クロックを必要とする信号伝送が可能となる。このような高精度クロックを必要とする信号伝送の例としては、放送用映像信号のフレーム伝送等がある。

６．課題のワンダ（ゼロ交叉ジッタ）は、ディジタルＰＬＬ回路のシステムクロックと入力クロックの周波数差により発生する必然の現象であるため、同様のディジタルＰＬＬ回路を使う場面において、上述したクロック同期回路を適用することにより、ワンダ（ゼロ交叉ジッタ）を防ぐことができる。

１＿１ 周波数偏差接近検出部
１＿２ 周波数調整部
１＿３ 発振器（ＯＳＣ）
１５＿１ ディジタル回路
１５＿２ ＰＬＬ回路

Claims (6)

1. 入力クロックを自装置内のシステムクロックでリタイミングした基準クロックを生成するディジタル回路と、
   前記基準クロックに同期した出力クロックを生成するＰＬＬ回路と、
   前記入力クロックの周波数偏差と前記システムクロックの周波数偏差との接近を検出する周波数偏差接近検出手段と、
   前記周波数偏差の接近が検出されたとき、該周波数偏差の差が増大するよう前記システムクロックの周波数を調整する周波数調整手段と、
   を備えたことを特徴とする同期伝送装置。
2. 前記周波数偏差接近検出手段は、前記入力クロックの周期を前記システムクロックでカウントするクロック周期カウント部と、該クロック周期カウント部でカウントしたカウント値が一定時間以上変化しないことを検出したとき、前記周波数偏差の接近を検出する手段と、を備えたことを特徴とする請求項１に記載の同期伝送装置。
3. 前記周波数偏差接近検出手段は、前記基準クロックの周期を前記システムクロックでカウントするクロック周期カウント部と、該クロック周期カウント部でカウントしたカウント値が一定時間以上変化しないことを検出したとき、前記周波数偏差の接近を検出する手段と、を備えたことを特徴とする請求項１に記載の同期伝送装置。
4. 前記周波数偏差接近検出手段は、前記ＰＬＬ回路における前記基準クロックと前記出力クロックとの位相を比較する位相比較部から出力される位相比較信号を監視し、該位相比較信号の位相の進み又は遅れが一定時間以上変化しないことを検出したとき、前記周波数偏差の接近を検出することを特徴とする請求項１に記載の同期伝送装置。
5. 前記周波数調整手段として、電圧制御発振器の制御電圧を調整する手段、又は電源電圧の変動で発振周波数が変動する発振器の電源電圧を調整する手段、又は周囲温度の変動で発振周波数が変動する発振器の周囲温度を調整する手段を用いたことを特徴とする請求項１乃至４の何れかに記載の同期伝送装置。
6. 入力クロックを自装置内のシステムクロックでリタイミングした基準クロックを生成するディジタル回路と、前記基準クロックに同期した出力クロックを生成するＰＬＬ回路とを備えたクロック同期回路のジッタ抑圧方法であって、
   前記入力クロックの周波数偏差と前記システムクロックの周波数偏差との接近を検出するステップと、
   前記周波数偏差の接近が検出されたとき、該周波数偏差の差が増大するよう前記システムクロックの周波数を調整するステップと、
   を含むことを特徴とするジッタ抑圧方法。

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