JP2009302229A - 位置合わせ性に優れたはんだペーストを用いた基板と被搭載物の接合方法 - Google Patents

位置合わせ性に優れたはんだペーストを用いた基板と被搭載物の接合方法 Download PDF

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石川　　雅之
Susumu Nakagawa
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Abstract

【課題】はんだペーストを用いて基板に対して被搭載物を同じ位置および方向となるように接合する方法、特にＡｕ−Ｓｎ合金はんだペーストを用いて基板に対して素子を同じ位置および方向となるように接合する方法を提供する。
【解決手段】メタライズ層を有する基板のメタライズ層とメタライズ層を有する被搭載物のメタライズ層との間にはんだペースト３を搭載または塗布したのち非酸化性雰囲気中でリフロー処理して基板と被搭載物を接合するはんだペーストを用いた基板と被搭載物の接合方法において、前記基板のメタライズ層を図１（ａ）のように面積が被搭載物４のメタライズ層の面積よりも小さいメタライズ層本体部分６と前記メタライズ層本体部分６の周囲から突出したはんだ誘引部７とからなる平面形状を有するようにすると、被搭載物が図１（ｂ）の如くはんだ誘引部７の方向に揃ってはんだ付けされる。
【選択図】図１

Description

この発明は、はんだペーストを用いて基板に対して被搭載物を同じ位置および方向となるように接合する方法に関するものであり、特にＡｕ−Ｓｎ合金はんだペーストを用いて基板に対して素子を同じ位置および方向となるように接合する方法に関するものである。
一般に、ＬＥＤ（発光ダイオード）素子、ＧａＡｓ光素子、ＧａＡｓ高周波素子、熱伝素子などの半導体素子と基板との接合などにＡｕ−Ｓｎ合金はんだペーストなどが使用されるようになってきた。このＡｕ−Ｓｎ合金はんだペーストは、Ｓｎ：１５〜２５質量％（好ましくはＳｎ：２０質量％）を含有し、残りがＡｕおよび不可避不純物からなる組成を有するＡｕ−Ｓｎ共晶合金ガスアトマイズ粉末とロジン、活性剤、溶剤および増粘剤からなる市販のフラックスとを混合して作られることが知られている。
このＡｕ−Ｓｎ合金はんだペーストを使用して素子と基板を接合するとＡｕ−Ｓｎ合金はんだ接合層がＡｕ−Ｓｎはんだ合金であるので熱伝導性が良く接合信頼性も高いこと、ペーストであるので複数の接合部に一括供給でき、さらに一括熱処理できること、リフロー時にフラックスがＡｕ−Ｓｎはんだ合金表面を覆っているために酸化膜が少なく、そのため、接合時の溶融Ａｕ−Ｓｎはんだ合金の流動性が大きく、濡れが良くなって素子全面を接合することができること、さらに接合時に過剰な荷重をかける必要がないことなどのメリットがあるとされている。
このＡｕ−Ｓｎ合金はんだペーストを用いて基板と素子を接合するには、まず、図５（ａ）の断面側面図に示されるように、基板１の表面に形成されたメタライズ層２の上にＡｕ−Ｓｎ合金はんだペースト３を搭載または塗布し、このＡｕ−Ｓｎ合金はんだペースト３の上に素子４を素子４のメタライズ層２´がＡｕ−Ｓｎ合金はんだペースト３に接するように搭載し、この状態で加熱してリフロー処理を施したのち冷却すると、図５（ｂ）の断面側面図に示されるように、Ａｕ−Ｓｎ合金はんだ接合層５を介して基板１と素子４が接合する（特許文献１など参照）。この時、基板１の表面に形成されるメタライズ層２の面積は、素子４のメタライズ層２´の面積と同じかまたは素子４のメタライズ層２´の面積よりも大きくとることが普通である。
特開２００７−６１８５７
図４は、図５（ａ）の上方向から見た平面図である。図４および図５（ａ）示されるように、基板１のメタライズ層２の上にＡｕ−Ｓｎ合金はんだペースト３を搭載または塗布し、このＡｕ−Ｓｎ合金はんだペースト３の上に素子４を基板１のメタライズ層２の中心部に同軸でかつ同一方向となるように搭載し、この状態で加熱してリフロー処理を施すと、リフロー処理時に溶融したＡｕ−Ｓｎ合金はんだは基板１におけるメタライズ層２の全面に広がってＡｕ−Ｓｎ合金はんだ接合層５を形成すると同時に一時的に素子４が溶融したＡｕ−Ｓｎ合金はんだの上に浮んだ状態になり、このとき素子４が回転し、冷却後は、図５（ｂ）の上方向から見た平面図である図３に示されるように、素子４はメタライズ層２の上のＡｕ−Ｓｎ合金はんだ接合層５の上に、基板１のメタライズ層２に対して基板１のメタライズ層２中心部よりずれて傾いた状態ではんだ接合されることが多い。特に工業的に素子４を基板にはんだ接合するには、広い基板の上に多数の整列したメタライズ層を形成し、この多数のメタライズ層の上にそれぞれＡｕ−Ｓｎ合金はんだペーストを搭載または塗布し、このＡｕ−Ｓｎ合金はんだペーストの上に素子を規則正しく搭載した状態で加熱炉に装入し、多数個の素子を１回のリフロー処理により素子を基板にはんだ接合するが、リフロー処理時に素子が回転して、整列した基板のメタライズ層に対して中心部よりランダムな方向にずれて傾いて素子がはんだ接合され、出荷するための製品としては好ましくない。また、今後のパッケージサイズの更なる微小化の際に、素子同士の距離が近づくと、素子同士の接触が生じることも懸念される。
そこで、本発明者らは、基板のメタライズ層に対して常に同じ位置でかつ一定の方向を向くようにはんだ付けすることができるＡｕ−Ｓｎ合金はんだペーストを用いた基板と素子の接合方法を開発すべく研究を行った。その結果、
（イ）図１（ａ）の平面図に示されるように、基板表面に形成されるメタライズ層を、メタライズ層本体部分６とこのメタライズ層本体部分６の周囲から突出したはんだ誘引部７を有する平面形状とし、このメタライズ層本体部分６の上にＡｕ−Ｓｎ合金はんだペースト３を搭載し、このＡｕ−Ｓｎ合金はんだペースト３の上に前記メタライズ層本体部分６の面積よりも大きな面積を有する素子４を任意の方向に搭載しリフロー処理すると、溶融はんだの表面張力が作用して図１（ｂ）の平面図に示されるように、リフロー処理中に素子４の最長対角線（素子が正方形または長方形の場合は通常の対角線であり、楕円形の場合は長径などである）と前記はんだ誘引部７の突出方向とが一致するように回転してはんだ付けされ、同一形状の素子は一定の方向に向いてはんだ付けされる、
（ロ）前記Ａｕ−Ｓｎ合金はんだペーストに換えて、Ｐｂ：３５〜６０質量％を含有し、残部：Ｓｎおよび不可避不純物であるＰｂ−Ｓｎはんだ合金粉末にフラックスを混合したＰｂ−Ｓｎ合金はんだペースト、Ｐｂ：９０〜９５質量％を含有し、残部：Ｓｎおよび不可避不純物であるＰｂ−Ｓｎはんだ合金粉末にフラックスを混合したＰｂ−Ｓｎ合金はんだペースト、またはＳｎ：４０〜１００質量％を含有し、残部：Ａｇ、Ａｕ、Ｃｕ、Ｂｉ、Ｓｂ、Ｉｎ及びＺｎからなる群より選ばれた１種又は２種以上の金属および不可避不純物であるＰｂフリーはんだ合金粉末にフラックスを混合したＰｂフリーはんだペーストであっても同じ作用を奏する、
（ハ）前記（イ）に示される現象は、基板と素子に限定されるものではなく、基板に対する一般の被搭載物に対しても生じる、などの研究結果が得られたのである。
この発明は、かかる研究結果に基づいて成されたものであって、
（１）メタライズ層を形成した基板におけるメタライズ層とメタライズ層を形成した被搭載物におけるメタライズ層との間にはんだペーストを搭載または塗布したのち非酸化性雰囲気中でリフロー処理して基板と被搭載物を接合するはんだペーストを用いた基板と被搭載物の接合方法において、
前記基板の表面に形成されるメタライズ層は、面積が被搭載物のメタライズ層の面積よりも小さいメタライズ層本体部分と前記メタライズ層本体部分の周囲から突出したはんだ誘引部とからなる平面形状を有する位置合わせ性に優れたはんだペーストを用いた基板と被搭載物の接合方法、
（２）前記はんだペーストは、Ｓｎ：２０〜２５質量％を含有し、残部：Ａｕおよび不可避不純物であるＡｕ−Ｓｎはんだ合金粉末にフラックスを混合したＡｕ−Ｓｎ合金はんだペーストである前記（１）記載の位置合わせ性に優れたはんだペーストを用いた基板と被搭載物の接合方法、
（３）前記はんだペーストは、Ｐｂ：３５〜６０質量％を含有し、残部：Ｓｎおよび不可避不純物であるＰｂ−Ｓｎはんだ合金粉末にフラックスを混合したＰｂ−Ｓｎ合金はんだペーストである前記（１）記載の位置合わせ性に優れたはんだペーストを用いた基板と被搭載物の接合方法、
（４）前記はんだペーストは、Ｐｂ：９０〜９５質量％を含有し、残部：Ｓｎおよび不可避不純物であるＰｂ−Ｓｎはんだ合金粉末にフラックスを混合したＰｂ−Ｓｎ合金はんだペーストである前記（１）記載の位置合わせ性に優れたはんだペーストを用いた基板と被搭載物の接合方法、
（５）前記はんだペーストは、Ｓｎ：４０〜１００質量％を含有し、残部：Ａｇ、Ａｕ、Ｃｕ、Ｂｉ、Ｓｂ、Ｉｎ及びＺｎからなる群より選ばれた１種又は２種以上の金属および不可避不純物であるＰｂフリーはんだ合金粉末にフラックスを混合したＰｂフリーはんだペーストである前記（１）記載の位置合わせ性に優れたはんだペーストを用いた基板と被搭載物の接合方法、
（６）前記被搭載物は素子である前記（１）、（２）、（３）、（４）または（５）記載の位置合わせ性に優れたはんだペーストを用いた基板と被搭載物の接合方法、に特徴を有するものである。
基体に形成されるメタライズ層本体部分６の形状は、特に限定されるものではなく、図２（ａ）に示されるように、円形でも良く、その他任意の平面形状を有していても良い。またメタライズ層本体部分６の周囲から突出したはんだ誘引部７はメタライズ層本体部分６の周囲の任意の位置から突出していれば良く、例えば、図２（ｂ）に示されるように、正方形のメタライズ層本体部分６の角から突出していても良い。この発明は、メタライズ層本体部分と前記メタライズ層本体部分の周囲から突出したはんだ誘引部とからなる平面形状を有するメタライズ層を含むものである。したがって、この発明は、
（７）メタライズ層本体部分と前記メタライズ層本体部分の周囲から突出したはんだ誘引部とからなる平面形状を有する基板表面に形成されるメタライズ層、に特徴を有するものである。
前記メタライズ層は、素子を接合するための電極膜として使用することが出来る。したがって、この発明は、
（８）基板に形成されるメタライズ層は、電極膜である前記（７）記載の基板表面に形成されるメタライズ層、に特徴を有するものである。
この発明の基板と被搭載物の接合方法によると、すべての被搭載物を所望の位置および方向に合わせてはんだ接合することができる。
実施例１
Ｓｎ：２０質量％を含有し、残部がＡｕからなる成分組成を有し平均粒径Ｄ５０：１１．１μｍ、最大粒径：２０．１μｍを有するＡｕ−Ｓｎ合金はんだ粉末を用意し、このＡｕ−Ｓｎ合金はんだ粉末に市販のＲＭＡフラックスを、ＲＭＡフラックス：８．０質量％、残部がＡｕ−Ｓｎ合金はんだ粉末の配合組成となるように配合し、混合してペースト粘度：８５Ｐａ・ｓを有するＡｕ−Ｓｎ合金はんだペーストを作製し、このＡｕ−Ｓｎ合金はんだペーストをシリンジに充填してディスペンサー装置（武蔵エンジニアリング製、型番：ＭＬ−６０６ＧＸ）に装着した。
さらに、５０個のＬＥＤ素子を用意し、これらＬＥＤ素子の片面全面に厚さ：３μｍ、縦：４００μｍ、横：４００μｍの寸法を有するＡｕメッキを施した。
さらに、アルミナ製基板を用意し、このアルミナ製基板の表面に、縦：２００μｍ、横：２００μｍの寸法を有し、厚さ：１０μｍを有するＣｕ層、厚さ：５μｍを有するＮｉ層および厚さ：０．１μｍを有するＡｕ層からなる複合メタライズ層を形成したメタライズ層本体部分、並びに同じ複合メタライズ層を形成した幅：１００μｍ、長さ：９０μｍの寸法を有するはんだ誘引部からなるメタライズ層を４００μｍ間隔で５０個所一列に形成した。
これらメタライズ層本体部分およびはんだ誘引部からなる５０個所のメタライズ層におけるメタライズ層本体部中心位置に、先に用意したディスペンサー装置により０．０３ｍｇの量のＡｕ−Ｓｎ合金はんだペーストを塗布し、このＡｕ−Ｓｎ合金はんだペーストの上に先に用意した５０個のＬＥＤ素子をマウンターを用いて搭載し、窒素雰囲気中、温度：３００℃、３０秒間保持する条件のリフロー処理を施し、その後、冷却し、一列に配列した５０個のＬＥＤ素子位置を３次元測定機（Ｎｉｋｏｎ製 ＮＥＸＩＶ ＶＭＲ−３０２０)を用いて、素子中心位置を測定した。ここではＸ軸方向に一列に５０個接合したＬＥＤ素子の中心位置のｙ軸方向のブレを平均ｙ軸位置に対する標準偏差として算出した。その結果、素子中心位置：ｙ軸ぶれ±４．２μｍであり、素子の位置精度が非常に高いことがわかった。
実施例２
Ｐｂ：３７質量％を含有し、残部がＳｎからなる成分組成を有し平均粒径Ｄ５０：１１．４μｍ、最大粒径：１４．５μｍを有するＰｂ−Ｓｎ合金はんだ粉末を用意し、このＰｂ−Ｓｎ合金はんだ粉末に市販のＲＭＡフラックスを、ＲＭＡフラックス：１１．０質量％、残部がＰｂ−Ｓｎ合金はんだ粉末の配合組成となるように配合し、混合してペースト粘度：１２０Ｐａ・ｓを有するＰｂ−Ｓｎ合金はんだペーストを作製し、このＰｂ−Ｓｎ合金はんだペーストをシリンジに充填してディスペンサー装置（武蔵エンジニアリング製、型番：ＭＬ−６０６ＧＸ）に装着した。
このディスペンサー装置により０．０２ｍｇの量のＰｂ−Ｓｎ合金はんだペーストを実施例１で作製したメタライズ層本体部分およびはんだ誘引部からなる５０個所のメタライズ層の上に塗布し、このＰｂ−Ｓｎ合金はんだペーストの上に先に用意した５０個のＬＥＤ素子を搭載し、窒素雰囲気中、温度：２２０℃、３０秒間保持する条件のリフロー処理を施し、その後、冷却し、５０個のＬＥＤ素子位置を３次元測定機（Ｎｉｋｏｎ製 ＮＥＸＩＶ ＶＭＲ−３０２０)を用いて、素子中心位置を測定した。ここではＸ軸方向に一列に５０個接合したＬＥＤ素子の中心位置のｙ軸方向のブレを平均ｙ軸位置に対する標準偏差として算出した。その結果、素子中心位置：ｙ軸ぶれ±５．８μｍであり、素子の位置精度が非常に高いことがわかった。
実施例３
Ｐｂ：９５質量％を含有し、残部がＳｎからなる成分組成を有し平均粒径Ｄ５０：１１．７μｍ、最大粒径：１４．８μｍを有するＰｂ−Ｓｎ合金はんだ粉末を用意し、このＰｂ−Ｓｎ合金はんだ粉末に市販のＲＡフラックスを、ＲＡフラックス：１０．０質量％、残部がＰｂ−Ｓｎ合金はんだ粉末の配合組成となるように配合し、混合してペースト粘度：８０Ｐａ・ｓを有するＰｂ−Ｓｎ合金はんだペーストを作製し、このＰｂ−Ｓｎ合金はんだペーストをシリンジに充填してディスペンサー装置（武蔵エンジニアリング製、型番：ＭＬ−６０６ＧＸ）に装着した。
このディスペンサー装置により０．０３ｍｇの量のＰｂ−Ｓｎ合金はんだペーストを実施例１で作製したメタライズ層本体部分およびはんだ誘引部からなる５０個所のメタライズ層の上に塗布し、このＰｂ−Ｓｎ合金はんだペーストの上に先に用意した５０個のＬＥＤ素子を搭載し、窒素雰囲気中、温度：３３０℃、３０秒間保持する条件のリフロー処理を施し、その後、冷却し、５０個のＬＥＤ素子位置を３次元測定機（Ｎｉｋｏｎ製 ＮＥＸＩＶ ＶＭＲ−３０２０)を用いて、素子中心位置を測定した。ここではＸ軸方向に一列に５０個接合したＬＥＤ素子の中心位置のｙ軸方向のブレを平均ｙ軸位置に対する標準偏差として算出した。その結果、素子中心位置：ｙ軸ぶれ±６．７μｍであり、素子の位置精度が非常に高いことがわかった。
実施例４
Ｓｎ：９６．５質量％、Ａｇ：３．０質量％を含有し、残部がＣｕからなる成分組成を有し平均粒径Ｄ５０：１０．８μｍ、最大粒径：１４．１μｍを有するＰｂフリーはんだ粉末を用意し、このＰｂフリーはんだ粉末に市販のＲＭＡフラックスを、ＲＭＡフラックス：１２．５質量％、残部がＰｂフリーはんだ粉末の配合組成となるように配合し、混合してペースト粘度：７２Ｐａ・ｓを有するＰｂフリーはんだペーストを作製し、このＰｂフリーはんだペーストをシリンジに充填してディスペンサー装置（武蔵エンジニアリング製、型番：ＭＬ−６０６ＧＸ）に装着した。
このディスペンサー装置により０．０２ｍｇの量のＰｂフリーはんだペーストを実施例１で作製したメタライズ層本体部分およびはんだ誘引部からなる５０個所のメタライズ層の上に塗布し、このＰｂフリーはんだペーストの上に先に用意した５０個のＬＥＤ素子を搭載し、窒素雰囲気中、温度：２４０℃、３０秒間保持する条件のリフロー処理を施し、その後、冷却し、５０個のＬＥＤ素子位置を３次元測定機（Ｎｉｋｏｎ製 ＮＥＸＩＶ ＶＭＲ−３０２０)を用いて、素子中心位置を測定した。ここではＸ軸方向に一列に５０個接合したＬＥＤ素子の中心位置のｙ軸方向のブレを平均ｙ軸位置に対する標準偏差として算出した。その結果、素子中心位置：ｙ軸ぶれ±５．１μｍであり、素子の位置精度が非常に高いことがわかった。
従来例１
Ｓｎ：２０質量％を含有し、残部がＡｕからなる成分組成を有し平均粒径Ｄ５０：１１．１μｍ、最大粒径：２０．１μｍを有するＡｕ−Ｓｎ合金はんだ粉末を用意し、このＡｕ−Ｓｎ合金はんだ粉末に市販のＲＭＡフラックスを、ＲＭＡフラックス：８．０質量％、残部がＡｕ−Ｓｎ合金はんだ粉末の配合組成となるように配合し、混合してペースト粘度：８５Ｐａ・ｓを有するＡｕ−Ｓｎ合金はんだペーストを作製し、このＡｕ−Ｓｎ合金はんだペーストをシリンジに充填してディスペンサー装置（武蔵エンジニアリング製、型番：ＭＬ−６０６ＧＸ）に装着した。
さらに、５０個のＬＥＤ素子を用意し、これらＬＥＤ素子の片面全面に厚さ：３μｍ、縦：４００μｍ、横：４００μｍの寸法を有するＡｕメッキを施した。
さらに、アルミナ製基板を用意し、このアルミナ製基板の表面に、縦：５００μｍ、横：５００μｍの寸法を有し、厚さ：１０μｍを有するＣｕ層、厚さ：５μｍを有するＮｉ層および厚さ：０．１μｍを有するＡｕ層からなる複合メタライズ層を形成したメタライズ層を４００μｍ間隔で５０個所一列に形成した。
これらメタライズ層からなる５０個所のメタライズ層の中心位置に、先に用意したディスペンサー装置により０．０３ｍｇの量のＡｕ−Ｓｎ合金はんだペーストを塗布し、このＡｕ−Ｓｎ合金はんだペーストの上に先に用意した５０個のＬＥＤ素子をマウンターを用いて搭載し、窒素雰囲気中、温度：３００℃、３０秒間保持する条件のリフロー処理を施し、その後、冷却し、一列に配列した５０個のＬＥＤ素子位置を３次元測定機（Ｎｉｋｏｎ製 ＮＥＸＩＶ ＶＭＲ−３０２０)を用いて、素子中心位置を測定した。ここではＸ軸方向に一列に５０個接合したＬＥＤ素子の中心位置のｙ軸方向のブレを平均ｙ軸位置に対する標準偏差として算出した。その結果、素子中心位置：ｙ軸ぶれ±３８．２μｍであり、素子の位置精度が低いことがわかった。
この発明の方法により基板と素子を接合した結果を説明するための平面図である。 この発明の基板表面に形成されるメタライズ層の形状を示す平面図である。 図５（ｂ）の断面側面図における上方向から見た平面図である。 図５（ａ）の断面側面図における上方向から見た平面図である。 従来の方法により基板と素子を接合する工程を説明するための断面側面図である。
符号の説明
１：基板、
２：メタライズ層
２´：メタライズ層
３：Ａｕ−Ｓｎ合金はんだペースト、
４：素子、被搭載物
５：Ａｕ−Ｓｎ合金はんだ接合層、
６：メタライズ層本体部分、
７：はんだ誘引部

Claims (8)

  1. メタライズ層を形成した基板におけるメタライズ層とメタライズ層を形成した被搭載物におけるメタライズ層との間にはんだペーストを搭載または塗布したのち非酸化性雰囲気中でリフロー処理して基板と被搭載物を接合するはんだペーストを用いた基板と被搭載物の接合方法において、
    前記基板の表面に形成されるメタライズ層は、面積が被搭載物のメタライズ層の面積よりも小さいメタライズ層本体部分と前記メタライズ層本体部分の周囲から突出したはんだ誘引部とからなる平面形状を有することを特徴とする位置合わせ性に優れたはんだペーストを用いた基板と被搭載物の接合方法。
  2. 前記はんだペーストは、Ｓｎ：２０〜２５質量％を含有し、残部：Ａｕおよび不可避不純物であるＡｕ−Ｓｎはんだ合金粉末にフラックスを混合したＡｕ−Ｓｎ合金はんだペーストである請求項１記載の位置合わせ性に優れたはんだペーストを用いた基板と被搭載物の接合方法。
  3. 前記はんだペーストは、Ｐｂ：３５〜６０質量％を含有し、残部：Ｓｎおよび不可避不純物であるＰｂ−Ｓｎはんだ合金粉末にフラックスを混合したＰｂ−Ｓｎ合金はんだペーストである請求項１記載の位置合わせ性に優れたはんだペーストを用いた基板と被搭載物の接合方法。
  4. 前記はんだペーストは、Ｐｂ：９０〜９５質量％を含有し、残部：Ｓｎおよび不可避不純物であるＰｂ−Ｓｎはんだ合金粉末にフラックスを混合したＰｂ−Ｓｎ合金はんだペーストである請求項１記載の位置合わせ性に優れたはんだペーストを用いた基板と被搭載物の接合方法。
  5. 前記はんだペーストは、Ｓｎ：４０〜１００質量％を含有し、残部：Ａｇ、Ａｕ、Ｃｕ、Ｂｉ、Ｓｂ、Ｉｎ及びＺｎからなる群より選ばれた１種又は２種以上の金属および不可避不純物であるＰｂフリーはんだ合金粉末にフラックスを混合したＰｂフリーはんだペーストである請求項１記載の位置合わせ性に優れたはんだペーストを用いた基板と被搭載物の接合方法。
  6. 前記被搭載物は素子であることを特徴とする請求項１、２、３、４または５記載の位置合わせ性に優れたはんだペーストを用いた基板と被搭載物の接合方法。
  7. メタライズ層本体部分と前記メタライズ層本体部分の周囲から突出したはんだ誘引部とからなる平面形状を有することを特徴とする基板表面に形成されるメタライズ層。
  8. 基板に形成されるメタライズ層は、電極膜であることを特徴とする請求項７記載の基板表面に形成されるメタライズ層。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012169355A (ja) * 2011-02-10 2012-09-06 Mitsubishi Materials Corp はんだ接合用積層体および接合体

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6226831A (ja) * 1985-07-29 1987-02-04 Oki Electric Ind Co Ltd 厚膜回路パタ−ン
JP2003264267A (ja) * 2002-03-08 2003-09-19 Rohm Co Ltd 半導体チップを使用した半導体装置
JP2005052869A (ja) * 2003-08-06 2005-03-03 Sumitomo Metal Mining Co Ltd 高温はんだ付用ろう材とそれを用いた半導体装置
JP2006339595A (ja) * 2005-06-06 2006-12-14 Rohm Co Ltd 半導体装置
JP2008010545A (ja) * 2006-06-28 2008-01-17 Mitsubishi Materials Corp Ａｕ−Ｓｎ合金はんだペーストを用いて素子の接合面全面を基板に接合する方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6226831A (ja) * 1985-07-29 1987-02-04 Oki Electric Ind Co Ltd 厚膜回路パタ−ン
JP2003264267A (ja) * 2002-03-08 2003-09-19 Rohm Co Ltd 半導体チップを使用した半導体装置
JP2005052869A (ja) * 2003-08-06 2005-03-03 Sumitomo Metal Mining Co Ltd 高温はんだ付用ろう材とそれを用いた半導体装置
JP2006339595A (ja) * 2005-06-06 2006-12-14 Rohm Co Ltd 半導体装置
JP2008010545A (ja) * 2006-06-28 2008-01-17 Mitsubishi Materials Corp Ａｕ−Ｓｎ合金はんだペーストを用いて素子の接合面全面を基板に接合する方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012169355A (ja) * 2011-02-10 2012-09-06 Mitsubishi Materials Corp はんだ接合用積層体および接合体

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