KR0167470B1 - 챕 캐리어에 집적 회로 칩의 플립 칩 본딩 방법 - Google Patents

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윌리엄 티.엘리스
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Abstract

집적 회로 칩을 칩 캐리어에 플립 칩 본딩하는 방법을 개시한다. 개시된 방법에 따르면, 2원 Pb/Sn 합금과 같은 고 용융 온도 조성물이 예를 들면, 칩 상의 접촉부들 상에 증착되며, Bi 및 Sn과 같은 저 용융 조성물을 이루는 성분들은 예를 들면, 칩 캐리어 상의 접촉부들 상에 동시 증착(codeposition)된다. 칩 및 칩 캐리어는 이 때 가열된다. 이 가열에 의해서 예를 들면, Bi 및 Sn의 저 용융 온도 조성물이 용융되어, Bi/Sn 합금과 같은 저 용융 온도 합금이 형성된다. 저 용융 합금은 Pb/Sn과 같은 고 용융 조성물을 용해시킨다. 이에 따라서, 이를 테면 Bi/Pb/Sn의 3원 합금과 같은 저 용융점의 제3 조성물로 된 솔더 본드가 형성되는 결과를 얻는다.

Description

칩 캐리어에 집적 회로 칩의 플립 칩 본딩 방법
본 발명은 칩 캐리어(chip carrier)들에 집적 회로 칩들을 플립 칩 솔더 본딩(flip chip solder bonding)하는 것에 관한 것이다. 더 구체적으로 본 발명은 집적 회로 칩 및 칩 캐리어 상에서 하나의 조성물(composition)을 용융(melting)시키고 그 내부에 다른 조성물을 용해(solubilization)시켜 낮은 용융 솔더 본드(a lower melting solder bond)를 형성하도록 서로 다른 용융 온도들을 갖는 두개의 조성물들을 사용하는 것에 관한 것이다.
제어형 콜랩스 칩 접속(C4; Controlled Collapse Chip Connection) 또는 플립-칩 기술은 실리콘 칩들 상의 높은 I/O(입력/출력) 카운트(count) 및 영역 배열 솔더 범프(area array solder bumps)들을, 예를 들면 알루미나 캐리어들과 같은 베이스 세라믹 칩 캐리어들에 상호 접속하기 위한 기술로서 근 20여년동안 성공적으로 사용되어 왔다. 통상, 95 Pb/5 Sn 합금과 같은 납/주석 합금, 혹은 50 Pb/50 In과 같은 납/인듐 합금으로 된 솔더 범프는 후속 사용 및 검사를 위해서 세라믹 칩 캐리어에 칩을 접착시키는 수단을 제공한다. 반도체 칩들을 거꾸로 하여 캐리어에 본딩하는 제어형 콜랩스 칩 접속(C4) 기술에 대해 더 상세한 것을 예를 들면, 본 출원의 양수인에게 양도된 밀러(Miller)의 미합중국 특허 제3,401,126호와 제3,429,040호를 참조한다. 일반적으로, 금속 솔더로 만들어진 가단성(可鍛性) 패드(malleable pad)는 반도체 장치의 접촉 위치(contact site)에 형성되며, 솔더 접합 가능 위치들은 칩 캐리어 상에 있는 도전체들 상에 형성된다. 집적 회로 칩과 칩 캐리어를 서로 접촉시켜 두고, 이들을 이를 테면 복사 가열, 가열된 질소, 또는 가열된 불활성 가스로 가열시켜, 솔더 범프가 리플로(reflow)되게 함으로써 솔더 컬럼(solder column)을 형성한다. 이러한 가열은 통상 Pb/Sn 솔더들에 대해서는 약 3분 동안 약 370℃까지 행해지며, Pb/In 솔더들에 대해서는 약 3분 동안 약 265℃까지 행해진다.
최근에 유기 기판(organic substrates)들이 개발되었다. 이들 유기 기판들은 세라믹 칩 캐리어들에서보다 낮은 온도로 다루어져야 한다. 세라믹 칩 캐리어들을 사용함에 있어 지금까지 이용된 온도들은 심각한 열적 스트레스(thermal stresses)들을 일으키거나, 심지어는 유기 기판들 내에 있는 수지를 열화시킨다. 따라서, Pb/Sn 솔더 합금들 및 세라믹 캐리어들에 관련하여 지금까지 사용된 온도들을 회피하는 기술 및 솔더 조성물들이 필요한 것이다.
본 발명의 주요 목적은 Pb/Sn 솔더 합금들 및 세라믹 칩 캐리어들에 관련하여 지금까지 사용된 높은 온도들을 회피하는 솔더 본딩 방법을 제공하는 것이다.
본 발명의 다른 목적은 Pb/Sn 솔더 합금들 및 세라믹 칩 캐리어들에 관련하여 지금까지 사용된 높은 온도보다 낮은 온도에서 솔더 컬럼이 형성되도록 하는 솔더 합금 조성물을 제공하는 것이다.
이들 목적들은 본 발명의 방법에 의해서 달성된다. 여기에서 개시된 본 발명에 따르면, 집적 회로 칩 캐리어에 플립 칩 본딩하는 방법이 제공된다. 본 발명에 따르면 두개의 솔더링 조성물들이 사용된다. 그 중 하나는 저 용융 조성물이며, 다른 하나는 고 용융 조성물이다. 이러한 조성물들은 고 용융 솔더 조성물을 구성하는 성분들이 저 용융 조성물 내에 용해될 수 있는 조성물들로서, 여전히 낮은 용융 온도를 갖는 제3조성물을 형성하게 된다. 두개 중에서 한 조성물은 집적 회로 칩 상의 패드들에 가해지고 다른 하나는 칩 캐리어 상의 패드들에 가해진다. 집적 회로 칩과 칩 캐리어를 서로 접촉시키고, 칩 및 캐리어 온도를 저 용융 솔더 조성물의 용융점으로 상승시킨다. 이렇게 하여 고 용융 조성물이 용해되어 제3조성물로서 여전히 낮은 용융 온도의 솔더 조성물을 형성하게 된다. 이것은 집적 회로 칩을 기판에 본딩시킨다.
일 실시예에서 저 용융 솔더 조성물은 2원(binary) Bi/Sn이며, 고 용융 솔더 조성물은 2원 Pb/Sn이고, 이들에 의해서 형성된 제3 솔더 조성물은 3원(ternary) Bi/Pb/Sn이다. 본 실시예에 따른 방법은 칩 상에 있는 접촉부들 상에 2원 Pb/Sn 합금을 먼저 증착하는 단계와, 칩 캐리어 상에 Bi와 Sn을 동시 증착하는(codepositing) 단계를 포함한다. 다음에, 칩 및 칩 캐리어를 가열함으로써 Bi 및 Sn이 용융되도록 하여 저 용융 온도의 Bi/Sn 합금을 형성하도록 하며, 그 내부에 고 용융 Pb/Sn를 용해시킨다. 이것은 여전히 낮은 저 용융점의 3원 합금인 Bi/Pb/Sn을 형성하게 한다.
저 용융점 Bi/Pb/Sn 3원 합금은 적어도 50중량% Bi, 20중량% 내지 32중량% Pb, 및 밸런스(balance) Sn을 포함한다. 일반적으로, 3원 합금은 적어도 약 15.5중량% Sn을 포함한다.
2원 비스무트/주석은 칩 캐리어상에 직접 증착될 수 있다. 다른 선택으로는, 하나 이상의 개재된 Bi 층들 및 하나 이상의 개재된 Sn 층들이 칩 캐리어 상에 증착될 수 있다.
사용될 수 있는 솔더 시스템들로서 그 외 다른 것은 3원 Sn/Pb/Sb를 형성하기 위한 Sn/Pb-Sn/Sb이며, 3원 Sn/Pb/Ag를 형성하기 위한 Sn/Pb-Sn/Ag이며, 3원 Sn/Pb/In을 형성하기 위한 Sn/Pb-Sn/In이다.
본 발명에 따른 C4 접속은 저 용융 온도 제1 솔더 조성물 성분들을 집적 회로 칩 - 칩 캐리어 쌍 중 한 요소 상에 증착하고, 상기 집적 회로 칩 - 칩 캐리어 쌍 중 상기와 다른 요소의 서로 면하는 표면 상에 고 용융 온도 제2 솔더 조성물 성분들을 제공함으로써 형성된다. 칩을 캐리어 상에 배치시켜 두고, 이들에 열을 가하여 저 용융 제1 조성물을 용융시켜 저 용융 온도 제1 솔더 합금을 형성하도록 한다. 용융도니 제1 솔더 합금은 고 용융 온도 성분들을 용해시켜 매우 낮은 저 용융 온도 제3 조성물을 형성시킨다. 제3 조성물은 집적 회로 칩을 기판에 본딩한다. 이것은 초기 솔더 리플로 후에, 전체 솔더 컬럼이 사용 중이 원래의 고 용융점 솔더 조성물보다 훨씬 낮은 용융점을 갖도록 하는 방법을 제공하는 것이다. 따라서, 본 발명에 따라 Bi/Sn과 같은 저 용융점 2원 합금이 Pb/Sn과 같은 고 용융점 합금을 용해시켜, Bi/Pb/Sn과 같은 저 용융점 3원 합금을 형성하게 된다.
본 발명에 따른 바람직한 실시예에 따라, C4 접속은 집적 회로 칩 상에 2원 Pb/Sn 합금을 증착하고, 칩 캐리어 상에 2원 Bi/Sn 합금을 증착하거나 층을 이룬 Bi/Sn 증착물을 동시 증착함으로써 형성된다. 칩은 캐리어 상에 배치되고 열이 가해져 Bi/Sn이 용융됨으로써 저 용융 온도 합금이 형성된다. 이것은 적어도 약 1분동안 약 200℃의 온도에서 행하여진다. 용융된 Bi/Sn 솔더는 고 용융 Pb/Sn을 용해시킴으로써 매우 낮은 저 용융점 3원 합금 Bi/Pb/Sn을 형성하게 된다.
저 용융점 3원 합금 Bi/Pb/Sn은 적어도 50중량% Bi, 20중량% 내지 32중량% Pb, 및 밸런스 Sn을 포함한다. 일반적으로, 3원 합금은 적어도 약 15.5중량% Sn을 포함한다.
2원 비스무트/주석은 칩 캐리어 상에 직접 증착될 수 있다. 바람직하기로는, 하나 이상의 개재된 Bi 층들과 하나 이상의 개재된 Sn 층들이 칩 캐리어 상에 증착될 수 있다. 이것은 칩 캐리어 제조 과정을 단순화시킨다. 증착은 스퍼터링, 전기도금, 진공 증착(evaporation)에 의해서, 또는 솔더 페이스트(solder paste)에 의해 수행될 수 있다. 또한 개별층들의 증착에 의해서 제1 솔더 합금의 증착시 Bi/Sn 비를 정밀하게 제어함으로써, 결과적인 솔더 컬럼의 리플로 온도를 제어할 수가 있다. 각 층의 두께는 일반적으로 약 1 내지 4mil이다.
사용될 수 있는 솔더 시스템들로서 그 외 다른 것은 3원 Sn/Pb/Sb를 형성하기 위한 Sn/Pb-Sn/Sb이고, 3원 Sn/Pb/Ag를 형성하기 위한 Sn/Pb-Sn/Ag이며, 3원 Sn/Pb/In을 형성하기 위한 Sn/Pb-Sn/In이다.
[실시예]
다음의 실시예들을 참조하여 본 발명을 이해할 수 있다. Pb/Sn 솔더 볼(solder ball)들이 집적 회로 칩 접촉부들 상에 증착되며, Sn 및 Bi 층들은 유기 칩 캐리어들 상에 증착된다. 집적 회로 칩들 및 칩 캐리어들은 솔더 증착물들이 있는 곳에서 압착되어 접촉되고, 열이 가해저 Sn/Bi 증착물들이 리플로되어, Pb/Sn 솔더 볼들을 용해시킴으로써 Pb/Sn/Bi 솔더 컬럼들이 형성된다.
각각의 예에서 97중량% Pb - 3중량% Sn 솔더 볼들이 집적 회로 칩들 상의 접촉부들 상에 증착되며, Sn 및 Bi 층들은 유기 칩 캐리어 상에 전기 증착(electrodeposition)된다.
Sn 층들은 주석이 함유된 플루오로보레이트(stannous fluoroborate) 용액들로부터 전착된다.
Bi 층들은 비스무트 퍼클로레이트(bismuth perchlorate) 용액들로부터 전기 증착된다.
Bi 및 Sn 층들은 아래 표 1의 Sn/Bi 증착 파라메터에서와 같은 두께 및 중량비들로 증착된다.
이제, 집적 회로 칩들 및 기판들은 압착 접촉된 다음 적외선 또는 대류(convection) 또는 이 모두를 사용하여 플럭스(flux)를 갖는 질소 분위기에서 약 4분동안 약 230℃로 칩 및 기판을 가열한다. 이렇게 함으로써, Sn/Bi 증착물의 리플로가 발생되고, 그 내부에 Pb/Sn 솔더 볼들이 용해되어, 솔더 컬럼들이 형성된다.
결과로 나타난 솔더 컬럼들은 아래 표 2의 3원 솔더 조성물들과 용융 온도에서와 같은 조성물들과 용융 온도들을 갖는다.
본 발명의 방법에 따르면, Pb/Sn 솔더 합금들 및 세라믹 칩 캐리어들에 관련하여 이전까지 사용된 높은 온도들을 회피하는 솔더 본딩 방법이 제공된다.
더욱이, 본 발명에 따르면, Pb/Sn 솔더 합금들 및 세라믹 칩 캐리어들에 관련하여 이전까지 사용된 높은 온도들 이하의 온도에서 솔더 컬럼을 형성하는 솔더 합금 조성물이 제공된다.
본 발명에 대해서 바람직한 실시예들 및 예시된 것들을 사용하여 설명하였으나, 이들에 의해서 본 발명의 범위가 한정되는 것이 아니라 본 발명은 여기 첨부된 청구 범위에 의해 정해진다.

Claims (6)

  1. 칩 캐리어(chip carrier)에 집적 회로 칩을 플립 칩 본딩(flip chip bonding)하는 방법에 있어서, 상기 칩 및 상기 칩 캐리어 중 어느 하나의 접촉부들 상에 제1의 고 용융 온도의 조성물(a first, high melting temparature composition)을 증착하고, 상기 칩 및 상기 칩 캐리어 중 다른 하나의 상호 마주보고 면하는 접촉부들 상에 상기 제1의 고 용융 온도보다 낮은 제2의 저 용융 온도의 조성물을 증착하는 단계; 및 상기 칩 및 상기 칩 캐리어를 가열하므로, 상기 제2의 저 용융 온도의 조성물을 용융시키고 그 속에 상기 제1의 고 용융 온도의 조성물을 용해시켜, 제3의 여전히 낮은 저 용융 온도의 조성물 및 저 용융점 합금의 솔더 본드(solder bond)를 형성하는 단계를 포함하는 플립 칩 본딩 방법.
  2. 칩 캐리어에 집적 회로 칩을 플립 칩 본딩하는 방법에 있어서, 상기 칩 상의 접촉부들 상에 2원(binary) Pb/Sn 합금을 증착하고, 상기 칩 캐리어 상에 Bi 및 Sn을 동시 증착(codepositing)하는 단계; 및 상기 칩 및 상기 칩 캐리어를 가열하므로, 상기 Bi 및 Sn을 용융시키고 저 용융 온도 Bi/Sn 합금을 형성하며 그 속에 고 용융 온도 Pb/Sn을 용해시켜, 저 용융점 3원 합금 Bi/Pb/Sn의 솔더 본드를 형성하는 단계를 포함하는 플립 칩 본딩 방법.
  3. 제2항에 있어서, 상기 저 용융점 3원 합금 Bi/Pb/Sn은 적어도 50% Bi, 20% 내지 32% Pb, 및 밸런스(balance) Sn을 포함하는 플립 칩 본딩 방법.
  4. 제3항에 있어서, 상기 저 용융점 3원 합금 Bi/Pb/Sn은 50 내지 52.5중량% Bi, 20 내지 32중량% Pb, 및 적어도 15.5중량%의 밸런스 Sn를 포함하는 플립 칩 본딩 방법.
  5. 제2항에 있어서, 상기 칩 캐리어 상에 2원 Bi/Sn 합금을 증착하는 단계를 포함하는 플립 칩 본딩 방법.
  6. 제2항에 있어서, 상기 칩 캐리어 상에 Bi 층과 Sn 층을 증착하는 단계를 포함하는 플립 칩 본딩 방법.
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