JP2009290431A - 半導体集積回路 - Google Patents

Abstract

【課題】入力段に差動対を備える場合に、より確実にオフセット電圧をキャンセルすることができる半導体集積回路を提供する。
【解決手段】カレントミラー回路４は、オペアンプ１１の入力段を構成する差動対２にバイアス電流を供給し、カレントミラー回路３は、差動対２に流れる電流を調整する。電流補正回路１２は、カレントミラー回路３のミラー電流誤差と、トランジスタＴ１１を介してカレントミラー回路３に流入する電流との和に相当する電流を発生してカレントミラー回路３に供給し、変動調整回路１３は、電流補正回路１２を接続することで差動対２に生じる電流の変動及びカレントミラー回路４に生じる電圧の変動を調整する。
【選択図】図１

Description

本発明は、入力段を構成する差動対トランジスタの各ベースに与えられる電位差に応じた信号を出力するように構成される半導体集積回路に関する。

入力段が差動対トランジスタで構成される半導体集積回路として、例えば、オペアンプやコンパレータなどがある。このような回路では、オフセット電圧をいかにしてキャンセルするかが課題となっている。図５は、周知構成のオペアンプの一例を示す。オペアンプ１は、入力段がＮＰＮトランジスタＴ１，Ｔ２の差動対２で構成され、これらのトランジスタＴ１，Ｔ２のコレクタは電源ＶＢに接続され、トランジスタＴ１のエミッタは、ＰＮＰトランジスタＴ３，Ｔ４のエミッタに、トランジスタＴ２のエミッタは、ＰＮＰトランジスタＴ５，Ｔ６のエミッタに接続されている。

トランジスタＴ３，Ｔ６のコレクタは、ＮＰＮトランジスタＴ７，Ｔ８のコレクタにそれぞれ接続され、ＮＰＮトランジスタＴ７，Ｔ８のエミッタは、それぞれ抵抗素子Ｒ１，Ｒ２を介してグランドに接続されている。トランジスタＴ７，Ｔ８は、カレントミラー回路３を構成しており、両者のベースはトランジスタＴ７のコレクタに接続されている。

また、トランジスタＴ３〜Ｔ６は、カレントミラー回路４を構成しており、これらのベースはトランジスタＴ４，Ｔ５のコレクタに接続されていると共に、ダイオードＤ１及びＮＰＮトランジスタＴ９を介してグランドに接続されている。トランジスタＴ９は、ＮＰＮトランジスタＴ１０と共にカレントミラー回路５を構成しており、両者のベースは、トランジスタＴ１０のコレクタに接続されている。トランジスタＴ１０のコレクタには、電流源Ｓ１が接続されている。

電源とグランドとの間には、電流源Ｓ２とＰＮＰトランジスタＴ１１との直列回路，電流源Ｓ３とＮＰＮトランジスタＴ１２と抵抗素子Ｒ３との直列回路，電流源Ｓ４とＮＰＮトランジスタＴ１３との直列回路が並列に接続されている。トランジスタＴ１１のベースは、トランジスタＴ８のコレクタに接続され、エミッタは、トランジスタＴ１２のベースに接続されている。トランジスタＴ１２のエミッタは、トランジスタＴ１３のベースに接続されている。また、トランジスタＴ１１のベースとトランジスタＴ１３のコレクタとの間には、位相補償用コンデンサＣ１が接続されている。

以上のように構成されるオペアンプ１では、同相入力電圧範囲の最低電圧が（３Ｖｆ＋Ｖsat）に規定される。すなわち、ＶsatはトランジスタＴ９のコレクタ−エミッタ間電圧であり、３Ｖｆは、ダイオードＤ１，トランジスタＴ４，Ｔ１それぞれの接合電圧の和である。同相入力電圧が（３Ｖｆ＋Ｖsat）未満の場合、トランジスタＴ３，Ｔ４，Ｔ６，Ｔ８，Ｔ１１がオフで、トランジスタＴ１２，Ｔ１３がオンとなるので、出力電圧はロウレベルになる。

そして、トランジスタＴ７，Ｔ８，Ｔ９のコレクタに流れる電流をそれぞれＩａ，Ｉｂ，Ｉｃとすると、電流Ｉａ，Ｉｂは、ほぼ電流Ｉｃの１／２となるが、以下の電流分が誤差となることで、オフセット電圧が発生する。すなわち、電流Ｉａ側は、トランジスタＴ７，Ｔ８のベース電流分だけ多く流しており、その電流分は、トランジスタＴ７のエミッタ接地電流増幅率をβNPNとすると、
Ｉｃ／（２・βNPN）×２＝Ｉｃ／βNPN …（１）
となる。

また、電流Ｉｂ側は、トランジスタＴ１１のベース電流がトランジスタＴ８のコレクタに流入するため、そのベース電流分だけ少なく流しており、その電流分は、トランジスタＴ８のエミッタ接地電流増幅率をβPNPとして、電流源Ｓ２が流す電流（トランジスタＴ１１のエミッタ電流）がＩｃに設定されているとすると、
Ｉｃ／（βPNP＋１） …（２）
となる。したがって、電流（１），（２）の和である電流（３）
Ｉｃ／βNPN＋Ｉｃ／（βPNP＋１） …（３）
がカレントミラー回路３に流入していることになり、それがオフセット電圧を発生させる原因となっている。

以上のように入力段が差動対によって構成される回路のオフセット電圧をキャンセルする技術として、特許文献１に開示されているものがある。
特開平７−１３１２６０号公報

しかしながら、特許文献１に開示されている構成は、同相入力電圧範囲を下回る場合の出力電圧がハイレベルになることを前提としたもので、オペアンプ１のように、同相入力電圧範囲を下回る場合の出力電圧をロウレベルにするには、レベル変換用の回路を付加する必要がある。また、オフセット補正回路を構成するトランジスタＴｒ３，Ｔｒ４のコレクタが出力端子ＯＵＴ１，ＯＵＴ２に直結されているため、補正を行う必要がない場合にも、補正動作が出力信号に干渉することも想定される。

更に、特許文献１では、出力端子ＯＵＴ１，ＯＵＴ２間にオフセット電圧ΔＶが発生すると、それによって生じる電流Ｉ１又はＩ２により電圧ΔＶをキャンセルする作用が定性的に説明されてはいるが、その場合の電圧，電流の関係を数式で示した理論的な説明がなされていない。したがって、実際の回路動作が、特許文献１において説明されている通りになることの裏付けが乏しく、効果が不明確であるという問題がある。

本発明は上記事情に鑑みてなされたものであり、その目的は、入力段に差動対を備える場合に、より確実にオフセット電圧をキャンセルすることができる半導体集積回路を提供することにある。

請求項１記載の半導体集積回路によれば、第１カレントミラー回路は、入力段を構成する差動対トランジスタにバイアス電流を供給し、第２カレントミラー回路は、差動対トランジスタに流れる電流を調整する。そして、電流補正回路は、第２カレントミラー回路のミラー電流誤差と、電位調整用トランジスタを介して第２カレントミラー回路に流入する電流との和に相当する電流を発生して第２カレントミラー回路に供給し、変動調整回路は、電流補正回路を接続することで差動対トランジスタに生じる電流の変動及び第１カレントミラー回路に生じる電圧の変動を調整する。
したがって、電流補正回路が第２カレントミラー回路において生じるミラー電流誤差を調整することで、差動対トランジスタに流れる電流の誤差が調整されるので、半導体集積回路に生じるオフセット電圧を確実にキャンセルできる。

請求項２記載の半導体集積回路によれば、電流補正回路を、第２カレントミラー回路に流れるミラー電流の２倍電流がエミッタに供給されるＰＮＰトランジスタと、前記ミラー電流がコレクタに供給されるＮＰＮトランジスタと、このＮＰＮトランジスタに流れるベース電流で起動され、そのベース電流の２倍電流を流すようにＰＮＰトランジスタで構成される第３カレントミラー回路とで構成し、第３カレントミラー回路のミラー電流と、前記２倍電流がエミッタに供給されるＰＮＰトランジスタのベース電流との和を、第２カレントミラー回路に供給する。

すなわち、第２カレントミラー回路に流れるミラー電流をＩｃ／２とし、ＮＰＮトランジスタのエミッタ接地電流増幅率をβNPNとすれば、第２カレントミラー回路を動作させるためのベース電流は上記（１）式のＩｃ／βNPNで表される。また、ＮＰＮトランジスタのベース電流はＩｃ／（２・βNPN）であるから、第３カレントミラー回路のミラー電流は、上記（１）式の電流分に相当する。

また、ＰＮＰトランジスタのエミッタ接地電流増幅率をβPNPとすれば、電位調整用トランジスタを介して第２カレントミラー回路に流入する電流は、上記（２）式のＩｃ／（βPNP＋１）で表され、電流補正回路を構成するＰＮＰトランジスタのベース電流も上記（２）式の電流分に相当する。したがって、第２カレントミラー回路に流入してミラー電流誤差の原因となる電流に相当する電流を、電流補正回路より供給することで、ミラー電流誤差をキャンセルできる。

請求項３記載の半導体集積回路によれば、変動調整回路を、第１カレントミラー回路において電流補正回路が接続されている側と反対側に接続する。その場合、電流補正回路の電流供給用トランジスタと同数のトランジスタが並列接続される電流調整用トランジスタと、これらの電流調整用トランジスタのコレクタ−エミッタ間電圧を、電流供給用トランジスタのコレクタ−エミッタ間電圧と等しくするように、電流補正用トランジスタと基準電位点との間に接続される電圧調整素子とを備える。したがって、第１カレントミラー回路に電流補正回路を接続することで生じる電流及び電圧の変動を、変動調整回路によって調整できる。

請求項４記載の半導体集積回路によれば、電流増幅部が複数のＮＰＮトランジスタをダーリントン接続して構成され、電位調整用トランジスタがＰＮＰトランジスタで構成される場合に、第４カレントミラー回路と第１カレントミラー回路との間に電圧調整素子を配置する。この場合、半導体集積回路の同相入力電圧範囲は、第４カレントミラー回路を構成するトランジスタのコレクタ−エミッタ間電圧と、電圧調整素子の端子電圧と、第１カレントミラー回路，差動対トランジスタを構成するトランジスタのベースエミッタ間電圧により決定される。

そして、入力電圧が同相入力電圧範囲を下回る場合に、半導体集積回路の出力信号レベルをロウにするには、電流増幅部の最終段となる出力トランジスタをオンにする必要があり、そのためには電位調整用トランジスタをオフにする必要がある。電流増幅部のダーリントン接続がｎ段で構成される場合、電位調整用トランジスタのエミッタ電位は、トランジスタの接合電圧をＶｆとすればｎ・Ｖｆとなるので、電位調整用トランジスタのベース電位が（ｎ−１）・Ｖｆを超えるように設定すれば、電位調整用トランジスタをオフすることができる。

また、電位調整用トランジスタのベース電位は、第４カレントミラー回路のトランジスタを構成するトランジスタのコレクタ−エミッタ間電圧と、電圧調整素子の端子電圧と、第１カレントミラー回路のトランジスタが与える端子間電圧で決まるため、電位調整用トランジスタをオフするための電位が不足する分を電圧調整素子の端子電圧によって調整すれば、入力電圧が同相入力電圧範囲を下回る場合に半導体集積回路の出力信号レベルを確実にロウにすることができる。

以下、本発明の一実施例について図１乃至図４を参照して説明する。尚、図５と同一部分には同一符号を付して説明を省略し、以下異なる部分について説明する。本実施例のオペアンプ１１は、図５に示すオペアンプ１に、電流補正回路１２と、変動調整回路１３とを加えて構成されている。電流補正回路１２において、ＰＮＰトランジスタＴ２１〜Ｔ２３（電流供給用トランジスタ）は、エミッタがトランジスタＴ１のエミッタに共通に接続されており、トランジスタＴ２１，Ｔ２２のコレクタは、何れもＰＮＰトランジスタＴ２４のコレクタに接続されている。トランジスタＴ２４のコレクタはグランドに接続され、ベースはトランジスタＴ７のコレクタに接続されている。

トランジスタＴ２３のコレクタは、ＮＰＮトランジスタＴ２５のコレクタと、ＰＮＰトランジスタＴ２６〜Ｔ２８のエミッタとに接続されている。これらのトランジスタＴ２６〜Ｔ２８はカレントミラー回路１４（第３カレントミラー回路）を構成しており、これらのベースは、トランジスタＴ２６の一方のコレクタと共に、トランジスタＴ２５のベースに接続されている。トランジスタＴ２５のエミッタはグランドに接続されており、トランジスタＴ２７，Ｔ２８のコレクタは、何れもトランジスタＴ７のコレクタに接続されている。

変動調整回路１３において、ＰＮＰトランジスタＴ２９〜Ｔ３１（電流調整用トランジスタ）は、エミッタがトランジスタＴ２のエミッタに共通に接続されており、コレクタは、何れもＰＮＰトランジスタＴ３２（電圧調整素子）のエミッタに接続されている。トランジスタＴ３２のコレクタ及びベースは、ＮＰＮトランジスタＴ３３（電圧調整素子）のコレクタに接続され、トランジスタＴ３３のベースは自身のコレクタに接続され、エミッタはグランドに接続されている。

次に、本実施例の作用について、図２及び図３も参照して説明する。電流補正回路１２は、電流（３）に相当する電流をカレントミラー回路３に供給することで、オフセット電圧をキャンセルするために配置されている。すなわち、トランジスタＴ２４のコレクタには電流Ｉｃが流れているので、そのベース電流は、
Ｉｃ／（βPNP＋１） …（４）
となる。

また、トランジスタＴ２５のコレクタと、トランジスタＴ２６〜Ｔ２８のエミッタには電流Ｉｃ／２が流れるが、後述するように、その殆どはトランジスタＴ２５のコレクタに流入するとみなすことができる。この場合、トランジスタＴ２５のベース電流は、
Ｉｃ／（２βNPN） …（５）
であるから、トランジスタＴ２７，Ｔ２８のコレクタを介してカレントミラー回路３に流入する電流は、
Ｉｃ／（２βNPN）×２＝Ｉｃ／βNPN …（６）
となる。そして、カレントミラー回路３に流入する電流は、上記電流（４）と電流（６）との和になり、電流（３）に等しい。したがって、オフセット電圧の要因となる電流（３）をキャンセルすることができる。

ここで、電流Ｉｃ／２が、殆どトランジスタＴ２５のコレクタに流入するとみなせる理由を、図４を参照して説明する。図４は図１の一部相当図である。トランジスタＴ２５のコレクタ電流をＩ１，トランジスタＴ２６〜Ｔ２８のエミッタに一括して流入する電流をＩ２，各コレクタよりそれぞれ流出する電流をＩ３とする。この場合、（７）式，（８）式が成り立つ。
Ｉｃ／２＝Ｉ１＋Ｉ２ …（７）
Ｉ２＝３・Ｉ３＋３・Ｉ３／βPNP＝３・Ｉ３（βPNP＋１）／βPNP …（８）
また、トランジスタＴ２５においては（９）式が成り立つので、
Ｉ１／βNPN＝Ｉ３＋３・Ｉ３／βPNP …（９）
（９）式を変形すると、
Ｉ３＝Ｉ１／｛βNPN（１＋３／βPNP）｝
＝βPNP・Ｉ１／｛βNPN（βPNP）＋３｝ …（１０）
となり、（８）式に（１０）式を代入すると、
Ｉ２＝３・Ｉ３（βPNP＋１）／βPNP
＝３・Ｉ１（βPNP＋１）／｛βNPN（βPNP）＋３｝ …（１１）
となる。

（１１）式を変形して、電流Ｉ１，Ｉ２の比を求めると、
Ｉ１／Ｉ２＝βNPN（βPNP＋３）／｛３・（βPNP＋１）｝ …（１２）
となるから、例えばβPNP＝βNPN＝１００とすると、
Ｉ１／Ｉ２＝１００×１０３／（３×１０１）≒３４
となる。すなわち、Ｉ１：Ｉ２＝３４：１となるから、（７）式においては電流Ｉ１が支配的であり、電流Ｉ２は無視できるため、Ｉｃ／２≒Ｉ１とみなすことができる。

一方、変動調整回路１３は、電流補正回路１２を接続することで生じる電流，電圧の変動を調整するために配置されている。すなわち、トランジスタＴ２９〜Ｔ３１を接続することで、トランジスタＴ１，Ｔ２のエミッタに流れる電流は、何れも５・Ｉｃ／２となる。また、トランジスタＴ２１〜Ｔ２３のコレクタ電位は２Ｖｆであるから、これらのコレクタ−エミッタ間電圧ＶCEとトランジスタＴ２９〜Ｔ３１の同電圧ＶCEとを等しくするため、ダイオード接続したトランジスタＴ３２及びＴ３３により、トランジスタＴ２９〜Ｔ３１のコレクタ電位を２Ｖｆに設定している。

図２（ａ）は、図５に示すオペアンプ１のオフセット電圧をシミュレーションした結果の一例であり、常温（２５℃）において約１．１９ｍＶとなっている。これに対して、図２（ｂ）は本実施例のオペアンプ１１の場合であるが、温度範囲−４０℃〜１４０℃でオフセット電圧が±０．１７ｍＶ以下に低減されていることが判る。
尚、図２（ｂ）では、実線が−４０℃，二点鎖線が２７℃，破線が１４０℃の場合であり、それぞれ電源電圧が６Ｖ（低電圧），１４Ｖ（ｔｙｐ．），１８Ｖ（高電圧）の場合を求めている。何れの温度帯においても、電源電圧が低い場合がより上方に位置するラインに対応する。尚、図中の数値に付されている「Ｕ」は、「μ」を意味する。

次に、カレントミラー回路５が、ダイオードＤ１（電圧調整素子）を介してカレントミラー回路４を起動することによる作用を説明する。オペアンプ１１の入力電圧が同相入力範囲外である場合に、出力電圧ＯＵＴをロウレベルとするには、出力段のトランジスタＴ１３（電流増幅部）をオンにする必要があり、そのためにはトランジスタＴ１１（電位調整用トランジスタ）をオフにする必要がある。トランジスタＴ１２（電流増幅部）のベースには電流源Ｓ２からの電流Ｉｃが流れ込むのでそのベース電位は２Ｖｆになるが、トランジスタＴ１１をオフにするには、トランジスタＴ１１のベース電位ＶＢ（Ｔ１１）を１Ｖｆ以上にしなければならない。

ここでダイオードＤ１が存在しない場合を想定すると、上記ベース電位ＶＢ（Ｔ１１）は、
ＶＢ（Ｔ１１）＝Ｖｆ（Ｔ６）＋ＶCE（Ｔ９） …（１３）
となる。尚、Ｖｆ（Ｔ６）は、トランジスタＴ１１のベース電流がトランジスタＴ９側に流れ込む経路における、トランジスタＴ６のコレクタ−ベース間電圧である。この場合、トランジスタＴ９が飽和すると、ＶＢ（Ｔ１１）≒Ｖｆ（Ｔ６）となり、トランジスタ１１のエミッタ−ベース間電圧も（≒Ｖｆ）となって、トランジスタＴ１１がオンする可能性がある。

一方、ダイオードＤ１が存在する場合は、
ＶＢ（Ｔ１１）＝Ｖｆ（Ｔ６）＋Ｖｆ（Ｄ１）＋ＶCE（Ｔ９） …（１４）
となるから、トランジスタＴ９が飽和しても、トランジスタＴ１１のエミッタ−ベース間電圧は（≒２Ｖｆ）となるので、トランジスタＴ１１のオフ状態を確実に維持できる。

図３は、本発明の具体的な適用例を示すもので、特開２００７−２９５６６０号公報の図１に開示されている電流検出回路である。この電流検出回路は、Ｈブリッジ型のモータ駆動回路に流れる電流を検出するもので、トランジスタＴｒ１，Ｔｒ２がそれぞれオンしたときにトランジスタＴｒ５，Ｔｒ６にそれぞれ流れる電流が異なる場合でも、ＯＰ２側をオフセット調整可能に構成することで、オペアンプＯＰ１及びＯＰ２の反転入力端子，非反転入力端子に流れる電流を調整でき、抵抗Ｒ１側に流れる電流を一致させるようにしている。
上記公報では、オペアンプＯＰ２のオフセット調整を、可変抵抗で構成される調整回路を用いて行うため、調整に手間を要するが、オペアンプＯＰ２に、本実施例のオペアンプ１１を用いることで、事後的に調整を行わずとも、オフセット電圧を自動的にキャンセルすることができる。

以上のように本実施例によれば、カレントミラー回路４（第１カレントミラー回路）は、オペアンプ１１の入力段を構成する差動対２にバイアス電流を供給し、カレントミラー回路３（第２カレントミラー回路）は、差動対２に流れる電流を調整する。そして、電流補正回路１２は、カレントミラー回路３のミラー電流誤差と、トランジスタＴ１１（電位調整用トランジスタ）を介してカレントミラー回路３に流入する電流との和に相当する電流を発生してカレントミラー回路３に供給し、変動調整回路１３は、電流補正回路１２を接続することで差動対２に生じる電流の変動及びカレントミラー回路４に生じる電圧の変動を調整する。したがって、差動対２を構成するトランジスタＴ１，Ｔ２に流れる電流の誤差が調整されるので、オペアンプ１１に生じるオフセット電圧をキャンセルできる。

そして、電流補正回路１２を、カレントミラー回路３に流れるミラー電流の２倍電流がエミッタに供給されるＰＮＰトランジスタＴ２４と、前記ミラー電流がコレクタに供給されるＮＰＮトランジスタＴ２５と、ＮＰＮトランジスタＴ２５に流れるベース電流で起動され、そのベース電流の２倍電流を流すようにＰＮＰトランジスタＴ２６〜Ｔ２８で構成されるカレントミラー回路１４とで構成し、カレントミラー回路１４のミラー電流とＰＮＰトランジスタＴ２４のベース電流との和をカレントミラー回路３に供給するようにした。したがって、カレントミラー回路３に流入してミラー電流誤差の原因となる電流に相当する電流を電流補正回路１２より供給することで、ミラー電流誤差をキャンセルできる。

また、変動調整回路１３を、カレントミラー回路４において電流補正回路１２が接続されている側と反対側に接続し、電流補正回路１２を構成するトランジスタＴ２１〜２３と同数のトランジスタＴ２９〜Ｔ３１を並列接続し、トランジスタＴ２９〜Ｔ３１のコレクタ−エミッタ間電圧を、電流補正回路１２側の対応するトランジスタＴ２１〜Ｔ２３のコレクタ−エミッタ間電圧と等しくするように、トランジスタＴ２９〜Ｔ３１のコレクタとグランドとの間にトランジスタＴ３２，Ｔ３３を接続した構成とする。したがって、電流補正回路１２を接続することで生じる電流及び電圧の変動を、変動調整回路１３によって調整できる。

更に、カレントミラー回路５を構成するトランジスタＴ９のコレクタと、カレントミラー回路４を構成するトランジスタＴ４及びＴ５のコレクタとの間にダイオードＤ１を接続したので、オペアンプ１１の入力電圧が同相入力範囲を下回る場合でも、出力段のトランジスタＴ１３をオンさせて、オペアンプ１１の出力信号を確実にロウレベルに維持することができる。

本発明は上記し且つ図面に記載した実施例にのみ限定されるものではなく、以下のような変形または拡張が可能である。
コンデンサＣ１を除いてコンパレータとして構成される場合も、同様に適用することができる。
トランジスタのＰＮＰ，ＮＰＮを入れ替えた構成したオペアンプやコンパレータにも適用できる。その場合、同相入力電圧範囲は、ＶＢ−（３Ｖｆ＋Ｖsat）となる。
同相入力電圧範囲の調整電圧は（３Ｖｆ＋Ｖsat）に限ることなく、ダイオードＤ１の直列接続数を適宜変更するなどして設定すれば良い。
電流増幅部を構成するダーリントン接続段数を３段以上としても良い。それによって、入力電圧が同相入力電圧範囲外となるときに、オペアンプの出力信号レベルをロウにするための電圧が不足する場合には、ダイオードＤ１を２個以上直列に接続すれば良い。
電圧調整素子には、Ｄ１のようにダイオードを用いても良い。また、電圧調整素子としてのダイオードＤ１を、ダイオード接続したトランジスタで構成しても良い。

本発明の一実施例であり、オペアンプの回路構成を示す図 （ａ）は図５に示すオペアンプ、（ｂ）は本実施例のオペアンプのオフセット電圧をシミュレーションした結果の一例を示す図 本発明の具体的な適用例を示す図 図１の一部相当図 従来技術を示す図１相当図

符号の説明

図面中、２は差動対、３はカレントミラー回路（第２カレントミラー回路）、４はカレントミラー回路（第１カレントミラー回路）、５はカレントミラー回路（第４カレントミラー回路）、１１はオペアンプ（半導体集積回路）、１２は電流補正回路、１３は変動調整回路、１４はカレントミラー回路（第３カレントミラー回路）、Ｔ１，Ｔ２はＰＮＰトランジスタ（差動対トランジスタ）、Ｔ１１はＰＮＰトランジスタ（電位調整用トランジスタ）、Ｔ１２，Ｔ１３はＮＰＮトランジスタ（電流増幅部）、Ｔ２１〜Ｔ２３はＰＮＰトランジスタ（電流供給用トランジスタ）、Ｔ２４はＰＮＰトランジスタ、Ｔ２５はＮＰＮトランジスタ、Ｔ２９〜Ｔ３１はＰＮＰトランジスタ（電流調整用トランジスタ）、Ｔ３２はＰＮＰトランジスタ（電圧調整素子）、Ｔ３３はＮＰＮトランジスタ（電圧調整素子）、Ｄ１はダイオード（電圧調整素子）を示す。

Claims (4)

1. 入力段を構成する差動対トランジスタにバイアス電流を供給する第１カレントミラー回路と、
   差動対トランジスタ，第１カレントミラー回路と直列に接続され、前記差動対トランジスタに流れる電流を調整する第２カレントミラー回路と、
   この第２カレントミラー回路と、出力側の電流増幅部との間に接続される電位調整用トランジスタと、
   前記第２カレントミラー回路のミラー電流誤差と、前記電位調整用トランジスタを介して前記第２カレントミラー回路に流入する電流との和に相当する電流を発生して、前記第２カレントミラー回路に供給する電流補正回路と、
   この電流補正回路を接続することで、前記差動対トランジスタに生じる電流の変動及び前記第１カレントミラー回路に生じる電圧の変動を調整する変動調整回路とを備えることを特徴とする半導体集積回路。
2. 前記第２カレントミラー回路がＮＰＮトランジスタで構成され、
   前記電位調整用トランジスタがＰＮＰトランジスタで構成される場合、
   前記電流補正回路は、
   前記第２カレントミラー回路に流れるミラー電流の２倍電流がエミッタに供給されるＰＮＰトランジスタと、
   前記第２カレントミラー回路に流れるミラー電流がコレクタに供給されるＮＰＮトランジスタと、
   このＮＰＮトランジスタに流れるベース電流により起動され、前記ベース電流の２倍電流を流すようにＰＮＰトランジスタで構成される第３カレントミラー回路とで構成され、前記第３カレントミラー回路のミラー電流と、前記２倍電流がエミッタに供給されるＰＮＰトランジスタのベース電流との和を、前記第２カレントミラー回路に供給することを特徴とする請求項１記載の半導体集積回路。
3. 前記電流補正回路は、前記第１カレントミラー回路に接続されて電流を供給する複数の電流供給用トランジスタを備え、
   前記変動調整回路は、前記第１カレントミラー回路において、前記電流補正回路が接続されている側と反対側に接続され、
   前記電流供給用トランジスタと同数のトランジスタを並列に接続してなる電流調整用トランジスタと、
   電流調整用トランジスタのコレクタ−エミッタ間電圧を、前記電流供給用トランジスタのコレクタ−エミッタ間電圧と等しくするように、電流補正用トランジスタと基準電位点との間に接続される電圧調整素子とで構成されることを特徴とする請求項１又は２記載の半導体集積回路。
4. 前記電流増幅部が、複数のＮＰＮトランジスタをダーリントン接続して構成されると共に、
   前記電位調整用トランジスタがＰＮＰトランジスタで構成される場合、
   前記第１カレントミラー回路にバイアス電流を供給するため、グランド側に構成される第４カレントミラー回路を備え、
   前記第４カレントミラー回路と前記第１カレントミラー回路との間に、電圧調整素子を配置したことを特徴とする請求項１乃至３の何れかに記載の半導体集積回路。

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