JP4946643B2

JP4946643B2 - パワーアンプ回路

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Publication number: JP4946643B2
Application number: JP2007152883A
Authority: JP
Inventors: 卓也日吉
Original assignee: Yokogawa Electric Corp
Current assignee: Yokogawa Electric Corp
Priority date: 2007-06-08
Filing date: 2007-06-08
Publication date: 2012-06-06
Anticipated expiration: 2027-06-08
Also published as: JP2008306564A

Description

本発明は、バイアス電圧によってＡ級動作するトランジスタを直列に接続し、このトランジスタ間に負荷が接続され、入力信号を増幅して負荷に出力するパワーアンプ回路に関し、詳しくは、パワーアンプ回路全体での電力損失を抑えつつ、温度によらず安定した電力を供給するパワーアンプ回路に関するものである。

図６は、従来のパワーアンプ回路の構成例を示した図である。
図６において、電源１１、１２は、パワーアンプ回路用の電源であり、電源１１、１２の電源電圧をＶＰ１、ＶＰ２とする（ＶＰ１＞＞ＶＰ２）。

ｎｐｎトランジスタＱ１、バイアス抵抗Ｒｂ１、Ｒｂ２、ｐｎｐトランジスタＱ２は、電源１１、１２間に直列に接続される。トランジスタＱ１のベース−エミッタ間電圧をＶ_ＢＥ１とし、トランジスタＱ２のベース−エミッタ間電圧をＶ_ＢＥ２とする。また、トランジスタＱ１のコレクタ−エミッタ間電圧をＶ_ＣＥ１、トランジスタＱ２のコレクタ−エミッタ間電圧をＶ_ＣＥ２とする。

バイアス電源１３、１４は、トランジスタＱ１，Ｑ２のベース端子間に直列に接続される。ここで、バイアス電源１３、１４のバイアス電圧をＶｂ１，Ｖｂ２とする。また、トランジスタＱ１，Ｑ２のベース端子間の電圧差をバイアス電圧Ｖｂとする。なお、配線抵抗を無視すれば、バイアス電源１３、１４のバイアス電圧Ｖｂ１，Ｖｂ２を合わせたものがバイアス電圧Ｖｂになる。

入力端子Ｐｉは、バイアス電源Ｖｂ１，Ｖｂ２間に接続され、出力端子Ｐｏは、バイアス抵抗Ｒｂ１，Ｒｂ２間に接続される。

バイアス電源１３、１４のバイアス電圧Ｖｂ１，Ｖｂ２およびバイアス抵抗Ｒｂ１，Ｒｂ２の抵抗値は、トランジスタＱ１，Ｑ２をＡ級動作（トランジスタＱ１，Ｑ２を介して、電源１１から電源１２に常に電流が流れる）させる電圧値、抵抗値にする。また、バイアス電源１３、１４、バイアス抵抗Ｒｂ１，Ｒｂ２で、パワーアンプ回路のバイアス回路を構成している。

入力信号源１５は、入力端子Ｐｉに接続され、負荷Ｚは、出力端子Ｐｏに接続される。ここで、入力信号源１５の小振幅信号の入力電圧をＶｃとし、負荷Ｚに印加される出力電圧をＶｏ，負荷Ｚへの出力電流をＩｏとする。入力信号源１５は、例えば、基準抵抗と可変電流源とで構成され、可変電流源から基準抵抗に電流を流すことによって小振幅信号の入力電圧Ｖｃを出力する。

このような回路の動作を説明する。
入力電圧Ｖｃを正方向へ変化させると、バイアス電圧Ｖｂが相対的に正側に振れ、トランジスタＱ１のコレクタ−エミッタ間電圧Ｖ_ＣＥ１が小さくなり、逆にトランジスタＱ２のコレクタ−エミッタ間電圧Ｖ_ＣＥ２が大きくなる。

例えば、負荷Ｚへの出力電流Ｉｏ＝０でバイアス抵抗Ｒｂ１，Ｒｂ２の各々にかかる電圧が入力電圧Ｖｃの変化前と同じであるならば、出力電圧Ｖｏが上昇する。出力電圧Ｖｏが一定（不変）とした場合、トランジスタＱ１のコレクタ−エミッタ間電圧Ｖ_ＣＥ１が小さくなり、バイアス抵抗Ｒｂ１にかかる電圧が大きくなる。逆にトランジスタＱ２のコレクタ−エミッタ間電圧Ｖ_ＣＥ２が大きくなり、バイアス抵抗Ｒｂ２にかかる電圧が小さくなる。バイアス電圧Ｖｂ、バイアス抵抗Ｒｂ１、Ｒｂ２は固定値であるため、バイアス抵抗Ｒｂ１とバイアス抵抗Ｒｂ２とで生じる電圧に電圧差があると、電流差が生じる。その電流の差分が出力電流Ｉｏとして負荷Ｚへ流れ出る。

入力電圧Ｖｃを負方向へ変化させると、バイアス電圧Ｖｂが相対的に負側に振れ、トランジスタＱ１のコレクタ−エミッタ間電圧Ｖ_ＣＥ１が大きくなり、逆にトランジスタＱ２のコレクタ−エミッタ間電圧Ｖ_ＣＥ２が小さくなる。

例えば、負荷Ｚへの出力電流Ｉｏ＝０でバイアス抵抗Ｒｂ１，Ｒｂ２の各々にかかる電圧が入力電圧Ｖｃの変化前と同じであるならば、出力電圧Ｖｏが下降する。出力電圧Ｖｏが一定（不変）とした場合、トランジスタＱ１のコレクタ−エミッタ間電圧Ｖ_ＣＥ１が大きくなり、バイアス抵抗Ｒｂ１にかかる電圧が小さくなる。逆にトランジスタＱ２のコレクタ−エミッタ間電圧Ｖ_ＣＥ２が小さくなり、バイアス抵抗Ｒｂ２にかかる電圧が大きくなる。バイアス電圧Ｖｂ、バイアス抵抗Ｒｂ１、Ｒｂ２は固定値であるため、バイアス抵抗Ｒｂ１とバイアス抵抗Ｒｂ２とで生じる電圧に電圧差があると、電流差が生じる。その電流の差分が出力電流Ｉｏとして負荷Ｚから流れ込む。

このように出力電圧Ｖｏまたは出力電流Ｉｏのどちらかを制御することによって、小振幅信号の入力電圧Ｖｃに追従して負荷Ｚに電力を供給する。

次に、図６に示す回路で負荷Ｚに供給できる電力について説明する。
負荷Ｚに供給できる電力は出力電流Ｉｏに依存し、出力電流Ｉｏはバイアス電流Ｉｂに依存する。そして、パワーアンプ回路は、バイアス電流Ｉｂの範囲内で出力電流Ｉｏを負荷Ｚに供給することができる。ここで、バイアス電流Ｉｂとは、負荷Ｚおよび入力信号源１５が接続されない状態で、抵抗Ｒｂ１，Ｒｂ２に流れる電流のことである。

バイアス電流Ｉｂは、バイアス電圧ＶｂからトランジスタＱ１，Ｑ２のベース−エミッタ間電圧Ｖ_ＢＥ１，Ｖ_ＢＥ２を引いた電圧と、バイアス抵抗Ｒｂ１，Ｒｂ２の抵抗値との関係で求められ、下記の式（１）で示される。なお、式（１）中、バイアス抵抗Ｒｂ１，Ｒｂ２の抵抗値もＲｂ１、Ｒｂ２で示している。

Ｉｂ＝（（Ｖｂ１＋Ｖｂ２）−（Ｖ_ＢＥ１＋Ｖ_ＢＥ２））／（Ｒｂ１＋Ｒｂ２） …（１）

特開平０６−１７７６５８号公報

上記の式（１）では、バイアス電圧Ｖｂ１，Ｖｂ２を一定にしてバイアス電圧Ｖｂを固定にすれば、バイアス電流Ｉｂも一定となる。

しかしながら、トランジスタＱ１，Ｑ２は温度特性を持っており、所望のコレクタ電流を得るために必要なベース−エミッタ間電圧Ｖ_ＢＥ１，Ｖ_ＢＥ２は、周囲温度に影響をうけ変化する。そのため、周囲温度によってバイアス電流Ｉｂも変動してしまう。すなわち、周囲温度の変動によってバイアス電流Ｉｂが変動し、負荷Ｚに供給できる電力量も変動するという問題があった。

図７は、このような問題を回避するためのパワーアンプ回路のその他の構成例を示した図である。図７において、バイアス電源Ｖｂ１，Ｖｂ２に直列にダイオードＤ１，Ｄ２が接続され、トランジスタＱ１のベース−コレクタ端子間に抵抗Ｒ１，トランジスタＱ２のベースコレクタ端子間に抵抗Ｒ２が接続される。

図７では、ダイオードＤ１，Ｄ２を直列に接続することによって、ダイオードＤ１，Ｄ２の順方向電圧によって、トランジスタＱ１，Ｑ２の温度特性による変動分を減少させる。

しかしながら、図７に示すようにダイオードＤ１，Ｄ２の順方向電圧の温度特性を利用したとしても、やはり、ダイオードＤ１，Ｄ２ごとで温度特性にばらつきが存在し、同じ基板上にパワーアンプ回路を構成したとしても基板の位置によって温度差が生じ、バイアス電流Ｉｂが変動するという問題があった。

そこで、図６、図７に示す回路において、バイアス電圧Ｖｂ１、Ｖｂ２を非常に大きくしたり、抵抗Ｒｂ１，Ｒｂ２の抵抗値を非常に大きくすることにより、相対的に式（１）におけるバイアス電圧Ｖ_ＢＥ１，Ｖ_ＢＥ２の影響を見かけ上小さくし、温度変動によるバイアス電流Ｉｂの変動を低減していた。

または、バイアス電流Ｉｂの電流量をあらかじめ非常に大きく設定しておき、温度変動によってバイアス電流Ｉｂが変動しても、負荷Ｚへの電力供給に影響がでないようしていた。

しかしながら、バイアス電流Ｉｂを増加させておくと、トランジスタＱ１，Ｑ２での損失が増大し、トランジスタＱ１，Ｑ２の放熱対策を行なう必要があると共に、パワーアンプ回路用の電源１１、１２に大電流を出力できるものを用いる必要がある。その結果、電源１１、１２の電源電力を大きくする必要があり、パワーアンプ回路全体での電力損失が大きくなるという問題があった。

また、バイアス電流Ｉｂの変動分を小さくするために、バイアス電圧Ｖｂ１、Ｖｂ２を大きくしたり、抵抗Ｒｂ１，Ｒｂ２の抵抗値を大きくして出力抵抗を増加させた場合、パワーアンプ回路用の電源１１、１２の電圧をより大きく（電圧ＶＰ１と電圧ＶＰ２との電圧差を大きく）する必要がある。その結果、電源１１、１２の電源電力を大きくする必要があり、パワーアンプ回路全体での電力損失が大きくなるという問題があった。

特に、パワーアンプ回路を大電力アンプにするほど、電力損失がより大きくなるという問題があった。

そこで本発明の目的は、パワーアンプ回路全体での電力損失を抑えつつ、温度によらず安定した電力を供給するパワーアンプ回路を実現することにある。

請求項１記載の発明は、
バイアス電圧によってＡ級動作するトランジスタを直列に接続し、このトランジスタ間に負荷が接続されるパワーアンプ回路において、
前記直列に接続されたトランジスタ間に設けられるバイアス抵抗の両端間の電圧差を検出する差動アンプ回路と、
参照電圧と前記差動アンプ回路からの出力電圧とを比較する制御アンプ回路と、
この制御アンプ回路の比較結果の出力電圧を電流に変換する変換回路と、
前記変換回路の電流が流れるパスと、このパスと同じ電流量の電流が流れ抵抗を用いて前記バイアス電圧を生成する電圧生成用パスとを有するバイアス電圧生成回路と
を有することを特徴とするものである。
請求項２記載の発明は、請求項１記載の発明において、
前記直列に接続されたトランジスタを複数チャネル並列に設け、各チャネルに前記負荷が接続されることを特徴とするものである。
請求項３記載の発明は、請求項２記載の発明において、
前記差動アンプ回路は、前記各チャネルのトランジスタ間の電圧差を平均して出力することを特徴とするものである。

本発明によれば以下の効果がある。
制御アンプ回路が、差動アンプ回路で検出した電圧差を参照電圧と同じ電圧となるように負帰還動作させ、バイアス電圧生成回路に流れる電流を制御する。そして、バイアス電圧生成回路が、この電流の増減によってバイアス電圧を増減させるので、バイアス電流を一定に保つことができる。これにより、温度が変動してもバイアス電流を一定に保つことができ、パワーアンプ回路用の電源の電源電力を大きくする必要がない。従って、パワーアンプ回路全体での電力損失を抑えつつ、温度によらず安定した電力を負荷に供給することができる。

以下図面を用いて本発明の実施の形態を説明する。
［第１の実施例］
図１は、本発明の第１の実施例を示した構成図である。図２は、図１をブロックごとに概略を示した構成図である。ここで、図６と同一のものには同一符号を付し、説明を省略する。

図１、図２において、トランジスタＱ１の代わりにＮチャネル型のＦＥＴＱ３が設けられ、トランジスタＱ２の代わりにＰチャネル型のＦＥＴＱ４が設けられる。つまり、Ｎチャネル型のＦＥＴＱ３、バイアス抵抗Ｒｂ１、Ｒｂ２、Ｐチャネル型のＦＥＴＱ４は、電源１１、１２間に直列に接続される。図２では、バイアス抵抗Ｒｂ１、Ｒｂ２をバイアス抵抗Ｒｂで図示している。

ここで、ＦＥＴＱ３のゲート−ソース間電圧をＶ_ＧＳ１とし、ＦＥＴＱ４のゲート−ソース間電圧をＶ_ＧＳ２とする。また、ＦＥＴＱ３のドレイン−ソース間電圧をＶ_ＤＳ１とし、ＦＥＴＱ４のドレイン−ソース間電圧をＶ_ＤＳ２とする。

そして、直列に接続された抵抗Ｒｂ１，Ｒｂ２を合わせた両端間（ＦＥＴＱ３のソース端子とＦＥＴＱ４のソース端子間）の電圧差をＶｄとする。

さらに、負荷Ｚが接続されない状態での、抵抗Ｒｂ１，Ｒｂ２に流れるバイアス電流を図６と同様にＩｂとする。また、ＦＥＴＱ３，Ｑ４のゲート端子間の電圧差をバイアス電圧Ｖｂとする。

このバイアス電圧Ｖｂは、ＦＥＴＱ３，Ｑ４をＡ級動作（ＦＥＴＱ３，Ｑ４を介して、電源１１から電源１２に常に電流が流れる）させるような電圧に設定される。

差動アンプ回路２０は、アンプＡ１、抵抗Ｒｉ１，Ｒｉ２，Ｒ３、Ｒ４を有し、電圧差Ｖｄを検出し、この電圧差Ｖｄを所望の倍率で増幅した出力電圧Ｖ１を出力する。抵抗Ｒｉ１は、アンプＡ１の非反転入力端子とＦＥＴＱ３のソース端子間に設けられ、抵抗Ｒｉ２は、アンプＡ１の反転入力端子とＦＥＴＱ４のソース端子間に設けられる。抵抗Ｒ３は、アンプＡ１の非反転入力端子とグランド間に設けられ、抵抗Ｒ４は、アンプＡ１の出力端子と反転入力端子間に設けられる。

制御アンプ回路３０は、アンプＡ２，抵抗Ｒ５、コンデンサＣ１、参照電源３１を有し、差動アンプ回路２０の出力電圧Ｖ１と参照電源３１の参照電圧Ｖｒｅｆとを比較し、出力電圧Ｖ１と参照電圧Ｖｒｅｆとの電圧差を増幅した出力電圧Ｖ２を出力するが、アンプＡ２は、参照電圧Ｖｒｅｆと出力電圧Ｖ１との電圧差を０にするように動作する。抵抗Ｒ５は、アンプＡ１の出力端子とアンプＡ２の反転入力端子間に設けられ、コンデンサＣ１は、アンプＡ２の出力端子と反転入力端子間に設けられ、参照電源３０は、所定の参照電圧ＶｒｅｆをアンプＡ２の非反転入力端子に出力する。

電圧電流変換回路４０は、ｎｐｎトランジスタＱ５、抵抗Ｒ６を有し、制御回路３０の出力電圧Ｖ２が入力され、この出力電圧Ｖ２の電圧レベルに応じた電流量の電流Ｉｑ１に変換する。ｎｐｎトランジスタＱ５は、ベース端子に出力電圧Ｖ２が印加される。抵抗Ｒ６は、トランジスタＱ５のエミッタ端子とグランド間に設けられる。

バイアス電圧生成回路５０は、電流用のパスが並列に３本設けられ、各パスに変換回路４０が変換した電流Ｉｑ１と同じ電流量の電流Ｉｑ１〜Ｉｑ３が流れ、第３のパスに流れる電流Ｉｑ３からバイアス電圧Ｖｂを生成する。ここで、第３のパスは、特許請求の範囲の電圧生成用パスである。

第１のパスは、抵抗Ｒ７、ｐｎｐトランジスタＱ６が、電源１１と変換回路４０との間に直列に設けられ、変換回路４０で変換された電流Ｉｑ１が流れる。トランジスタＱ６は、ベース端子とコレクタ端子が接続される。

第２のパスは、抵抗Ｒ８、ｐｎｐトランジスタＱ７，ｎｐｎトランジスタＱ８、抵抗Ｒ９が、電源１１と電源１２との間に直列に接続される。トランジスタＱ７のベース端子は、トランジスタＱ６のベース端子に接続され、トランジスタＱ６に流れる電流Ｉｑ１と同じ電流量の電流Ｉｑ２が流れる。トランジスタＱ８は、ベース端子とコレクタ端子が接続される。

第３のパスは、抵抗Ｒ１０、ｐｎｐトランジスタＱ９、抵抗Ｒ１１，バイアス電源１３、１４、抵抗Ｒ１２，ｎｐｎトランジスタＱ１０、抵抗Ｒ１３が、電源１１と電源１２との間に直列に接続される。Ｒ１１，Ｒ１２は、バイアス電圧Ｖｂ生成用の抵抗である。トランジスタＱ９のベース端子は、トランジスタＱ６のベース端子に接続され、トランジスタＱ６に流れる電流Ｉｑ１と同じ電流量の電流Ｉｑ３が流れる。トランジスタＱ１０のベース端子は、第２のパスのトランジスタＱ８のベース端子に接続され、トランジスタＱ８に流れる電流Ｉｑ２（＝Ｉｑ１）と同じ電流量の電流Ｉｑ３が流れる。また、トランジスタＱ９のコレクタ端子（抵抗Ｒ１１の上流側（ＶＰ１側）の端子）は、ＦＥＴＱ３のゲート端子に接続され、トランジスタＱ１０のコレクタ端子（抵抗Ｒ１２の下流側（ＶＰ２側）の端子）は、ＦＥＴＱ４のゲート端子に接続される。

なお、図６と異なり、（バイアス電圧Ｖｂ）＝（バイアス電圧Ｖｂ１＋バイアス電圧Ｖｂ２＋抵抗Ｒ１１、１２で生ずる電圧）になる。図２では、抵抗Ｒ１１，Ｒ１２を抵抗Ｒｂ’で図示してある。

入力端子Ｐｉは、図６と同様にバイアス電源１３、１４間に設けられ、出力端子Ｐｏも、図６と同様にバイアス抵抗Ｒｂ１，Ｒｂ２間に設けられる。

図１から明らかなように、トランジスタＱ７、Ｑ９は、トランジスタＱ６のカレントミラー回路であり、トランジスタＱ１０は、トランジスタＱ８のカレントミラー回路である。トランジスタＱ７、Ｑ９は、一つのパッケージに入れたペアトランジスタとし、トランジスタＱ８，Ｑ１０はペアトランジスタである。第２のパスと第３のパスを流れる電流量Ｉｑ２，Ｉｑ３を等しくするためである。

なお、図１に示すパワーアンプ回路において、差動アンプ回路２０、制御アンプ回路３０、変換回路４０、バイアス電圧生成回路５０、バイアス抵抗Ｒｂ１，Ｒｂ２は、ＦＥＴＱ３，Ｑ４をＡ級動作させるための、バイアス回路を構成している。

このような回路の動作を説明する。
入力電圧Ｖｃを正方向へ変化させる（Ｖｃ（ｔ）＜Ｖｃ（ｔ+Δｔ）：ｔは時間）と、バイアス電圧Ｖｂが相対的に正側に振れ、ＦＥＴＱ３のドレイン−ソース間電圧Ｖ_ＤＳ１が小さくなり、逆にＦＥＴＱ４のドレイン−ソース間電圧Ｖ_ＤＳ２が大きくなる。

例えば、負荷Ｚへの出力電流Ｉｏ＝０でバイアス抵抗Ｒｂ１，Ｒｂ２の各々にかかる電圧が入力電圧Ｖｃの変化前と同じであるならば、出力電圧Ｖｏが上昇する。出力電圧Ｖｏが一定（不変）とした場合、ＦＥＴＱ３のドレイン−ソース間電圧Ｖ_ＤＳ１が小さくなり、バイアス抵抗Ｒｂ１にかかる電圧が大きくなる。逆にＦＥＴＱ４のドレイン−ソース間電圧Ｖ_ＤＳ２が大きくなり、バイアス抵抗Ｒｂ２にかかる電圧が小さくなる。バイアス電圧Ｖｂ、バイアス抵抗Ｒｂ１、Ｒｂ２は固定値であるため、バイアス抵抗Ｒｂ１とバイアス抵抗Ｒｂ２とで生じる電圧に電圧差があると、電流差が生じる。その電流の差分が出力電流Ｉｏとして負荷Ｚへ流れ出る。

入力電圧Ｖｃを負方向へ変化させる（Ｖｃ（ｔ）＞Ｖｃ（ｔ+Δｔ）：ｔは時間）と、バイアス電圧Ｖｂが相対的に負側に振れ、ＦＥＴＱ３のドレイン−ソース間電圧Ｖ_ＤＳ１が大きくなり、逆にＦＥＴＱ４のドレイン−ソース間電圧Ｖ_ＤＳ２が小さくなる。

例えば、負荷Ｚへの出力電流Ｉｏ＝０でバイアス抵抗Ｒｂ１，Ｒｂ２の各々にかかる電圧が入力電圧Ｖｃの変化前と同じであるならば、出力電圧Ｖｏが下降する。出力電圧Ｖｏが一定（不変）とした場合、ＦＥＴＱ３のドレイン−ソース間電圧Ｖ_ＤＳ１が大きくなり、バイアス抵抗Ｒｂ１にかかる電圧が小さくなる。逆にＦＥＴＱ４のドレイン−ソース間電圧Ｖ_ＤＳ２が小さくなり、バイアス抵抗Ｒｂ２にかかる電圧が大きくなる。バイアス電圧Ｖｂ、バイアス抵抗Ｒｂ１、Ｒｂ２は固定値であるため、バイアス抵抗Ｒｂ１とバイアス抵抗Ｒｂ２とで生じる電圧に電圧差があると、電流差が生じる。その電流の差分が出力電流Ｉｏとして負荷Ｚから流れ込む。

なお、パワーアンプ回路の調整時などに、基準温度において所望のバイアス電流Ｉｂが流れるように参照電源３１の参照電圧Ｖｒｅｆを設定して所定の電流量の電流Ｉｑ１を流すように調整し、バイアス電圧ＶｂをＦＥＴＱ３，Ｑ４に印加してＡ級動作させる。また、トランジスタＱ５に電流Ｉｑ１が常に流れるように出力電圧Ｖ２を設定しておく。

次に、図１に示す回路で負荷Ｚに供給できる電力について説明する。
バイアス電流Ｉｂは、図６と同様の考えで下記の式（２）で示される。
Ｉｂ＝（Ｖｂ−（Ｖ_ＧＳ１＋Ｖ_ＧＳ２））／（Ｒｂ１＋Ｒｂ２） …（２）

図６と同様に、ＦＥＴＱ３，Ｑ４には温度特性がある。そのため、周囲温度の変動によってバイアス電流Ｉｂを維持するのに必要なドレイン電流を得るためのＦＥＴＱ３，Ｑ４のＶ_ＧＳ１、Ｖ_ＧＳ２のしきい値が変わってしまう。

次に、温度によらずバイアス電流Ｉｂを一定にする動作を説明する。
周囲温度の変化によりバイアス電流Ｉｂが減少した場合から説明する。
バイアス電流Ｉｂの減少によってバイアス抵抗Ｒｂ両端間の電圧差Ｖｄが小さくなり、差動アンプ回路２０の出力電圧Ｖ１も小さくなる。その結果、制御アンプ回路３０が、出力電圧Ｖ２を大きくする。

そして、変換回路４０のトランジスタＱ５のベース端子に印加される出力電圧Ｖ２の増加によって、トランジスタＱ５のベース−エミッタ間電圧も大きくなり、トランジスタＱ５に流れる電流Ｉｑ１の電流量も増大する。

また、トランジスタＱ５、Ｑ６は直列に接続されており、トランジスタＱ６にも同じ電流Ｉｑ１が流れる。そして、トランジスタＱ６に対するカレントミラーのトランジスタＱ７、Ｑ９にも、電流Ｉｑ１と同じ電流量の電流Ｉｑ２，Ｉｑ３が流れる。

また、トランジスタＱ７、Ｑ８は直列に接続されており、トランジスタＱ７、Ｑ８には同じ電流Ｉｑ２が流れ、トランジスタＱ８のカレントミラーのトランジスタＱ１０にも、電流Ｉｑ２と同じ電流量の電流Ｉｑ３が流れる。

つまり、バイアス電流Ｉｂの減少によって、第１のパスに流れる電流Ｉｑ１の電流量が増加し、第３のパスの電流Ｉｑ３の電流量も増加する。そして、電流Ｉｑ３の電流量の増加によって、抵抗Ｒ１１，Ｒ１２で生ずる電圧も増加する。その結果、バイアス電圧Ｖｂも増加し（バイアス電源１３、１４のバイアス電圧Ｖｂ１，Ｖｂ２は一定）、式（２）からも明らかなようにバイアス電流Ｉｂも増加する。

一方、周囲温度の変化によりバイアス電流Ｉｂが増加した場合を説明する。
バイアス電流Ｉｂの増加によってバイアス抵抗Ｒｂ両端間の電圧差Ｖｄが大きくなり、差動アンプ回路２０の出力電圧Ｖ１も大きくなる。その結果、制御アンプ回路３０が、出力電圧Ｖ２を小さくする。

そして、変換回路４０のトランジスタＱ５のベース端子に印加される出力電圧Ｖ２の減少によって、トランジスタＱ５のベース−エミッタ間電圧も小さくなり、トランジスタＱ５に流れる電流Ｉｑ１の電流量も減少する。

つまり、バイアス電流Ｉｂの増加によって、第１のパスに流れる電流Ｉｑ１の電流量が減少し、第３のパスの電流Ｉｑ３も減少する。そして、電流Ｉｑ３の電流量の減少によって、抵抗Ｒ１１，Ｒ１２で生ずる電圧も減少する。その結果、バイアス電圧Ｖｂも減少し（バイアス電源１３、１４のバイアス電圧Ｖｂ１，Ｖｂ２は一定）、式（２）からも明らかなようにバイアス電流Ｉｂも減少する。

このように、制御アンプ回路３０が、差動アンプ回路２０で検出した電圧差Ｖｄを参照電圧Ｖｒｅｆと同じ電圧となるように負帰還動作させ、バイアス電圧生成回路５０に流れる電流Ｉｑ１〜Ｉｑ３を制御する。そして、バイアス電圧生成回路５０が、この電流Ｉｑ１〜Ｉｑ３の増減によってバイアス電圧Ｖｂを増減させるので、バイアス電流Ｉｂを一定に保つことができる。これにより、温度が変動してもバイアス電流Ｉｂを一定に保つことができ、図６、図７に示す回路のようにパワーアンプ回路用の電源１１、１２の電源電力を大きくする必要がない。従って、パワーアンプ回路全体での電力損失を抑えつつ、温度によらず安定した電力を負荷Ｚに供給することができる。

また、第３のパスにカレントミラー回路（トランジスタＱ９、Ｑ１０）を、バイアス電圧Ｖｂを生成する抵抗Ｒ１１，Ｒ１２の両側、つまり、抵抗Ｒ１１よりも上流側のみならず、抵抗Ｒ１２の下流側にも設けるので、第３のパス上の電流Ｉｑ３の電流量が抵抗Ｒ１１，Ｒ１２において変化しない。これにより、第３のパス上を流れる電流Ｉｑ３が、入力信号源１５に影響を及ぼすのを避けることができ、精度のよい出力電圧Ｖｏを出力できる。すなわち、下流側でカレントミラー回路を構成しない場合（トランジスタＱ１０，抵抗Ｒ１３を設けない場合）、トランジスタＱ９を流れた電流Ｉｑ３は、抵抗Ｒ１２側と入力信号源１５側とに分流し、入力信号源１５に影響を及ぼして正確な出力電圧Ｖｏをえることができなくなる。

［第２の実施例］
図３は、本発明の第２の実施例を示した構成図である。ここで、図１、図２と同一のものには同一符号を付し、説明を省略する。図３は、図１に示した回路よりも大電力を出力するのに適したパワーアンプ回路である。

図３において、電源１１、１２間に設けられる”Ｎ型ＦＥＴＱ３、バイアス抵抗Ｒｂ１、Ｒｂ２，Ｐ型ＦＥＴＱ４”の出力側の回路を複数チャネル（チャネルは、”段”と呼ぶ場合もある）にした例である。

電源１１、１２間に、”Ｎ型ＦＥＴＱ１１、バイアス抵抗Ｒｂ３、Ｒｂ４，Ｐ型ＦＥＴＱ１２”、”Ｎ型ＦＥＴＱ１３、バイアス抵抗Ｒｂ５、Ｒｂ６，Ｐ型ＦＥＴＱ１４”の新たな２チャネル分の回路それぞれが並列に設けられる。

ここで、図３においてバイアス抵抗Ｒｂ１，Ｒｂ２を含むチャネルを１チャネル目とし、バイアス抵抗Ｒｂ３，Ｒｂ４を含むチャネルを２チャネル目とし、バイアス抵抗Ｒｂ５，Ｒｂ６を含むチャネルを３チャネル目とする。ここで、１〜３チャネル目に流れるバイアス電流をＩｂ（１）〜Ｉｂ（３）とする。

出力端子Ｐｏは、各チャネルのバイアス抵抗Ｒｂ１〜Ｒｂ６間に接続される。また、ＦＥＴＱ３，Ｑ１１，Ｑ１３のゲート端子が接続され、ＦＥＴＱ４，Ｑ１２，Ｑ１４のゲート端子が接続され、各チャネルには同じバイアス電圧Ｖｂが印加され、ＦＥＴＱ１１〜Ｑ１４もＡ級動作する。

このような回路の動作を説明する。
バイアス電圧Ｖｂが、各チャネルのＦＥＴＱ３，Ｑ４、Ｑ１１〜Ｑ１４に印加され、入力電圧Ｖｃに追従して各チャネルのＦＥＴのドレイン−ソース間電圧Ｖ_ＤＳ１〜Ｖ_ＤＳ６が変動して、入力電圧Ｖｃを増幅した出力電圧Ｖｏが出力される。各チャネルに流れるバイアス電流は、Ｉｂ（１）＝Ｉｂ（２）＝Ｉｂ（３）であり、負荷Ｚに最大限供給できる出力電流Ｉｏは、図１、図２に示す回路に対して約３倍（出力電流Ｉｏ＝３×Ｉｂ）になる。その他の動作は図１に示す装置と同様なので説明を省略する。なお、バイアス抵抗Ｒｂ１〜Ｒｂ６の抵抗値は、全て同じにするとよい。

このように、直列接続されたＡ級動作するＦＥＴＱ３，Ｑ４を複数チャネル設けることにより、バイアス回路用の電源電圧ＶＰ１，ＶＰ２を大きく（電圧差を大きく）することなく、負荷Ｚに供給できる電力を増加することができる。

［第３の実施例］
図４は、本発明の第３の実施例を示した構成図である。ここで、図３と同一のものには同一の符号を付し説明を省略する。図４において、差動アンプ回路２０が、１チャネル目のみならず１〜３チャネル目全ての電圧差を検出する。すなわち、直列接続されたバイアス抵抗Ｒｂ１，Ｒｂ２の電圧差Ｖｄ（１）、直列接続されたバイアス抵抗Ｒｂ１，Ｒｂ２の電圧差Ｖｄ（２）、直列接続されたバイアス抵抗Ｒｂ１，Ｒｂ２の電圧差Ｖｄ（３）を検出し、それらの平均値に基づく出力電圧Ｖ１を出力する。

具体的には、２チャネル目の抵抗Ｒｉ３は、アンプＡ１の非反転入力端子とＦＥＴＱ１１のソース端子間に設けられ、抵抗Ｒｉ４は、アンプＡ１の反転入力端子とＦＥＴＱ１２のソース端子間に設けられる。

３チャネル目の抵抗Ｒｉ５は、アンプＡ１の非反転入力端子とＦＥＴＱ１３のソース端子間に設けられ、抵抗Ｒｉ６は、アンプＡ１の反転入力端子とＦＥＴＱ１４のソース端子間に設けられる。

このような回路の動作を説明する。
差動アンプ回路２０のアンプＡ１が、バイアス電流Ｉｂ（１）〜Ｉｂ（３）の電流量によって増減するバイアス抵抗Ｒｂ１〜Ｒｂ６両端間の電圧差Ｖｄ（１）〜Ｖｄ（３）を検出し、これらの平均値を所望の倍率で増幅して出力電圧Ｖ１を制御アンプ回路３０に出力する。そして、制御アンプ回路３０が、各チャネルを平均化した出力電圧Ｖ１と参照電圧Ｖｒｅｆとを比較する。

その他の動作は図３に示す装置と同様なので説明を省略する。なお、バイアス抵抗Ｒｂ１〜Ｒｂ６の抵抗値は、全て同じにするとよい。また、アンプＡ１の入力端子への抵抗Ｒｉ１〜Ｒｉ６の抵抗値は、全て同じにするとよい。

このように差動アンプ回路２０が、各チャネルでの電圧差Ｖｄ（１）〜Ｖｄ（３）を検出して電圧差Ｖｄ（１）〜Ｖｄ（３）の平均値に基づく出力電圧Ｖ１を制御アンプ回路３０に出力する。これにより、ＦＥＴＱ３，Ｑ４、Ｑ１１〜Ｑ１４ごとに温度特性が異なり、また基板上の位置によって温度差が生じたとして、バイアス電流Ｉｂ（１）〜Ｉｂ（３）の少ないチャネルは、他のチャネルから補完されることにより、パワーアンプ回路全体でみれば、出力電流Ｉｏを安定して供給することができる。

例えば、図３に示す回路では、２チャネル目、３チャネル目のＦＥＴＱ１１〜Ｑ１４のゲート−ソース間電圧Ｖ_ＧＳ３〜Ｖ_ＧＳ６が、ＦＥＴＱ３、Ｑ４のゲート−ソース間電圧Ｖ_ＧＳ１、Ｖ_ＧＳ２よりも増加方向に大きくばらついたの場合、設定した電圧差Ｖｄでは、バイアス電流Ｉｂ（２），Ｉｂ（３）が不足し、所望の電力を供給できな場合が生じ、バイアス電圧Ｖｂを大きくする等の設定がである。その結果、電源１１、１２の電源電力を大きくする必要があり、パワーアンプ回路全体での電力損失が大きくなるという問題が生ずる可能性がある。特に、チャネル数が増えるほど電力損失が大きくなる。

一方、図４に示す回路では各チャネルごとの電圧差Ｖｄ（１）〜Ｖｄ（３）を検出するので、パワーアンプ回路全体での電力損失を抑えつつ、温度変動のみならずＦＥＴ個々のゲート−ソース間電圧Ｖ_ＧＳ１〜Ｖ_ＧＳ６によらず安定した電力を供給することができる。

なお、本発明はこれに限定されるものではなく、以下に示すようなものでもよい。
（１）図１〜図４に示す回路において、ＦＥＴを用いる構成を示したが、図６、図７に示すようなバイポーラ・ジャンクション・トランジスタを用いてもよい。

（２）図１〜図４に示す回路において、バイアス電圧生成回路５０に３本のパスを設ける構成を示したが、図５に示すようにパスを２本にしてもよい。図５において、第２のパスを取り外し、第２のパスのトランジスタＱ８を第１のパスのトランジスタＱ５と抵抗Ｒ８との間に設ける。また、抵抗Ｒ６をグランドでなく、電源１２に接続するとよい。そして、トランジスタＱ６、Ｑ９をペアトランジスタとし、トランジスタＱ８，Ｑ１０をペアトランジスタにするとよい。

（３）図３、図４に示す回路において、出力側の回路を３チャネル分設ける構成を示したが、何チャネル設けてもよい。

本発明の第１の実施例を示した構成図である。本発明の第１の実施例の概略を示した構成図である。本発明の第２の実施例を示した構成図である。本発明の第３の実施例を示した構成図である。本発明の第４の実施例を示した構成図である。従来のパワーアンプ回路の構成を示した図である。従来のパワーアンプ回路のその他の構成を示した図である。

符号の説明

２０差動アンプ回路
３０制御アンプ回路
３１参照電源
４０Ｖ／Ｉ変換回路
５０バイアス電圧生成回路
Ａ１、Ａ２アンプ
Ｑ３、Ｑ４、Ｑ１１〜Ｑ１４ＦＥＴ
Ｑ５〜Ｑ１０バイポーラ・ジャンクション・トランジスタ
Ｒ１１、Ｒ１２バイアス電圧生成用の抵抗
Ｒｂ１〜Ｒｂ６、Ｒｂバイアス抵抗

Claims

バイアス電圧によってＡ級動作するトランジスタを直列に接続し、このトランジスタ間に負荷が接続されるパワーアンプ回路において、
前記直列に接続されたトランジスタ間に設けられるバイアス抵抗の両端間の電圧差を検出する差動アンプ回路と、
参照電圧と前記差動アンプ回路からの出力電圧とを比較する制御アンプ回路と、
この制御アンプ回路の比較結果の出力電圧を電流に変換する変換回路と、
前記変換回路の電流が流れるパスと、このパスと同じ電流量の電流が流れ抵抗を用いて前記バイアス電圧を生成する電圧生成用パスとを有するバイアス電圧生成回路と
を有することを特徴とするパワーアンプ回路。
前記直列に接続されたトランジスタを複数チャネル並列に設け、各チャネルに前記負荷が接続されることを特徴とする請求項１記載のパワーアンプ回路。
前記差動アンプ回路は、前記各チャネルのトランジスタ間の電圧差を平均して出力することを特徴とする請求項２記載のパワーアンプ回路。