JPH1013203A - 温度補償回路 - Google Patents
温度補償回路Info
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- JPH1013203A JPH1013203A JP8162899A JP16289996A JPH1013203A JP H1013203 A JPH1013203 A JP H1013203A JP 8162899 A JP8162899 A JP 8162899A JP 16289996 A JP16289996 A JP 16289996A JP H1013203 A JPH1013203 A JP H1013203A
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- power supply
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Abstract
(57)【要約】
【課題】ＣＭＯＳロジック回路の遅延時間の温度依存性
を補償し、安定化を図る。 【解決手段】 ドレインがカレントミラーの入力端に接
続され、ゲートがＣＭＯＳロジック回路に供給される電
源の高圧側に接続され、ソースが前記ＣＭＯＳロジック
回路に供給される電源の低圧側に接続されたセンサ用ト
ランジスタと、カレントミラーの出力が加えられ、セン
サ用トランジスタのドレイン電流に対応した電圧を得る
電圧検出部と、この電圧検出部の出力電圧と電源電圧に
応じて定まる基準電圧を比較する比較部と、この比較部
の出力に基づいて外部入力電源を制御する電流ブースト
トランジスタを具備し、電圧検出部の出力電圧が前記基
準電圧に等しくなるように電源電圧を制御し、ＣＭＯＳ
ロジック回路の遅延時間の温度変動を補償するように構
成する。
を補償し、安定化を図る。 【解決手段】 ドレインがカレントミラーの入力端に接
続され、ゲートがＣＭＯＳロジック回路に供給される電
源の高圧側に接続され、ソースが前記ＣＭＯＳロジック
回路に供給される電源の低圧側に接続されたセンサ用ト
ランジスタと、カレントミラーの出力が加えられ、セン
サ用トランジスタのドレイン電流に対応した電圧を得る
電圧検出部と、この電圧検出部の出力電圧と電源電圧に
応じて定まる基準電圧を比較する比較部と、この比較部
の出力に基づいて外部入力電源を制御する電流ブースト
トランジスタを具備し、電圧検出部の出力電圧が前記基
準電圧に等しくなるように電源電圧を制御し、ＣＭＯＳ
ロジック回路の遅延時間の温度変動を補償するように構
成する。
Description
【０００１】
【発明の属する技術分野】本発明は、ＣＭＯＳトランジ
スタ回路における温度補償回路に関し、特にＣＭＯＳト
ランジスタ回路の遅延時間の温度依存性を補償するため
の回路に関するものである。
スタ回路における温度補償回路に関し、特にＣＭＯＳト
ランジスタ回路の遅延時間の温度依存性を補償するため
の回路に関するものである。
【０００２】
【従来の技術】ＬＳＩテスト装置等のテスト装置では、
パルス発生等の各種の高精度なタイミングの制御が必要
であり、ロジック回路によりタイミング信号を発生する
タイミング発生回路が用いられる。
パルス発生等の各種の高精度なタイミングの制御が必要
であり、ロジック回路によりタイミング信号を発生する
タイミング発生回路が用いられる。
【０００３】
【発明が解決しようとする課題】ところで、従来より周
知のようにＣＭＯＳ回路は論理素子の遅延が大きな温度
依存性を持つため、高精度のタイミング発生は困難であ
った。図２に示すようなＣＭＯＳインバータ回路を例に
とって説明する。ＭＯＳトランジスタＭ2のドレイン・
ソース間がオンになり負荷容量の電荷Ｃを放電するとき
の電流ＩＤ2は、負の温度係数を持つ。これがロジック
回路の遅延時間の変動（遅延変動）の大きな原因であ
り、高精度のタイミング発生を困難にしている。
知のようにＣＭＯＳ回路は論理素子の遅延が大きな温度
依存性を持つため、高精度のタイミング発生は困難であ
った。図２に示すようなＣＭＯＳインバータ回路を例に
とって説明する。ＭＯＳトランジスタＭ2のドレイン・
ソース間がオンになり負荷容量の電荷Ｃを放電するとき
の電流ＩＤ2は、負の温度係数を持つ。これがロジック
回路の遅延時間の変動（遅延変動）の大きな原因であ
り、高精度のタイミング発生を困難にしている。
【０００４】本発明の目的は、このような点に鑑み、Ｃ
ＭＯＳロジック回路の遅延時間の温度依存性を補償し、
遅延時間の安定化を図ることのできる温度補償回路を提
供することにある。
ＭＯＳロジック回路の遅延時間の温度依存性を補償し、
遅延時間の安定化を図ることのできる温度補償回路を提
供することにある。
【０００５】
【課題を解決するための手段】このような目的を達成す
るために本発明では、ＣＭＯＳロジック回路の温度変動
による遅延時間変動を補償する温度補償回路であって、
ドレインがカレントミラーの入力端に接続され、ゲート
がＣＭＯＳロジック回路に供給される電源の高圧側に接
続され、ソースが前記ＣＭＯＳロジック回路に供給され
る電源の低圧側に接続されたセンサ用トランジスタと、
前記カレントミラーの出力が加えられ、前記センサ用ト
ランジスタのドレイン電流に対応した電圧を得る電圧検
出部と、この電圧検出部の出力電圧と前記電源電圧に応
じて定まる基準電圧を比較する比較部と、この比較部の
出力に基づいて外部入力電源を制御する電流ブーストト
ランジスタを具備し、前記電圧検出部の出力電圧が前記
基準電圧に等しくなるように電源電圧を制御し、前記Ｃ
ＭＯＳロジック回路の遅延時間の温度変動を補償するよ
うにしたことを特徴とする。
るために本発明では、ＣＭＯＳロジック回路の温度変動
による遅延時間変動を補償する温度補償回路であって、
ドレインがカレントミラーの入力端に接続され、ゲート
がＣＭＯＳロジック回路に供給される電源の高圧側に接
続され、ソースが前記ＣＭＯＳロジック回路に供給され
る電源の低圧側に接続されたセンサ用トランジスタと、
前記カレントミラーの出力が加えられ、前記センサ用ト
ランジスタのドレイン電流に対応した電圧を得る電圧検
出部と、この電圧検出部の出力電圧と前記電源電圧に応
じて定まる基準電圧を比較する比較部と、この比較部の
出力に基づいて外部入力電源を制御する電流ブーストト
ランジスタを具備し、前記電圧検出部の出力電圧が前記
基準電圧に等しくなるように電源電圧を制御し、前記Ｃ
ＭＯＳロジック回路の遅延時間の温度変動を補償するよ
うにしたことを特徴とする。
【０００６】
【発明の実施の形態】以下図面を用いて本発明を詳しく
説明する。図１は本発明に係る温度補償回路の一実施例
を示す構成図である。図において、１０はＣＭＯＳロジ
ック回路部、２０は電源制御部である。ＣＭＯＳロジッ
ク回路部１０には電源制御部２０を介して電源が供給さ
れる。
説明する。図１は本発明に係る温度補償回路の一実施例
を示す構成図である。図において、１０はＣＭＯＳロジ
ック回路部、２０は電源制御部である。ＣＭＯＳロジッ
ク回路部１０には電源制御部２０を介して電源が供給さ
れる。
【０００７】ＣＭＯＳロジック回路部１０は、ここでは
ＭＯＳトランジスタＭ1，Ｍ2でなるＣＭＯＳインバータ
を例にとって示してある。電源制御部２０は、センサ用
トランジスタ２１、カレントミラー２２、電圧検出部２
３、比較部２４、電流ブーストトランジスタ２５より構
成されている。
ＭＯＳトランジスタＭ1，Ｍ2でなるＣＭＯＳインバータ
を例にとって示してある。電源制御部２０は、センサ用
トランジスタ２１、カレントミラー２２、電圧検出部２
３、比較部２４、電流ブーストトランジスタ２５より構
成されている。
【０００８】電源制御部２０において、センサ用トラン
ジスタ２１のソースは電源の低圧側（電圧ＶSS）に接続
され、ドレインはカレントミラー２２を介して電源の高
圧側（電圧ＶDD）に接続されている。またセンサ用トラ
ンジスタ２１のゲートは電源の高圧側に接続されてい
る。
ジスタ２１のソースは電源の低圧側（電圧ＶSS）に接続
され、ドレインはカレントミラー２２を介して電源の高
圧側（電圧ＶDD）に接続されている。またセンサ用トラ
ンジスタ２１のゲートは電源の高圧側に接続されてい
る。
【０００９】カレントミラー２２は、２つのＭＯＳトラ
ンジスタＭ4，Ｍ5より構成され、各ドレインは電源の高
圧側に接続され、また各ゲート同士が接続されている。
一方のＭＯＳトランジスタＭ4のソースはゲートと接続
されると共に前記センサ用トランジスタ２１のドレイン
と接続されている。カレントミラー２２の他方のＭＯＳ
トランジスタＭ5のソースは電圧検出部２３の抵抗Ｒ1に
接続されている。この抵抗Ｒ1の他端は電源の低圧側に
接続されている。
ンジスタＭ4，Ｍ5より構成され、各ドレインは電源の高
圧側に接続され、また各ゲート同士が接続されている。
一方のＭＯＳトランジスタＭ4のソースはゲートと接続
されると共に前記センサ用トランジスタ２１のドレイン
と接続されている。カレントミラー２２の他方のＭＯＳ
トランジスタＭ5のソースは電圧検出部２３の抵抗Ｒ1に
接続されている。この抵抗Ｒ1の他端は電源の低圧側に
接続されている。
【００１０】比較部２４は、演算増幅器ＯＰ1を有し、
前記電圧検出部２３の抵抗Ｒ1に生じた電圧と基準電圧
ＶREFとを比較する。基準電圧は電源電圧を抵抗Ｒ2，Ｒ
3で分圧して得ている。
前記電圧検出部２３の抵抗Ｒ1に生じた電圧と基準電圧
ＶREFとを比較する。基準電圧は電源電圧を抵抗Ｒ2，Ｒ
3で分圧して得ている。
【００１１】電流ブーストトランジスタ２５は電源の高
圧側に挿入されており、そのコレクタは外部電源ＶCCに
接続され、エミッタは電源制御部２０およびＣＭＯＳロ
ジック回路の高圧側電源に接続されている。またベース
は、比較部２４の演算増幅器ＯＰ1の出力端に接続され
ている。
圧側に挿入されており、そのコレクタは外部電源ＶCCに
接続され、エミッタは電源制御部２０およびＣＭＯＳロ
ジック回路の高圧側電源に接続されている。またベース
は、比較部２４の演算増幅器ＯＰ1の出力端に接続され
ている。
【００１２】このような構成における動作を次に説明す
る。本発明は、温度変動を検出し、ロジック回路１０の
遅延変動を補償するよう電源電圧を制御するものであ
り、詳細を以下に説明する。
る。本発明は、温度変動を検出し、ロジック回路１０の
遅延変動を補償するよう電源電圧を制御するものであ
り、詳細を以下に説明する。
【００１３】センサ用トランジスタ２１はゲートが電源
の高圧側ＶDDに接続されており、ロジック回路１０のト
ランジスタがオンになるときと同じゲート・ソース間の
電圧が与えられる。ロジック回路１０とセンサ用トラン
ジスタ２１は同一ＬＳＩチップ内に搭載されており、実
質上同じ特性を持ち、同じ温度となっている。したがっ
て、トランジスタ２１のドレインに流れる電流ＩDSは、
ロジック回路のトランジスタがオンになったときのドレ
イン電流と同じ温度特性を呈する。
の高圧側ＶDDに接続されており、ロジック回路１０のト
ランジスタがオンになるときと同じゲート・ソース間の
電圧が与えられる。ロジック回路１０とセンサ用トラン
ジスタ２１は同一ＬＳＩチップ内に搭載されており、実
質上同じ特性を持ち、同じ温度となっている。したがっ
て、トランジスタ２１のドレインに流れる電流ＩDSは、
ロジック回路のトランジスタがオンになったときのドレ
イン電流と同じ温度特性を呈する。
【００１４】センサ用トランジスタ２１のドレイン電流
ＩDSはカレントミラー２２、抵抗Ｒ1により電圧ＶFに変
換される。他方、基準電圧ＶREFは電源電圧ＶDDを抵抗
Ｒ2，Ｒ3で分圧して作られるが、分圧比はある校正温度
でＶREF＝ＶFとなるように予め設定してある。
ＩDSはカレントミラー２２、抵抗Ｒ1により電圧ＶFに変
換される。他方、基準電圧ＶREFは電源電圧ＶDDを抵抗
Ｒ2，Ｒ3で分圧して作られるが、分圧比はある校正温度
でＶREF＝ＶFとなるように予め設定してある。
【００１５】温度変動があった場合前記電圧ＶFは基準
電圧ＶREFと一致しなくなるので、電圧ＶFが基準電圧Ｖ
REFに等しくなるように演算増幅器ＯＰ1と電流ブースト
トランジスタ２５により電源電圧ＶDDをフィードバック
制御する。フィードバック制御が成立しているときは、
センサ用トランジスタ２１とロジック回路１０内のトラ
ンジスタのドレイン電流は、電源電圧ＶDDに比例し、温
度で不変となり、電源電圧ＶDDに比例したスルーレート
でロジック回路１０のロジックが動作し、遅延が一定と
なる。
電圧ＶREFと一致しなくなるので、電圧ＶFが基準電圧Ｖ
REFに等しくなるように演算増幅器ＯＰ1と電流ブースト
トランジスタ２５により電源電圧ＶDDをフィードバック
制御する。フィードバック制御が成立しているときは、
センサ用トランジスタ２１とロジック回路１０内のトラ
ンジスタのドレイン電流は、電源電圧ＶDDに比例し、温
度で不変となり、電源電圧ＶDDに比例したスルーレート
でロジック回路１０のロジックが動作し、遅延が一定と
なる。
【００１６】このような温度補償によれば、温度係数が
１／１０以下にできることが実験で確認されている。な
お、電流ブーストトランジスタ２５をＬＳＩチップの外
部に設置するのは発熱の原因をＩＣ内部に作ることを避
けるためであるが、原理的にはＩＣ内部にあっても動作
に差異はない。
１／１０以下にできることが実験で確認されている。な
お、電流ブーストトランジスタ２５をＬＳＩチップの外
部に設置するのは発熱の原因をＩＣ内部に作ることを避
けるためであるが、原理的にはＩＣ内部にあっても動作
に差異はない。
【００１７】また、本発明の以上の説明は、説明および
例示を目的として特定の好適な実施例を示したに過ぎな
い。したがって本発明はその本質から逸脱せずに更に多
くの変更、変形をなし得ることは明らかである。
例示を目的として特定の好適な実施例を示したに過ぎな
い。したがって本発明はその本質から逸脱せずに更に多
くの変更、変形をなし得ることは明らかである。
【００１８】
【発明の効果】以上説明したように本発明によれば次の
ような効果がある。 (1) ＬＳＩチップの内部の論理回路には変更を加えるこ
とがないため、最大限の動作速度と集積度が保証され
る。 (2) 遅延変動の検出を簡単な回路構成で実現できる。時
間比較方式等で遅延変動を検出する場合は、回路が複雑
となり、比較回路の変動等も問題となるが、本発明では
そのような問題は全く生じない。 (3) 簡単な回路により、ロジック回路の遅延時間の温度
係数を、補償しない場合の１／１０以下に抑えることが
できる。
ような効果がある。 (1) ＬＳＩチップの内部の論理回路には変更を加えるこ
とがないため、最大限の動作速度と集積度が保証され
る。 (2) 遅延変動の検出を簡単な回路構成で実現できる。時
間比較方式等で遅延変動を検出する場合は、回路が複雑
となり、比較回路の変動等も問題となるが、本発明では
そのような問題は全く生じない。 (3) 簡単な回路により、ロジック回路の遅延時間の温度
係数を、補償しない場合の１／１０以下に抑えることが
できる。
【図１】本発明に係る温度補償回路の一実施例を示す構
成図
成図
【図２】ＣＭＯＳトランジスタによるロジック回路の一
例を示す構成図である。
例を示す構成図である。
Ｍ1，Ｍ2，Ｍ3，Ｍ4，Ｍ5 ＭＯＳトランジスタ １０ ロジック回路 ２０ 電源制御部 ２１ センサ用トランジスタ ２２ カレントミラー ２３ 電圧検出部 ２４ 比較部 ２５ 電流ブーストトランジスタ
Claims (2)
- 【請求項１】ＣＭＯＳロジック回路の温度変動による遅
延時間変動を補償する温度補償回路であって、 ドレインがカレントミラーの入力端に接続され、ゲート
がＣＭＯＳロジック回路に供給される電源の高圧側に接
続され、ソースが前記ＣＭＯＳロジック回路に供給され
る電源の低圧側に接続されたセンサ用トランジスタと、 前記カレントミラーの出力が加えられ、前記センサ用ト
ランジスタのドレイン電流に対応した電圧を得る電圧検
出部と、 この電圧検出部の出力電圧と前記電源電圧に応じて定ま
る基準電圧を比較する比較部と、 この比較部の出力に基づいて外部入力電源を制御する電
流ブーストトランジスタを具備し、前記電圧検出部の出
力電圧が前記基準電圧に等しくなるように電源電圧を制
御し、前記ＣＭＯＳロジック回路の遅延時間の温度変動
を補償するようにしたことを特徴とする温度補償回路。 - 【請求項２】前記すべての素子が前記ＣＭＯＳロジック
回路と同一基板上に搭載されるようにしたことを特徴と
する請求項１記載の温度補償回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08162899A JP3099737B2 (ja) | 1996-06-24 | 1996-06-24 | 温度補償回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08162899A JP3099737B2 (ja) | 1996-06-24 | 1996-06-24 | 温度補償回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1013203A true JPH1013203A (ja) | 1998-01-16 |
| JP3099737B2 JP3099737B2 (ja) | 2000-10-16 |
Family
ID=15763362
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08162899A Expired - Fee Related JP3099737B2 (ja) | 1996-06-24 | 1996-06-24 | 温度補償回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3099737B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5485435A (en) * | 1990-03-20 | 1996-01-16 | Canon Kabushiki Kaisha | Magnetic field generator in which an end face of a magnetic material member projects from man end face of magnetic field generating cores |
| JP2008034978A (ja) * | 2006-07-26 | 2008-02-14 | Denso Corp | 負荷駆動回路 |
-
1996
- 1996-06-24 JP JP08162899A patent/JP3099737B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5485435A (en) * | 1990-03-20 | 1996-01-16 | Canon Kabushiki Kaisha | Magnetic field generator in which an end face of a magnetic material member projects from man end face of magnetic field generating cores |
| JP2008034978A (ja) * | 2006-07-26 | 2008-02-14 | Denso Corp | 負荷駆動回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3099737B2 (ja) | 2000-10-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |