JPS58106904A - 増幅器のバイアス制御装置 - Google Patents
増幅器のバイアス制御装置Info
- Publication number
- JPS58106904A JPS58106904A JP56205611A JP20561181A JPS58106904A JP S58106904 A JPS58106904 A JP S58106904A JP 56205611 A JP56205611 A JP 56205611A JP 20561181 A JP20561181 A JP 20561181A JP S58106904 A JPS58106904 A JP S58106904A
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- 101000684181 Homo sapiens Selenoprotein P Proteins 0.000 abstract 1
- 102100023843 Selenoprotein P Human genes 0.000 abstract 1
- 229940119265 sepp Drugs 0.000 abstract 1
- 230000003321 amplification Effects 0.000 description 8
- 238000010586 diagram Methods 0.000 description 8
- 238000003199 nucleic acid amplification method Methods 0.000 description 8
- 101000582366 Homo sapiens Protein RER1 Proteins 0.000 description 1
- 102100030594 Protein RER1 Human genes 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
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- Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は増幅器のバイアス制御装置に関し、特Ｋ ５Ｅ
ＰＰ （シングルエンデゾドプッシュプル）構成の増幅
器のアイドル電流の自動調整をなすバイアス制御装置に
関するものである。
ＰＰ （シングルエンデゾドプッシュプル）構成の増幅
器のアイドル電流の自動調整をなすバイアス制御装置に
関するものである。
Ｂ１５ＥＰＰ方式の増幅器における出力増幅素子の直流
バイアスであるアイドル電流の調整は、バリスフやサー
ミスタ等の温度補償用素子と可変抵抗器によるマニュア
ル調整が主である。従って、電源投入時から一定のアイ
ドル電流値になるには数分乃至数十分の時間を要し、ま
た所望設定値に正確に合わせることも困難である。更に
信号による動作点の変動によるいわゆるサーマルディス
トーション（熱的１変調歪）を発生する欠点もある。
バイアスであるアイドル電流の調整は、バリスフやサー
ミスタ等の温度補償用素子と可変抵抗器によるマニュア
ル調整が主である。従って、電源投入時から一定のアイ
ドル電流値になるには数分乃至数十分の時間を要し、ま
た所望設定値に正確に合わせることも困難である。更に
信号による動作点の変動によるいわゆるサーマルディス
トーション（熱的１変調歪）を発生する欠点もある。
本発明の目的は、増幅素子の直流バイアス電流を略一定
化するようにして回路の安定化を図り得るバイアス制御
装置を提供することである。
化するようにして回路の安定化を図り得るバイアス制御
装置を提供することである。
本発明による増幅器のバイアス制御装置は、増幅素子の
出力電極と回路出力との間に抵抗ブリッジ回路を設け、
このブリッジ回路によシ増幅素子に流れる直流バイアス
電流に応じた電圧を検知し、この検知出力と基−電圧と
を比較してその差出力によって増幅素子の直流バイアス
を制御するようにしたことを特徴とする◇ 以下に本発明につき図面によシ説明する。
出力電極と回路出力との間に抵抗ブリッジ回路を設け、
このブリッジ回路によシ増幅素子に流れる直流バイアス
電流に応じた電圧を検知し、この検知出力と基−電圧と
を比較してその差出力によって増幅素子の直流バイアス
を制御するようにしたことを特徴とする◇ 以下に本発明につき図面によシ説明する。
第１図は本発明の一実施例の回路図を示すものであシ、
信号人力υ、は増幅素子Ｑｌ ＋ Ｑ２の直流バイアス
を制御する可変バイアス回路１を経て、出力増幅素子Ｑ
１．Ｑ２のベース入力となる。両増幅素子Ｑｌ ＋ Ｑ
２はエミッタフォロワ型式であって３級５ＥＰＰ構成で
あシ、両エミッタ出力はエミ、り抵抗ＲＥ ＋ＲＥ１を
夫々介して共通接続されておシ、この共通接続点ｄの信
号Ｖ。′が抵抗穐を介して回路出力υ０となり、図示せ
ぬスピーカ等の負荷をプッシュプル駆動する。抵抗ＲＥ
と馬及び抵抗ＲＥ１とＲ３とは、増幅素子ＱＩ Ｊ Ｑ
２の各エミッタ出力と回路出力との間に直列接続されて
いることになる。これら直列接続回路の各々と並列に抵
抗ＲＩ ｒ Ｒ２及びＲ１１ｔ Ｒ１２が設けられてお
り、抵抗Ｒ１とＲ２とがまた抵抗Ｒ１１とＲ１２とが夫
々増幅素子Ｑ１ ＋ Ｑ２の各エミッタ出力と回路出力
との７に直列接続されている。従って、抵抗ＲＥ ｒ
Ｒ３＋ ＲＩ ＋及びＲ２によシまた、抵抗ＲＥｌ ＋
Ｒ３＋ＲＩ＋及びＲ１２により夫々ブ’Ｊ ノジ回路が
構成されていることになる。
信号人力υ、は増幅素子Ｑｌ ＋ Ｑ２の直流バイアス
を制御する可変バイアス回路１を経て、出力増幅素子Ｑ
１．Ｑ２のベース入力となる。両増幅素子Ｑｌ ＋ Ｑ
２はエミッタフォロワ型式であって３級５ＥＰＰ構成で
あシ、両エミッタ出力はエミ、り抵抗ＲＥ ＋ＲＥ１を
夫々介して共通接続されておシ、この共通接続点ｄの信
号Ｖ。′が抵抗穐を介して回路出力υ０となり、図示せ
ぬスピーカ等の負荷をプッシュプル駆動する。抵抗ＲＥ
と馬及び抵抗ＲＥ１とＲ３とは、増幅素子ＱＩ Ｊ Ｑ
２の各エミッタ出力と回路出力との間に直列接続されて
いることになる。これら直列接続回路の各々と並列に抵
抗ＲＩ ｒ Ｒ２及びＲ１１ｔ Ｒ１２が設けられてお
り、抵抗Ｒ１とＲ２とがまた抵抗Ｒ１１とＲ１２とが夫
々増幅素子Ｑ１ ＋ Ｑ２の各エミッタ出力と回路出力
との７に直列接続されている。従って、抵抗ＲＥ ｒ
Ｒ３＋ ＲＩ ＋及びＲ２によシまた、抵抗ＲＥｌ ＋
Ｒ３＋ＲＩ＋及びＲ１２により夫々ブ’Ｊ ノジ回路が
構成されていることになる。
抵抗Ｒ，とＲ２との共通接続点Ｃからレベル比較器２の
１人力が導出されておシ、また抵抗Ｒ１１とＲ１２との
共通接続点からレベル比較器３の１人力が導出されてい
る。両レベル比較器２及び３０基準電圧としては、抵抗
ＲＥとＲ３との共通接続点υ０′の電圧を夫々±ｖｂだ
け上下にレベルシフトした電圧が用いられている。
１人力が導出されておシ、また抵抗Ｒ１１とＲ１２との
共通接続点からレベル比較器３の１人力が導出されてい
る。両レベル比較器２及び３０基準電圧としては、抵抗
ＲＥとＲ３との共通接続点υ０′の電圧を夫々±ｖｂだ
け上下にレベルシフトした電圧が用いられている。
か＼る構成において、トランジスタＱｌのオン時の半サ
イクルではα−６間の電圧ＶｃＬｂ（ｂは回路出力点で
ある）は、 ■ａｈ ’＝ＲＥ （’ｄ ＋ ’ｏ ） 十Ｒ３・Ｉ
。−−−（１）となる。こ＼に、Ｉ、４はアイドル電流
、■。は出力電流を夫々示す。捷だ、ｃ −ｄ間型ｖｃ
ｄ、は、２ ｖｏｄ＝□・ＶｃＬｂ−Ｒ３・Ｉ。
イクルではα−６間の電圧ＶｃＬｂ（ｂは回路出力点で
ある）は、 ■ａｈ ’＝ＲＥ （’ｄ ＋ ’ｏ ） 十Ｒ３・Ｉ
。−−−（１）となる。こ＼に、Ｉ、４はアイドル電流
、■。は出力電流を夫々示す。捷だ、ｃ −ｄ間型ｖｃ
ｄ、は、２ ｖｏｄ＝□・ＶｃＬｂ−Ｒ３・Ｉ。
Ｒ，＋Ｒ２
・・・・・・・・・（２）
となる。従って、Ｒ２・ＲＥ： Ｒ，・Ｒ３なる条件す
なわちブリッジ平衡条件を満足しているものとすれば、
（２）式は、 Ｒ２，ＲＥＲ１＋ Ｒ３ ｖｃｄ ”” 脅１ｄ ＝ ―’ Ｉｄ
’−−−−（３）Ｒ，＋ ８２Ｒ，＋ Ｒ２ となるから、ｃ −ｄ間の電圧を検出することにより増
幅素子Ｑｌに流れるアイドル電流Ｉ、ｚを検出すること
が可能となる。
なわちブリッジ平衡条件を満足しているものとすれば、
（２）式は、 Ｒ２，ＲＥＲ１＋ Ｒ３ ｖｃｄ ”” 脅１ｄ ＝ ―’ Ｉｄ
’−−−−（３）Ｒ，＋ ８２Ｒ，＋ Ｒ２ となるから、ｃ −ｄ間の電圧を検出することにより増
幅素子Ｑｌに流れるアイドル電流Ｉ、ｚを検出すること
が可能となる。
レベル比較器２における２人力は、ｖｏ’＋ ”ｃｄ及
びυｏ’＋ ｖｂであるから、比較器２による比較出力
は、１Ｖｂ−Ｖｃｄｌ に比例する誤差信号となる。
びυｏ’＋ ｖｂであるから、比較器２による比較出力
は、１Ｖｂ−Ｖｃｄｌ に比例する誤差信号となる。
また、トランジスタＱ２のオン時の半サイクルでも同様
にレベル比較器３の出力は、ＩＶｂ−Ｖｅｄｌに比例す
る誤差信号となる（ｅは抵抗Ｒ１１とＲＩ２との共通接
続点である）。よって、これら誤差信号に応じて可変バ
イアス回路１を制御して出力トランジスタＱｌ ＋ Ｑ
２の両ベース間バイアスを調整すれば、上記誤差信号が
零となるように負帰還がか＼ってアイドリング電流工ｄ
は基準電圧Ｖｂにより定まる値に瞬時に設定されること
になる。
にレベル比較器３の出力は、ＩＶｂ−Ｖｅｄｌに比例す
る誤差信号となる（ｅは抵抗Ｒ１１とＲＩ２との共通接
続点である）。よって、これら誤差信号に応じて可変バ
イアス回路１を制御して出力トランジスタＱｌ ＋ Ｑ
２の両ベース間バイアスを調整すれば、上記誤差信号が
零となるように負帰還がか＼ってアイドリング電流工ｄ
は基準電圧Ｖｂにより定まる値に瞬時に設定されること
になる。
第２図は本発明の他の実施例の回路図であり、第１図と
同等部分は同一符号によシ示されている。
同等部分は同一符号によシ示されている。
第１図と異々る部分についてのみ述べれば、レベル比較
器２及び３の基準電圧がｖＬ−１：ｖｂとなっているこ
とであり、本例でも同様に比較出力はＩＶｈ−Ｖｃｇｌ
及びＩＶｂ ”ｇｄｌ に比例するものとなシ、自動
アイドル電流調整が可能である。
器２及び３の基準電圧がｖＬ−１：ｖｂとなっているこ
とであり、本例でも同様に比較出力はＩＶｈ−Ｖｃｇｌ
及びＩＶｂ ”ｇｄｌ に比例するものとなシ、自動
アイドル電流調整が可能である。
第３図及び第４図は第１図の回路の具体例を示す回路図
であシ、これら各図において同等部分は同一符号により
示されている。第３図においてレベル比較器２及び３は
、差動トランジスタＱ３ ＋ Ｑ４及びＱＳ ＋ ＱＳ
を有する差動アンプ構成であ）、これらアンプ２及び３
の各差動出力が可変バイアス回路１の制御入力となって
いる。
であシ、これら各図において同等部分は同一符号により
示されている。第３図においてレベル比較器２及び３は
、差動トランジスタＱ３ ＋ Ｑ４及びＱＳ ＋ ＱＳ
を有する差動アンプ構成であ）、これらアンプ２及び３
の各差動出力が可変バイアス回路１の制御入力となって
いる。
この回路１は、コレクタが回路入力にまたベースが抵抗
Ｒ４＋ Ｒ５を介して回路入力に夫々接続されたトラン
ジスタＱ７ ＋ ＱＳを有しており、このトランジスタ
Ｑ７ ＋ ＱＳの各ベースと各コレクタとの間にレベル
比較出力が夫々印加されている。こうすることにより、
出力トランジスタ（ダーリントン接続構成である） Ｑ
ｌ ＋ Ｑ２のペース間電圧がトランジスタＱ７．Ｑ８
のインピーダンスにより制御されて、比較器２，３によ
る誤差出力が零となるように動作してアイドル電流を所
望値に設定することができる０ 第４図において、レベル比較器２及び３は差動トランジ
スタＱ、、Ｑ、及びＱ５＋Ｑ６よりなる差動アンプであ
って、トランジスタＱ３とＱ６のコレクタ出力が共通と
なシ、またトランジスタＱ４とＱ５のコレラ４り出力が
共通となっており、これら１対の共通出力により可変バ
イアス回路１が制御される。この回路１は、出力トラン
ジスタＱｌ、Ｑ２の各ベースと接続点ｄとの間に夫々接
続されたトランジスタＱ９ ｒ ＱｌＧを有し、この両
、トランジスタＱ９ ＋ ＱＩＯのインピーダンスが、
トランジスタＱｌｌ ’＝ Ｑ１４よりなる回路により
制御されてアイドル電流の調整がなされる。従って、１
対の誤差出力がトランジスタＱ１１ ＋ Ｑ１３の各ベ
ースに入力されているものである。
Ｒ４＋ Ｒ５を介して回路入力に夫々接続されたトラン
ジスタＱ７ ＋ ＱＳを有しており、このトランジスタ
Ｑ７ ＋ ＱＳの各ベースと各コレクタとの間にレベル
比較出力が夫々印加されている。こうすることにより、
出力トランジスタ（ダーリントン接続構成である） Ｑ
ｌ ＋ Ｑ２のペース間電圧がトランジスタＱ７．Ｑ８
のインピーダンスにより制御されて、比較器２，３によ
る誤差出力が零となるように動作してアイドル電流を所
望値に設定することができる０ 第４図において、レベル比較器２及び３は差動トランジ
スタＱ、、Ｑ、及びＱ５＋Ｑ６よりなる差動アンプであ
って、トランジスタＱ３とＱ６のコレクタ出力が共通と
なシ、またトランジスタＱ４とＱ５のコレラ４り出力が
共通となっており、これら１対の共通出力により可変バ
イアス回路１が制御される。この回路１は、出力トラン
ジスタＱｌ、Ｑ２の各ベースと接続点ｄとの間に夫々接
続されたトランジスタＱ９ ｒ ＱｌＧを有し、この両
、トランジスタＱ９ ＋ ＱＩＯのインピーダンスが、
トランジスタＱｌｌ ’＝ Ｑ１４よりなる回路により
制御されてアイドル電流の調整がなされる。従って、１
対の誤差出力がトランジスタＱ１１ ＋ Ｑ１３の各ベ
ースに入力されているものである。
第５図は第２図の回路の具体例を示す図であり、両図に
おいて同等部分は同一符号により示されている。レベル
比較器２，３は同□様に差動トランジスタＱ３ ＋ Ｑ
４及びＱ５．Ｑ６による差動アンプであって、可変バイ
アス回路１はトランジスタＱ１５．Ｑ１６及びＱＩＴ
＋ ＱＩＯによる差動アンプ型式とされており、トラン
ジスタＱ１５ ｒ ＱＩＴのベースに回路入力が共通に
印加され、トランジスタＱ１６．Ｑ１８の各コレクタ出
力が出力トランジスタＱｌ ＋ Ｑ２の各ベース入力と
なっている。差動トランジスタＱ１５ ｒ Ｑ１６及び
ＱＩＴ ｔ Ｑ１８の各コレクタ負荷は、トランジスタ
Ｑ１９、ダイオードＤ！及びトランジスタＱ２０．ダイ
オードＤ２よシ成るカレントミラー回路であり、レベル
比較器２，３による誤差出力によシ各カレントミラー回
路のミラー電流を制御してトランジスタＱ１ ｒ Ｑ２
のベース電位をコントロールするようにし、所望のアイ
ドル電流を設定するようにしている。
おいて同等部分は同一符号により示されている。レベル
比較器２，３は同□様に差動トランジスタＱ３ ＋ Ｑ
４及びＱ５．Ｑ６による差動アンプであって、可変バイ
アス回路１はトランジスタＱ１５．Ｑ１６及びＱＩＴ
＋ ＱＩＯによる差動アンプ型式とされており、トラン
ジスタＱ１５ ｒ ＱＩＴのベースに回路入力が共通に
印加され、トランジスタＱ１６．Ｑ１８の各コレクタ出
力が出力トランジスタＱｌ ＋ Ｑ２の各ベース入力と
なっている。差動トランジスタＱ１５ ｒ Ｑ１６及び
ＱＩＴ ｔ Ｑ１８の各コレクタ負荷は、トランジスタ
Ｑ１９、ダイオードＤ！及びトランジスタＱ２０．ダイ
オードＤ２よシ成るカレントミラー回路であり、レベル
比較器２，３による誤差出力によシ各カレントミラー回
路のミラー電流を制御してトランジスタＱ１ ｒ Ｑ２
のベース電位をコントロールするようにし、所望のアイ
ドル電流を設定するようにしている。
以上述べた如く、本発明によれば増幅素子の直流バイア
ス電流を１に一定に制御することができるので、バリス
タ等の温度補償回路の付加が不必要となって無調整とな
る。また、電源投入時に′直ちに一定直流バイアス値が
得られてバラつきもなくなり、更には、信号等による過
渡熱による温度変化によるサーマルティスト−ジョンが
防止される。
ス電流を１に一定に制御することができるので、バリス
タ等の温度補償回路の付加が不必要となって無調整とな
る。また、電源投入時に′直ちに一定直流バイアス値が
得られてバラつきもなくなり、更には、信号等による過
渡熱による温度変化によるサーマルティスト−ジョンが
防止される。
第１図及び第２図は本発明の各実施例を示す回路図、第
３図及び第４図は第１図の回路の具体例を示す図、第５
図は第２図の回路の具体例を示す図である。 主要部分の符号の説明 １・・・・・・・・・可変バイアス回路２．３・・・・
・・レベル比較器 ＲＩ−Ｒ３ｒ ＲＩＩ ｒ Ｒ１□＊ ＲＥ ＋
ＲＥ＋・・・・・・ブリッジ回路用抵抗 出願人 パイオニア株式会社 代理人 弁理士 藤 村 元 彦 襄／ ２ 基３図 策Δ図
３図及び第４図は第１図の回路の具体例を示す図、第５
図は第２図の回路の具体例を示す図である。 主要部分の符号の説明 １・・・・・・・・・可変バイアス回路２．３・・・・
・・レベル比較器 ＲＩ−Ｒ３ｒ ＲＩＩ ｒ Ｒ１□＊ ＲＥ ＋
ＲＥ＋・・・・・・ブリッジ回路用抵抗 出願人 パイオニア株式会社 代理人 弁理士 藤 村 元 彦 襄／ ２ 基３図 策Δ図
Claims (1)
- 増幅素子の出力電極と回路出力との間に直列接続された
抵抗とこれら抵抗に並列でかつ互いに直列接続された別
の抵抗とによ多構成されたブリッジ回路と、このブリッ
ジ回路により前記増幅素子に流れる直流バイアス電流に
応じた電圧を検出して所定基準電圧との差に対応した誤
差出力によシ前記増幅素子の直流バイアスを制御する可
変バイアス回路とを含む増幅器のバイアス制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56205611A JPS58106904A (ja) | 1981-12-19 | 1981-12-19 | 増幅器のバイアス制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56205611A JPS58106904A (ja) | 1981-12-19 | 1981-12-19 | 増幅器のバイアス制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58106904A true JPS58106904A (ja) | 1983-06-25 |
| JPH0141042B2 JPH0141042B2 (ja) | 1989-09-01 |
Family
ID=16509735
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56205611A Granted JPS58106904A (ja) | 1981-12-19 | 1981-12-19 | 増幅器のバイアス制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58106904A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09508030A (ja) * | 1994-01-19 | 1997-08-19 | リルジェダール、グンナー | ロープドラム |
| JP2021040246A (ja) * | 2019-09-03 | 2021-03-11 | 株式会社東芝 | 増幅回路 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4946643B2 (ja) * | 2007-06-08 | 2012-06-06 | 横河電機株式会社 | パワーアンプ回路 |
-
1981
- 1981-12-19 JP JP56205611A patent/JPS58106904A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09508030A (ja) * | 1994-01-19 | 1997-08-19 | リルジェダール、グンナー | ロープドラム |
| JP2021040246A (ja) * | 2019-09-03 | 2021-03-11 | 株式会社東芝 | 増幅回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0141042B2 (ja) | 1989-09-01 |
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