JP2009273131A - ハイブリッドデルタシグマａｄｃ - Google Patents

Abstract

【課題】標準的な１ビットディジタルインターフェースを使用し、かつ、フルスケールに近い高ダイナミックレンジ性能を提供可能な、アナログループとディジタルフィルタの構成要素を分離する技術を提供する。
【解決手段】システムは、低次マルチビットアナログノイズシェーピングループと、それに後続する高次シングルビットディジタル変調器との組合せによりアナログ変調器が簡素化され、フルスケール入力範囲の大部分を使用することが可能になる。
【選択図】図５

Description

本出願は、２００８年５月９日に出願された米国特許仮出願第６１／０５１，８４０号明細書の利益を主張するものであり、この出願の全文を参照により本明細書に組み込む。

本発明はデルタシグマ（delta-sigma）変調器に関し、より詳細にはハイブリッド（hybrid）デルタシグマ変調器のアナログ−ディジタル（analog to digital）変換器および方法に関する。

現在のデルタシグマアナログ−ディジタル変換器（ＡＤＣ）は、アナログノイズシェーピング（noise-shaping）ループ（loop）と、それに後続するディジタルデシメーション（decimation）フィルタとを含み、このディジタルデシメーションフィルタは帯域外量子化誤差を抑制し、ナイキストレート（Nyquist rate）近傍へのサンプリングクロック周波数低減（周波数間引き）を可能にする。多くの場合、アナログループとディジタルデシメーションフィルタは、同一チップ上に集積化される。しかしながら、いくつかの特定の用途において（例えば、いくつかのディジタルオーディオシステムにおいて）は、それらアナログループとディジタルデシメーションフィルタとは、異なる物理的位置に存在しなければならない場合がある。その場合、そのアナログループは、標準的ディジタルインターフェースの使用を可能にするために、１ビットディジタル出力型で動作せねばならず、同時に高ダイナミックレンジ（dynamic range）を有することが必須である。またさらに、そのアナログループフィルタはフルスケール近傍までの入力範囲を有さなければならないが、そのような特性をシングルビット（single-bit）のノイズシェーピングで達成することは非常に困難であった。

ディジタルオーディオ装置におけるアナログ−ディジタル（Ａ／Ｄ）変換器の一用途は、ディジタル媒体のために、マイクロフォンから入力された音および音楽の信号のＡ／Ｄ変換を実施することである。しかしながら、マイクロフォン（音源からの空気振動をアナログの電気信号に変換する）の出力レベルは、極めて小さい。たとえ電気増幅器で増幅されたとしても、マイクロフォンからのアナログ出力信号レベルは、高々約数ミリボルト程度である。一方、９０ｄＢの信号対雑音比（ＳＮＲ）を有するＡ／Ｄ変換器の入力フルスケールレベルは、通常約数ボルトのダイナミックレンジを有する。この場合は、マイクロフォンとＡＤＣの間に１０ｄＢから４０ｄＢの増幅器が必要である。そのうえ、マイクロフォンと音源の間の距離は、通常は固定されていない。上述の増幅器は通常、最適なレコーディングのための状況に応じて利得値を変更することができる可変利得増幅器を有する。マイクロフォンから可変利得増幅器およびＡ／Ｄ変換器までのアナログ配線における雑音混入は、重大な問題となる。

通常、マイクロフォンは、音源（人および楽器など）の近くに配置され、可変利得増幅器およびＡ／Ｄ変換器は、レコーダーなどのディジタルオーディオ装置の中に配置される。マイクロフォンとディジタル装置の間の信号伝達は、アナログ配線により搬送される。従って、外乱雑音がこのアナログ配線中に発生すると、この雑音は可変利得増幅器によって増幅される。この増幅された雑音は、Ａ／Ｄ変換器に入力される。これにより、著しい音質劣化が引き起こされる。

公開日が２００７年６月７日で、「インテグラルマルチレベル量子化器及びシングルビット変換手段を備えるマイクロフォン」と題する特許文献１は、マルチレベル量子化器を有するアナログデルタシグマ変調器と該マルチレベル量子化器出力をシングルビット出力信号に変換する為のディジタル信号変換器とを継続接続させたインテグラルＡ／Ｄ変換器を備えるディジタルマイクロフォンを開示している。それはディジタルマイクロフォンのアプリケーションを目的としている。

特許文献１は、シングルビット出力信号を提供するために適合される上述のディジタル信号変換器として２種類の実施形態を開示している。第１の形態は、特許文献１の図２に示されるシングルビットディジタルデルタシグマ変換器であり、第２の形態は、特許文献１の図３に示されるダレクトシンボルマッピング法である。しかし、特許文献１には、アナログ性能と出力信号デューティレシオについては、記載されていない。

今日の、シングルビットＰＤＭ信号出力によるディジタルマイクロフォンアプリケーションの場合には、いくつかの重要な目標仕様は、信号帯域幅、信号対雑音比、オーバーサンプリング率、及び出力信号デューティレシオなどである。これらは、後に表１において説明される。オーバーサンプリング率は通常、６４倍に固定され、これはオーバーサンプリングレートが、従来のＤＶＤシステムにおいては ６４×４８ｋＨｚ であり、スーパーオーディオＣＤにおいては ６４×４４．１ｋＨｚ であることを意味する。

特許文献１の図３に示される上述のダイレクトシンボルマッピング法の場合には、上述のマルチレベルアナログデルタシグマ変調器のオーバーサンプリング率は、マルチレベルが３値の場合には２倍に、また５値の場合には４倍に拡張される手法である。これは、上述のマルチレベルアナログデルタシグマ変調器のオーバーサンプリング率は、上述のダイレクトシンボルマッピング法を用いたシングルビット出力にて６４倍のオーバーサンプリング率を入手ために、３値レベル量子化器の場合には３２倍に、または５値レベル量子化器の場合には１６倍にまで低下されるべき手法であることを意味する。デルタシグマ変調器の場合には、信号対雑音比は、オーバーサンプリング率の減少により大幅に減少され、この低減分を３値レベルまたは５値レベル程度の小さいレベルの量子化誤差改善程度で補うことは不可能である。このため、上述のダイレクトシンボルマッピング法は、ディジタルマイクロフォンアプリケーションのための十分な信号対雑音比を得るためには不適切である。

特許文献１における別の実施形態は、特許文献１における図４のマルチレベル量子化器を有する３次のアナログデルタシグマ変調器が、特許文献１における図２の同じ３次のシングルビットディジタルデルタシグマコンバータと継続接続されるものである。この実施形態においては、両方の変調器のループ次数が同じであり、回路トポロジーも、量子化器についてマルチビットかシングルビットの違いがあるだけで、お互いにコンパチブルに設計されている。このため、トータルシステムの信号対雑音比がシングルビットディジタルデルタシグマ変調器により制限され、３次のアナログデルタシグマ変調器のためのチップ面積と電力消費量は、トータルシステムの信号対雑音比に対して大きくなりすぎるという欠点を有する。そしてまた、大きなアナログ信号入力に対してデルタシグマ変調器で通常発生するオーバーロード（過負荷）現象に関する記述も設計上の考慮もなく、そしてまた、シングルビット出力信号のデューティレシオに関する考慮も全く存在しない。このようなシングルビット出力信号にて十分なダイナミックレンジを持たせるには、その出力信号のデューティレシオは最大アナログ入力レベルに対して９０％近くあるいはそれ以上にまで達するように設計されるべきであるが、より高い次数のデルタシグマ変調器では、それはより困難である。これは、ディジタルマイクロフォンアプリケーションに対して低消費電力と低コストで最良の性能を獲得するためには、次数と回路トポロジーが別々に考慮されるべきであることを意味する。

特許文献２は、直接、または間接的にバックエンドシングルビットデルタシグマ変調器と結合されたフロントエンドマルチビットデルタシグマ変調器を備えるＡ／Ｄ変換器を開示し、そして開示された主要なアプリケーションは、１ビットストリーム形式の書き込み可能システム、ＤＶＤオーディオシステムまたは特別なフォーマットのオーディオＣＤ記録システムに使用されるスーパーオーディオＣＤ（ＳＡＣＤ）である。開示された実施形態は、マルチステージカスケード型トポロジーを含むマルチビットアナログデルタシグマ変調器からのマルチビット出力信号を、バックエンドのシングルビットディジタルデルタシグマ変調器を使用して、ＳＡＣＤで規格された１ビットストリーム形式のアプリケーションに適用可能にすることに主要な焦点を合わせている。また同時に、従来のナイキストレートの１６から２４ビットのＰＣＭオーディオ信号へ変換する為の従来型デシメーションフィルターとの並列使用の場合に有効となるように、両方のデルタシグマ変調器間でのサンプリングレート変換にも焦点を合わせている。ここでいうナイキストレートとは、ＤＶＤオーディオシステムの場合には４８ｋＨｚであり、ＣＤオーディオシステムの場合には４４．１ｋＨｚである。この特許文献２では、従来の５次のシングルループシングルビットデルタシグマ変調器におけるオーバーロードに関するいくつかのコメントについて記載する。それは、オーバーロードを避けて安定な高次ループを獲得するために、ゲインスケーリング手法を使用している。しかし、このゲインスケーリング手法は、高次デルタシグマ変調器への入力信号を事前に減衰させる手法であり、従って、そのシングルビットＰＤＭ出力信号のダイナミックレンジも減衰する結果となる。すなわち、入力利得を５０％とした場合には、１ビットＰＤＭ信号のデューティレシオも５０％になるということである。この特許文献２においては、ＳＡＣＤという主要アプリケーションにおいて、このゲインスケーリング型シングルビットデルタシグマ変調器が既に使用されており、そのシングルビットＰＤＭ信号のデューティレシオが最大アナログ入力に対して５０％という低い値であった為、今日のディジタルマイクロフォンアプリケーションにとって非常に重要な仕様となるシングルビットＰＤＭ信号のデューティレシオについて十分な考慮がなされていない。

米国特許出願公開第２００７／０１２７７６１号明細書 米国特許第６３２６９１２号明細書

J. Silva, U. Moon, J. Steensgaard, and G. Temes, "Wideband low-distortion delta-sigma ADC topology," Electron. Lett. vol. 37, no. 12, pp. 737 - 738, Jun. 2001 R. Schreier, "The Delta-Sigma Toolbox 7.2", http://www.mathworks.com/matlabcentral/fileexchange/loadFile.do?objectId=19 R. Schreier and G. C. Temes, Understanding Delta-Sigma Data Converters, John Wiley & Sons, New York, 2005, Section 9.6.1

標準的な１ビットディジタルインターフェースを使用し、かつ、フルスケールに近い高ダイナミックレンジ性能を提供可能な、アナログループとディジタルフィルタの構成要素を分離する技術が必要である。上述のいわゆるアナログマイクロフォンはとりわけ、アナログ信号線中の雑音を低減する必要がある。本願にて開示するハイブリッドデルタシグマ変調器は、そのような問題を解決する。

ハイブリッドの構造および方法により、シングルビット出力を有するロバスト（robust）な高分解能デルタシグマ変調器を提供する。このシステムは、低次マルチビット（multi-bit）アナログノイズシェーピングループと、それに後続する高次シングルビットディジタル変調器を含む。この組合せにより、アナログ変調器の実現が簡単になり、そのフルスケール入力範囲の大部分を使用することが可能になる。

実施形態において、低次アナログデルタシグマ変調器を含むアナログループと、このアナログループに動作可能に結合され、前記低次アナログデルタシグマ変調器の次数よりも高い次数を有する高次シングルビットディジタルデルタシグマ変調器を含むディジタルループとを含むハイブリッドデルタシグマアナログ−ディジタル変換器システムが含まれる。他の実施形態では、低次アナログデルタシグマ変調器は、マルチビット量子化器を含み、この低次アナログデルタシグマ変調器は離散時間ループフィルタまたは連続時間ループフィルタをさらに含む。別の実施形態では、ディジタルループは段間減衰器をさらに含み、ディジタルループの安定性が改善される。さらに別の実施形態において、ディジタルループはディジタルローパスフィルタ（low pass filter）（ＬＰＦ）をさらに含み、ディジタルループの安定性が改善される。さらに別の実施形態は、ダイナミックエレメントマッチングを使用する内部マルチビットディジタル−アナログ（digital to analog）変換器（ＤＡＣ）を含み、エレメントミスマッチにより生成される帯域内雑音が抑制される。さらに別の実施形態では、低次アナログデルタシグマ変調器は、２次の、または３次以上のアナログデルタシグマ変調器である。実施形態では、低次アナログデルタシグマ変調器はマルチビット量子化器を含む。他の実施形態に関しては、高次シングルビットディジタルデルタシグマ変調器は、３次の、または４次以上のディジタルデルタシグマ変調器である。さらに他の実施形態では、低次アナログデルタシグマ変調器は、３次のアナログデルタシグマ変調器であり、かつ高次シングルビットディジタルデルタシグマ変調器は４次の、または５次以上のディジタルデルタシグマ変調器である。実施形態では、このシステムは、低次アナログデルタシグマ変調器に結合された固定利得の増幅器をさらに含む。さらなる実施形態には、低次アナログデルタシグマ変調器と結合されたプログラム可能な利得を有する増幅器が含まれる。実施形態では、アナログループとディジタルループのサンプリングレートは同じであり、システムは、シングルパッケージまたはシングルチップの中に具現される。

一実施形態は、マイクロフォンと、マイクロフォンに動作可能に結合された増幅器と、増幅器に動作可能に結合された低次アナログデルタシグマ変調器と、低次アナログデルタシグマ変調器に動作可能に結合された高次シングルビットディジタルデルタシグマ変調器とを含む１ビットディジタル出力マイクロフォンシステムである。実施形態に関して、１ビットディジタル出力マイクロフォンシステムは、シングルパッケージまたはシングルチップの中に具現される。

別の実施形態には、ハイブリッドデルタシグマアナログ−ディジタル変換を実施するための方法であって、アナログ信号を受けるステップと、アナログループ内でアナログ信号を低次アナログデルタシグマ変調器の中で処理するステップと、ディジタルループ内で低次アナログデルタシグマ変調器の出力を減衰させるステップと、ディジタルループ内で低次アナログデルタシグマ変調器の減衰された出力を濾波し、濾波された信号を生成するステップと、ディジタルループ内の高次シングルビットディジタルデルタシグマ変調器で濾波された信号から（シングルビットの）ディジタル出力信号を、発生させるステップとを含む方法が含まれる。

本明細書に記載の特徴および利点は全てを含んではおらず、とりわけ、多くの付加的な特徴および利点が、図面、明細書、および特許請求の範囲に鑑みて、当業者には明らかとなろう。さらに、明細書の中で使用される文言は主に読みやすさおよび教示を目的として選択されており、発明の主題の範囲を限定するものではないことに留意されたい。

本発明の一実施形態により構成されたハイブリッドデルタシグマ変調器のブロック図である。 本発明の一実施形態により構成された離散時間アナログデルタシグマ変調器のブロック図である。 本発明の一実施形態により構成されたディジタルデルタシグマ変調器のブロック図である。 本発明の一実施形態により構成された１ビットディジタル出力マイクロフォンシステムのブロック図である。 本発明の一実施形態により構成された記録可能なディジタルオーディオシステム全体のブロック図である。 本発明の一実施形態に関する、１ｋＨｚの入力信号に対する信号対雑音＋歪み比／ダイナミックレンジ（ＳＮＤＲ／ＤＲ）のシミュレーション結果を示す図である。 本発明の一実施形態に関する、入力レベルが−３デシベルフルスケール（ｄＢＦＳ）から０ｄＢＦＳの、１ｋＨｚの信号に対する信号対雑音＋歪み比（ＳＮＤＲ）を示す図である。 本発明の一実施形態に関する、２２ｋＨｚの入力信号に対するＳＮＤＲ／ＤＲのシミュレーション結果を示す図である。 本発明の一実施形態に関する、入力レベルが−３ｄＢＦＳから０ｄＢＦＳの、２２ｋＨｚの信号に対するＳＮＤＲを示す図である。 本発明の一実施形態に関する、−３ｄＢＦＳ、１ｋＨｚの入力信号に対するパワースペクトル密度（power spectral density）（ＰＳＤ）のシミュレーション結果を示す図である。 本発明の一実施形態に関する、−０．４５ｄＢＦＳ、１ｋＨｚの入力信号に対するＰＳＤのシミュレーション結果を示す図である。 本発明の一実施形態に関する、−３ｄＢＦＳ、２２ｋＨｚの入力信号に対するＰＳＤのシミュレーション結果を示す図である。 本発明の一実施形態に関する、−０．４５ｄＢＦＳ、２２ｋＨｚの入力信号に対するＰＳＤのシミュレーション結果を示す図である。

図１は、本発明の一実施形態である構造１００のブロック図を示す。入力信号１０５は最初に、マルチビット量子化器を有する低次アナログデルタシグマ変調器（ＤＳＭまたはΔΣ変調器）１１０により変換され、次にそのマルチビット出力は、高次シングルビットディジタルデルタシグマ変調器１３０によりさらに処理されて出力Ｖ［ｎ］１３５として出力される。このアナログ変調器１１０は、ＡＤＣの仕様に従って、離散時間、または連続時間のいずれかのループフィルタを有することができる。そのエレメントのミスマッチによる帯域内雑音を抑制するために、内部マルチビットディジタル−アナログ変換器（ＤＡＣ）もまた、ダイナミックエレメントマッチング手法を使用することができる。サンプリングレート（sampling rate）、したがってオーバーサンプリング率（oversampling ratio）（ＯＳＲ）は、アナログループとディジタルループに対して同じである。出力１１５を有する低次マルチビットアナログ変調器１１０は安定化させることが容易であり、かつ入力１０５がフルスケールに近い場合に対してさえも、過負荷にならない。ディジタルループの設計はより挑戦的であるが、ディジタル設計である為、アナログループ内で通常発生するような非理想的な影響を受けることはない。したがって、その安定性は適切な設計により達成することができ、かつシミュレーションによって検証することができる。また、段間減衰器Ｋ_int １２０およびディジタルローパスフィルタ（ＬＰＦ）１２５を追加して、ディジタルループの安定性および性能を改善することができる。

縦続接続された２つのループの量子化誤差は無相関であり、それゆえそれらの電力だけが最終の出力信号の中に加算される。したがって、ディジタルループによりもたらされる帯域内雑音電力がアナログループのものより著しく低い場合は、その組合せにおける信号対雑音＋歪み比（ＳＮＤＲ）は、アナログループのみのものよりもわずかに低いだけである。

ＡＤＣ設計技術の一実施形態の例証として、表１の仕様値に対して変換器が設計された。

３ビットの量子化器を有する２次のアナログ変調器は、設計ＳＮＤＲを上回るＳＮＤＲ約９４ｄＢを達成する。１ビット出力を有する４次のディジタル変調器は、１００ｄＢを超えるＳＮＤＲをもたらすことができる。したがって、それらの縦続接続もまた、設計例証の事例を満足する。ループフィルタ内の信号レベルを減少させ、したがって電力消費も同様に減少させるために、アナログ変調器は、低歪みフィードフォワード構造を使用することができる（例えば、非特許文献１参照）。しかし、ディジタル変調器ではフィードバック構造が使用され、それにより、信号伝達関数は、アナログ変調器の帯域外出力雑音を低減する。アナログ変調器およびディジタル変調器のブロック図をそれぞれ、図２および図３に示す。

図２は、本発明の一実施形態により構成された、３ビット量子化器を有する２次の離散時間アナログデルタシグマ変調器２００のブロック図を示す。この構成の諸要素には、変倍ブロック経路（scaling block path）２１０、２２５、２３５、２５５、２６０と、加算ノード２１５、２４０と、ＡＤＣ ２４５と、ＤＡＣ ２６５とが含まれる。積分器２２０および２３０は、一般に、図２に示すように遅延構造として実現される。入力Ｕ ２０５は、係数ｂ₁を有する経路２１０および係数ｂ₃を有する経路２５５に加えられる。経路２１０の出力は、加算ノード２１５に加えられる。経路２７０および２７５の出力は、加算ノード２１５にさらに加えられる。加算ノード２１５の出力は、積分器２２０の入力に加えられる。積分器２２０の出力は、係数ｃ₂を有する経路２２５および係数ａ₁を有する経路２６０に加えられる。経路２２５の出力は、積分器２３０の入力に加えられる。積分器２３０の出力は、係数ａ₂を有する経路２３５および係数−ｇ₁を有する経路２７０に加えられる。上述のとおり、経路２７０の出力は、加算ノード２１５に加えられる。経路２３５の出力は、加算ノード２４０に加えられる。経路２５５および２６０の出力は、加算ノード２４０にさらに加えられる。加算ノード２４０の出力は、ＡＤＣ ２４５に加えられる。ＡＤＣ ２４５はＤＡＣ ２６５と接続しており、ＡＤＣ ２４５は出力Ｖ ２５０をもたらす。ＤＡＣ ２６５は、係数−ｃ₁を有する経路２７５への入力をもたらす。

図３は、本発明の一実施形態により構成された、１ビット出力を有する４次のディジタルデルタシグマ変調器のブロック図３００である。この構成は、４つのレジスタ３２０、３３０、３４０、および３５０を含む。さらに、構成要素には、論理演算装置（ＡＬＵ）の加算器３０１、３０２、３０３、３０４、３０５と、変倍ブロック経路３１５、３２５、３３５、３４５、３５５、３７０、３７５、３８０、３８５、３９０、３９５とが含まれる。出力３６５は、量子化器３６０から来る。入力Ｕ ３１０は、加算器３０１に加えられる。加算器３０１は、さらに、経路３８０からの入力を受ける。加算器３０１の出力は、係数ａ₁＝ｂ₁を有する経路３１５に加えられる。経路３１５の出力は加算器３０２に加えられ、加算器３０２は、さらに、経路３７５からの入力およびレジスタ３２０の出力を受ける。加算器３０２からの出力は、レジスタ３２０に加えられる。レジスタ３２０の出力は係数ｃ₁を有する経路３２５に加えられ、さらに、上記のとおり加算器３０２の入力にも加えられる。経路３２５の出力は、加算器３０３に加えられる。加算器３０３はまた、経路３９５からの入力、およびレジスタ３３０からの出力を受ける。経路３９５の係数はａ₂である。加算器３０３の出力は、レジスタ３３０の入力に加えられる。レジスタ３３０の出力は経路３３５、３７５に加えられ、かつ加算器３０３の入力に加えられる。経路３７５の係数は−ｇ₁である。経路３３５の係数はｃ₂である。経路３３５の出力は、加算器３０４の入力に加えられる。加算器３０４への入力はまた、経路３７０、３９０を含み、かつレジスタ３４０からの出力を含む。経路３７０および３９０の係数はそれぞれ、−ｇ₂およびａ₃である。加算器３０４の出力は、レジスタ３４０の入力に加えられる。レジスタ３４０の出力は経路３４５および加算器３０４の入力に加えられる。経路３４５の係数はｃ₃である。経路３４５の出力は、加算器３０５の入力に加えられる。加算器３０５はまた、経路３８５からの入力を有する。経路３８５の係数はａ₄である。加算器３０５の出力は、レジスタ３５０の入力に加えられる。レジスタ３５０の出力は、経路３５５および３７０の入力に加えられる。経路３５５の係数はｃ₄である。経路３５５の出力は、量子化器３６０の入力に加えられる。量子化器３６０の出力は出力Ｖ ３６５であり、経路３８０の入力に加えられる。経路３８０の出力は、経路３８５、３９０、３９５の入力、および加算器３０１の入力に加えられる。経路３８０の係数は−１である。

選択された構造に対して、各変調器の雑音伝達関数はＭＡＴＬＡＢ（登録商標）のデルタシグマツールボックス（Delta-Sigma Toolbox）を使用して求めることができる（例えば、非特許文献２参照）。ＭＡＴＬＡＢ（登録商標）は、Ｔｈｅ ＭａｔｈＷｏｒｋｓ（商標）社の登録商標である。設計パラメータＯＳＲ＝６４、ｎＬｅｖ＝８、Ｈ＿ｉｎｆ＝２．８、およびＯｒｄｅｒ＝２を使用することができる。ここでＯＳＲはオーバーサンプリング率、ｎＬｅｖは量子化器中のレベルの数、およびＨ＿ｉｎｆは雑音伝達関数（ＮＴＦ）の最大帯域外利得である。

得られるＮＴＦは下式で表される。

ブロック図の経路係数の値を、表２に示す。

ディジタルループに対する正確なフルスケール出力を得るために、段間利得Ｋ_intを０．８４に設定した。

ディジタルループに対する設計パラメータは、ＯＳＲ＝６４、ｎＬｅｖ＝２、Ｈ＿ｉｎｆ＝１．２５、およびＯｒｄｅｒ＝４であった。ここで、やはり、ＯＳＲはオーバーサンプリング率、ｎＬｅｖは量子化器中のレベルの数、およびＨ＿ｉｎｆは雑音伝達関数（ＮＴＦ）の最大帯域外利得である。得られる雑音伝達関数は下式で表される。

図３に示すディジタルループの経路係数の値は、表３で与えられる。

ディジタルデルタシグマ変調器のハードウェア実施に対して、変調器ループ内の各加算器に対する有限語長の影響も考慮された。ここで、各語長は、有限精度により引き起こされる帯域内量子化雑音が−１１０ｄＢＦＳ未満になるように選択された。非特許文献３に記載の方法は、第１、第２、第３、および第４の累算器はそれぞれ、２０ビット、１８ビット、１７ビット、および１３ビットの語長を必要とすることを示している。

上述のシステム設計は、ディジタルループの有限語長の影響を含めてシミュレートされた。

低い周波数（１ｋＨｚ）の正弦波入力信号に対するＳＮＤＲ性能およびＤＲ性能を、図６および図７に示す。図８および図９は、高い周波数（２２ｋＨｚ）の入力信号に対するシミュレーション結果を表す。種々の入力正弦波信号に対する出力データの、シミュレートされたパワースペクトル密度（ＰＳＤ）を、図１０〜図１３に表す。シミュレーション結果が示すとおり、ＳＮＤＲおよびＤＲの仕様値は、フルスケールよりわずか０．４５ｄＢ低いだけの入力信号に対してさえも満足されている。

シミュレーションはまた、フルスケール入力に対する出力デューティ比は９０．５２％であり、同様に仕様値を満足することを示した。

図４は、本発明の一実施形態による１ビットディジタル出力マイクロフォンシステム４００のブロック図である。１ビットディジタル出力マイクロフォンシステム４００は、マイクロフォン４１０と、増幅器４２０と、ハイブリッドデルタシグマ変調器１００（図１と同様に番号付け）とを含む。１ビットディジタル出力マイクロフォンシステム４００は、マイクロフォン４１０が、例えば、シリコン微小電子機械システム（ＭＥＭＳ）技術で製作される場合は、シングルチップの中に具現することができる。１ビットディジタル出力マイクロフォンシステム４００はまた、マイクロフォン４１０と、増幅器４２０およびハイブリッドデルタシグマ変調器１００を含むシングルチップとにより具現することができる。１ビットディジタル出力マイクロフォンシステム４００はまた、シングルパッケージの中に具現することもできる。１ビットディジタル出力マイクロフォンシステム４００は、例えば、１ビットのパルス密度変調（ＰＤＭ）信号である１ビットディジタル出力信号を出力する。マイクロフォン４１０はオーディオ音４０５を受け、それを電気的アナログオーディオ信号４１５に変換する。実施形態では、マイクロフォン４１０は、ＭＥＭＳ技術で製作されたシリコンマイクロフォンであるか、またはダイナミックマイクロフォンである。増幅器４２０は、マイクロフォン４１０から電気的アナログ信号４１５を受け、それを増幅し、増幅したアナログ信号Ｕ １０５（図１と同様に番号付け）をハイブリッドデルタシグマ変調器１００（やはり、図１と同様に番号付け）に出力する。実施形態では、増幅器４２０は固定利得増幅器および／またはプログラム可能利得増幅器を含む。ハイブリッドデルタシグマ変調器１００は、アナログ信号Ｕ １０５を１ビットディジタル信号に変換し、それを信号Ｖ［ｎ］ １３５（図１と同様に番号付け）として出力する。

図５は、図４の１ビットディジタル出力マイクロフォンシステム４００を含む記録可能なディジタルオーディオシステム５００のブロック図である。１ビットディジタル出力マイクロフォンシステム４００は、１ビットディジタル出力信号を出力することができる。記録可能なディジタルオーディオシステム５００は、通常は、マイクロフォンシステム部５１０とオーディオ装置部５２０とを含み、両部分は、電気的オーディオ信号１３５（図１および図４と同様に番号付け）を転送するために、電気配線または無線でインターフェースされている。１ビットディジタル出力マイクロフォンシステム４００は、マイクロフォンシステム部５１０の中にある。オーディオ装置部５２０は、ディジタル信号処理装置（ＤＳＰ）５３０を含む。オーディオ装置部５２０はまた、メモリ５４０を含むことができ、このメモリ５４０は、例えば、メモリデバイスや記録可能媒体であり、ＤＳＰ ５３０からのデータ５２５を記憶することができる。本発明を使用するこの技術では、マイクロフォンシステム部５１０においてアナログ出力信号を１ビットディジタル出力信号に変更し、この１ビットディジタル出力信号を、単一のディジタル信号線によってオーディオ装置部５２０に出力するために送出する。これにより、アナログ特性は、ディジタル信号線上の外乱雑音５１５の影響を受けず、雑音５１５によるオーディオ信号性能の低下はない。両部分が電気配線によりインターフェースされている場合は、インターフェースはバッファまたは簡単な論理回路で製作することができる。このインターフェースは、両部分が無線でインターフェースされている場合にも使用することができる。低コスト、低電力のシステムが得られる。マイクロフォンシステム部５１０からの、１ビットディジタル出力信号１３５の出力は、オーディオ装置部５２０において、マルチビット信号、例えば、従来型のディジタルデシメーションフィルタを含むＤＳＰ ５３０による１６ビットパルス符号変調（ＰＣＭ）信号に容易に変換できる。

図６は、本発明の一実施形態における、１．０２５ｋＨｚの入力信号に対する信号対雑音＋歪み比／ダイナミックレンジ（ＳＮＤＲ／ＤＲ）のシミュレーション結果６００を表す。アナログＤＳＭの値６０５およびハイブリッドＤＳＭの値６１０を示す。

図７は、本発明の一実施形態における、入力レベルが−３ｄＢＦＳから０ｄＢＦＳの、１．０２５ｋＨｚの信号に対するＳＮＤＲ性能７００を表す。アナログＤＳＭの値７０５およびハイブリッドＤＳＭの値７１０を示す。

図８は、本発明の一実施形態における、入力周波数ｆｕ＝２２．０００ｋＨｚに対するＳＮＤＲ／ＤＲのシミュレーション結果８００を表す。アナログＤＳＭの値８０５およびハイブリッドＤＳＭの値８１０を示す。

図９は、本発明の一実施形態における、入力レベルが−３ｄＢＦＳから０ｄＢＦＳ、信号入力周波数ｆｕ＝２２．０００ｋＨｚに対するＳＮＤＲ ９００を表す。アナログＤＳＭの値９０５およびハイブリッドＤＳＭの値９１０を示す。

図１０は、本発明の一実施形態における、−３ｄＢＦＳ、１ｋＨｚの入力信号に対するＰＳＤのシミュレーション結果１０００を表す。特性値は、入力周波数ｆｕ＝１．０２５ｋＨｚ、Ａｕ＝−３．１０（ｄＢＦＳ）、信号対量子化雑音比（ＳＱＮＲ）＝８９．２１ｄＢ、およびＳＮＤＲ＝８７．９７ｄＢである。シミュレートされたＰＳＤ １００５、予測されたＰＳＤ １０１０、および積分された雑音電力１０１５を示す。

図１１は、本発明の一実施形態における、−０．４５ｄＢＦＳ、１ｋＨｚの入力信号に対するＰＳＤのシミュレーション結果１１００を表す。特性値は、入力周波数ｆｕ＝１．０２５ｋＨｚ、Ａｕ＝−０．４５（ｄＢＦＳ）、ＳＱＮＲ＝９０．８７ｄＢ、およびＳＮＤＲ＝８６．４７ｄＢである。シミュレートされたＰＳＤ １１０５、予測されたＰＳＤ １１１０、および積分された雑音電力１１１５を示す。

図１２は、本発明の一実施形態における、−３ｄＢＦＳ、２２ｋＨｚの入力信号に対するＰＳＤのシミュレーション結果１２００を表す。特性値は、入力周波数ｆｕ＝２２．０００ｋＨｚ、Ａｕ＝−３．１０（ｄＢＦＳ）、ＳＱＮＲ＝８８．６３ｄＢ、およびＳＮＤＲ＝８８．６３ｄＢである。シミュレートされたＰＳＤ １２０５、予測されたＰＳＤ １２１０、および積分された雑音電力１２１５を示す。

図１３は、本発明の一実施形態における、−０．４５ｄＢＦＳ、２２ｋＨｚの入力信号に対するＰＳＤのシミュレーション結果１３００を表す。特性値は、入力周波数ｆｕ＝２２．０００ｋＨｚ、Ａｕ＝−０．４５（ｄＢＦＳ）、ＳＱＮＲ＝９１．３５ｄＢ、およびＳＮＤＲ＝９１．３５ｄＢである。シミュレートされたＰＳＤ １３０５、予測されたＰＳＤ １３１０、および積分された雑音電力１３１５を示す。

これらの結果が示すように、このシステムは、表１に示す仕様値を満足する。また、シミュレーションは、フルスケール入力信号に対する出力デューティ比は９０．５％であり、仕様値を満足することを示す。それに反して、通常のシングルビットのアナログ変調器にてこのＳＮＤＲの仕様値を満足させるには、３次または４次のループを必要とし、かつその線形動作可能領域が約２ｄＢＦＳ未満の入力信号までしか対応できない。

本発明の実施形態についてのこれまでの記載は、例証および説明を目的として提供してきたものである。包括的であること、あるいは開示された詳細な形態に本発明を限定することを意図してはいない。本開示に鑑みて、多くの改変および変形が可能である。本発明の範囲は、この詳細な記載によって限定されるものではなく、本明細書に添付された特許請求の範囲によって限定されることを意図している。

１００ ハイブリッドデルタシグマ変調器
１０５ 入力信号
１１０ 低次マルチビットアナログデルタシグマ変調器
１１５ 出力
１２０ 断間減衰器Ｋ_int
１２５ ディジタルローパスフィルタ
１３０ 高次シングルビットディジタルデルタシグマ変調器
１３５ 出力Ｖ［ｎ］
２００ ２次の離散時間アナログデルタシグマ変調器
２０５ 入力Ｕ
２１０、２２５、２３５、２５５、２６０、２７０、２７５ 変倍ブロック経路
２１５、２４０ 加算ノード
２２０、２３０ 積分器
２４５ ＡＤＣ
２５０ 出力Ｖ
２６５ ＤＡＣ
３００ ４次のディジタルデルタシグマ変調器
３０１、３０２、３０３、３０４、３０５ ＡＬＵの加算器
３１０ 入力Ｕ
３１５、３２５、３３５、３４５、３５５、３７０、３７５、３８０、３８５、３９０、３９５ 変倍ブロック経路
３２０、３３０、３４０、３５０ レジスタ
３６０ 量子化器
３６５ 出力
４００ １ビットディジタル出力マイクロフォンシステム
４１０ マイクロフォン
４２０ 増幅器
５００ ディジタルオーディオシステム
５１０ マイクロフォンシステム部
５１５ 外乱雑音
５２０ オーディオ装置部
５２５ データ
５３０ ディジタル信号処理装置
５４０ メモリ

Claims (24)

1. 低次アナログデルタシグマ変調器を含むアナログループと、
   前記アナログループに動作可能に結合され、前記低次アナログデルタシグマ変調器の次数よりも高い次数を有する高次シングルビットディジタルデルタシグマ変調器を含むディジタルループと
   を含むことを特徴とするハイブリッドデルタシグマアナログ−ディジタル変換器システム。
2. 前記低次アナログデルタシグマ変調器は、マルチビット量子化器を含むことを特徴とする請求項１に記載のシステム。
3. 前記低次アナログデルタシグマ変調器は、離散時間ループフィルタをさらに含むことを特徴とする請求項１又は２に記載のシステム。
4. 前記低次アナログデルタシグマ変調器は、連続時間ループフィルタをさらに含むことを特徴とする請求項１乃至３のいずれかに記載のシステム。
5. 前記ディジタルループは段間減衰器をさらに含み、前記ディジタルループの安定性が改善されることを特徴とする請求項１乃至４のいずれかに記載のシステム。
6. 前記ディジタルループはディジタルローパスフィルタ（ＬＰＦ）をさらに含み、前記ディジタルループの安定性が改善されることを特徴とする請求項１乃至５のいずれかに記載のシステム。
7. ダイナミックエレメントマッチングを使用する内部マルチビットディジタル−アナログ変換器（ＤＡＣ）をさらに含み、エレメントミスマッチにより生成される帯域内雑音が抑制されることを特徴とする請求項１乃至６のいずれかに記載のシステム。
8. 前記低次アナログデルタシグマ変調器は、２次のアナログデルタシグマ変調器であることを特徴とする請求項１に記載のシステム。
9. 前記低次アナログデルタシグマ変調器は、３次以上のアナログデルタシグマ変調器であることを特徴とする請求項１に記載のシステム。
10. 前記低次アナログデルタシグマ変調器は、マルチビット量子化器を含むことを特徴とする請求項８に記載のシステム。
11. 前記低次アナログデルタシグマ変調器は、マルチビット量子化器を含むことを特徴とする請求項９に記載のシステム。
12. 前記高次シングルビットディジタルデルタシグマ変調器は、３次のディジタルデルタシグマ変調器であることを特徴とする請求項１に記載のシステム。
13. 前記高次シングルビットディジタルデルタシグマ変調器は、４次以上のディジタルデルタシグマ変調器であることを特徴とする請求項１に記載のシステム。
14. 前記低次アナログデルタシグマ変調器は、３次のアナログデルタシグマ変調器であり、
    前記高次シングルビットディジタルデルタシグマ変調器は、４次のディジタルデルタシグマ変調器であることを特徴とする請求項１に記載のシステム。
15. 前記低次アナログデルタシグマ変調器は、３次のアナログデルタシグマ変調器であり、
    前記高次シングルビットディジタルデルタシグマ変調器は５次以上のディジタルデルタシグマ変調器であることを特徴とする請求項１に記載のシステム。
16. 前記低次アナログデルタシグマ変調器に結合された固定利得を有する増幅器をさらに含むことを特徴とする請求項１乃至１５のいずれかに記載のシステム。
17. 前記低次アナログデルタシグマ変調器に結合された、プログラム可能な利得を有する増幅器をさらに含むことを特徴とする請求項１乃至１６のいずれかに記載のシステム。
18. 前記アナログループと前記ディジタルループのサンプリングレートは同じであることを特徴とする請求項１乃至１７のいずれかに記載のシステム。
19. 前記システムは、シングルパッケージの中に具現されることを特徴とする請求項１乃至１８のいずれかに記載のシステム。
20. 前記システムは、シングルチップの中に具現されることを特徴とする請求項項１乃至１１８のいずれかに記載のシステム。
21. マイクロフォンと、
    前記マイクロフォンに動作可能に結合された増幅器と、
    前記増幅器に動作可能に結合された低次アナログデルタシグマ変調器と、
    前記低次アナログデルタシグマ変調器に動作可能に結合された高次シングルビットディジタルデルタシグマ変調器と
    を含むことを特徴とする１ビットディジタル出力マイクロフォンシステム。
22. シングルパッケージの中に具現されることを特徴とする請求項２１に記載の１ビットディジタル出力マイクロフォンシステム。
23. シングルチップの中に具現されることを特徴とする請求項２１に記載の１ビットディジタル出力マイクロフォンシステム。
24. ハイブリッドデルタシグマアナログ−ディジタル変換を実施するための方法であって、
    アナログ信号を受けるステップと、
    アナログループ内で前記アナログ信号を低次アナログデルタシグマ変調器の中で処理するステップと、
    ディジタルループ内で前記低次アナログデルタシグマ変調器の出力を減衰させるステップと、
    前記ディジタルループ内で前記低次アナログデルタシグマ変調器の前記減衰された出力を濾波し、濾波された信号を生成するステップと、
    前記ディジタルループ内で前記濾波された信号からのディジタル出力信号を、高次シングルビットディジタルデルタシグマ変調器の中に発生させるステップと
    を含むことを特徴とする方法。

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