JP2009272443A - シリコンウェーハおよびその製造方法 - Google Patents

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Abstract

【課題】シリコンウェーハを薄片化した場合にあっても、デバイス活性層の品質劣化がなく、かつ高いゲッタリング能力を有するシリコンウェーハおよびその製造方法を提供する。
【解決手段】酸素析出物層４を有するシリコンウェーハ１であって、該ウェーハの表面から酸素析出物層４に至るまでのＤＺ層５の深さを２〜10μｍ、かつ該酸素析出物層４の酸素析出物密度を５×10７個／cm３以上とする。
【選択図】図１

Description

本発明は、シリコンウェーハ及びその製造方法に関し、より詳細には、薄膜デバイスに適したゲッタリング手段を有するシリコンウェーハ及びその製造方法に関するものである。
近年、半導体デバイスの高集積化とともに、例えばマルチ・チップ・パッケージ（ＭＣＰ）のように、パッケージの中にいくつかのチップを重ねて入れるために、あるいは実装の都合上から、シリコンウェーハを非常に薄くしての用途が広がってきている。先端品では、15〜20μmの厚みのシリコンウェーハも使用されようとしている。
一般にシリコンウェーハでは、それを半導体プロセスに供した際に、シリコンウェーハ中へ不純物となる重金属が混入することが問題となる。重金属が混入した場合、ポーズタイム不良、リテンション不良、接合リーク不良、及び酸化膜の絶縁破壊といったデバイス特性に著しい悪影響をもたらす。このため、シリコンウェーハの表面側のデバイス形成（活性）領域に重金属が拡散するのを抑制するため、ゲッタリング法を採用するのが一般的である。
しかしながら、厚みの薄いシリコンウェーハは、ほとんどが活性層になるため、パッケージ工程で予想される金属汚染に対して、ゲッタリングサイト（捕獲領域）がほとんどない状態になっている。すなわち、シリコンウェーハの表層には、デバイス形成のための活性領域を設ける必要があり、そのために熱処理を施して酸素析出物による欠陥のない領域(デヌーデッド・ゾーン：DZ層)を設ける必要がある。また、同時に、この熱処理によってウェーハの内部に酸素析出物層を設け、これをゲッタリングサイトとしている。従って、シリコンウェーハの厚みを薄くすると、無欠陥領域が大半を占めるようになる。
このように、熱処理によってゲッタリングサイトを設けた事例として、特許文献１には、二段階の熱処理を施して、さらに鏡面研磨を行うことが開示されている。しかしながら、同文献１の段落［0018］に記載されるように、ゲッタリングサイトは表面から90μｍの深さ領域にあり、上述したシリコンウェーハの薄片化には対応できないものであった。
特開２０００−２６９２２１号公報
そこで、本発明は、シリコンウェーハを薄片化した場合にあっても、デバイス活性層の品質劣化がなく、かつ高いゲッタリング能力を有するシリコンウェーハおよびその製造方法を提供することを目的とする。
本発明の要旨構成は、次の通りである。
（１）酸素析出物層を有するシリコンウェーハであって、該ウェーハの表面から酸素析出物層に至るまでのＤＺ層の深さが２〜10μｍであり、該酸素析出物層の酸素析出物密度が５×10７個／cm３以上であることを特徴とするシリコンウェーハ。
（２）前記シリコンウェーハは、平坦度がSFQRで70nm以下、かつ表面粗さがHazeで0.05ppm以下であることを特徴とする前記（１）記載のシリコンウェーハ。
（３）シリコンウェーハに対し、不活性ガスおよび還元性ガスのいずれか一方または両方を含むガスの雰囲気下で1150℃以上１時間以上の熱処理を行ったのち、該熱処理にてシリコンウェーハに導入された酸素析出物層からウェーハ表面側に２〜10μｍの厚みを残して該シリコンウェーハの表層を除去することを特徴とするシリコンウェーハの製造方法。
（４）前記シリコンウェーハ表層の除去を両面研磨にて行う前記（３）に記載のシリコンウェーハの製造方法。
本発明によれば、デバイス活性層から金属不純物をゲッタリングするための酸素析出物層までの深さを浅く適切に制御することによって、厚さの薄いシリコンウェーハにおいても、デバイス活性層の品質劣化がなく、かつ高いゲッタリング能力を付与することができる。従って、例えば半導体チップを薄片化しなければならない場合に好適な、シリコンウェーハの提供が可能となる。
以下に、本発明に従うシリコンウェーハおよびその製造方法について、図面を参照しながら説明する。図１は、本発明に従うシリコンウェーハの製造方法を説明するためのフローチャートである。
本発明のシリコンウェーハは、まず、図１（ａ）に示すように、シリコンウェーハ１に対し、不活性ガスおよび還元性ガスのいずれか一方または両方を含むガスの雰囲気下で1150℃以上１時間以上の熱処理を行うことによって、図１（ｂ）に示すように、ウェーハ１の表面から内側に順に、無欠陥領域であるＣＯＰを消滅させたデバイス活性層２と、ＣＯＰ残存層３を挟んで酸素析出物層４とを形成する。ここで、ウェーハ１の表面から酸素析出物層４に至るまでの領域、すなわちデバイス活性層２およびＣＯＰ残存層３をＤＺ層５と称する。
この熱処理によって、まず、ウェーハ１表層域のＣＯＰを消滅させてデバイス活性層２を形成する。ここでのデバイス活性層２は、７〜15μｍの厚さにわたって形成することが好ましい。なぜなら、酸素濃度の制御によってＣＯＰ消滅と酸素析出物量とを同時に制御できるが、可能な限り表面に近いところに酸素析出物層を形成しつつデバイス活性層を確保するために、高温の所定熱処理でＣＯＰ残存層をできるだけ薄くしデバイス活性層を形成し、更にその後の両面研磨により所定厚さのデバイス活性層を得る必要がある。ここで、両面研磨前におけるデバイス活性層の厚みが７μｍより薄いと、両面研磨代を少なくせざるを得ないため、デバイス性能を低下させることになる。また、両面研磨前におけるデバイス活性層の厚みが15μｍを超えると、研磨後のデバイス活性層の厚さにばらつきが生じるため、好ましくない。
また、上記熱処理によって、酸素析出物密度が５×10７個／cm３以上の酸素析出物層４を形成することが肝要である。なぜなら、酸素析出物層４の酸素析出物密度が５×10７個／cm３未満では、パッケージ工程における金属汚染からデバイス活性層を保護することが難しくなるからである。具体的には、ゲッタリング試験から、パッケージ工程後にウェーハ１表面に残存が許容される金属濃度は１×10１0atoms／cm２程度であり、この金属濃度を１×10１0atoms／cm２以下に抑制するには、酸素析出物層４の酸素析出物密度を５×10７個／cm３以上にする必要がある。
以上で述べた条件下に、デバイス活性層２並びに酸素析出物層４を形成するには、1150℃以上１時間以上の熱処理を行う。ここで、加熱温度の上限は、装置保全上の理由およびスリップによる転位が発生してしまうのを抑制するために、1250℃以下にすることが好ましい。また、加熱時間の上限は、この熱処理が長いと、ＤＺ層及びＣＯＰ残存層の厚みにばらつきが生じ、また装置保全、生産性およびコストなどに悪影響を与えることから３時間以下にすることが好ましい。より好ましくは、1175℃〜1225℃で90分〜２時間である。
次に、図１（ｃ）に示すように、酸素析出物層４からウェーハ表面側へ２〜10μｍの厚みを残してシリコンウェーハの表層６を除去することによって、ＤＺ層５の厚みを２〜10μｍに調整する。すなわち、ＤＺ層５の厚みが２μｍ未満では、デバイス活性層２と酸素析出物層４との間隔が狭くなりすぎて、酸素析出物層４およびＣＯＰ残存層３がデバイス活性層２に設けることになるデバイスに悪影響を及ぼし、さらには、析出物から発生する転位が影響しデバイス性能を低下させることになる。一方、ＤＺ層５の厚みが10μｍを超えると、ウェーハの薄片化を進めた際、とりわけウェーハの厚さが20μｍ前後まで薄くなった際に、酸素析出物層４のゲッタリングサイトとして機能が低下する。
なお、シリコンウェーハの表層６を除去するには、両面研磨を行うことが好ましい。すなわち、デバイスの微細化のために、現状の最先端のライン(デザインルール65nm)ではウェーハの平坦度はSFQRで70nm程度、好ましくは50nm以下、さらに表面粗さがHazeで0.05ppm以下が求められており、この精度を実現するためには両面研磨によりシリコンウェーハの表層の除去および表面粗さの低減を行うと同時に裏面の凹凸を除去する両面の研磨加工を行うことが望ましい。
かくして得られた薄片化したシリコンウェーハには、そのデバイス活性層２にデバイス７が設けられ、半導体チップとなる。
なお、上述したところは、本発明の実施形態の一例を示したにすぎず、本発明の範囲内において種々の変更を加えることができる。
Ｎを濃度３×10１３atoms／cm３でドープし、酸素濃度：（12〜14）×10１７atoms／cm３、全面をＣＯＰ領域で引き上げた結晶に、スライス、ラップ、研削および洗浄の各工程の処理を行ってシリコンウェーハとした。このシリコンウェーハに、表１に従う種々の条件に従う熱処理をAr雰囲気下で施したのち、表１に示す条件での両面研磨処理を行い、その後、0.5μm厚を除去する仕上げ研磨を行った。
かくして得られたウェーハに対して、表面にスピンコートにより均一にNi汚染を塗布したのち、900℃×30minの熱処理で拡散させ、その後、ウェーハ表層をHF溶液にて回収し、
誘導結合プラズマ質量分析（ICP-MS）にて測定し、残存汚染量を調査した。さらに、汚染度を評価するため、ＭＯＳ酸化膜耐圧法（Gate Oxide Integrity（ＧＯＩ）法）にてＧＯＩ良品率を測定した。ＧＯＩ法は、ウェ−ハに熱酸化処理を施した後、電極を形成してウェ−ハにＭＯＳを作製し、このＭＯＳに電気的ストレスを与え、あらかじめ設定しておいた判定値による良品率や、酸化膜絶縁破壊に至るまでに該酸化膜に注入された総電荷量から該酸化膜の膜質を判定し、熱酸化処理前のウェ−ハの Light Point Defect （ＬＰＤ）、加工欠陥、汚染度等を相対的に評価するものである。ここでは、表面にＮｉスピンコートした後、900℃×30minの熱処理を行い、その後、電極面積を作製し、ＧＯＩ良品率を測定した。
この汚染についての評価結果を、表１に併記する。
Figure 2009272443
表１の結果から、酸素析出物層を活性層近傍に位置させ、かつ、デバイス活性層深さに対しCOPフリーを維持することにより、金属汚染に対してゲッタリング効果があり、ＧＯＩも良好なことがわかる。
本発明にエピタキシャルウェーハの製造工程を説明するためのフローチャートである。
符号の説明
１ シリコンウェーハ
２ デバイス活性層
３ COP残存層
４ 酸素析出物層
５ ＤＺ層
６ 表層
７ デバイス

Claims (4)

  1. 酸素析出物層を有するシリコンウェーハであって、該ウェーハの表面から酸素析出物層に至るまでのＤＺ層の深さが２〜10μｍであり、該酸素析出物層の酸素析出物密度が５×10７個／cm３以上であることを特徴とするシリコンウェーハ。
  2. 前記シリコンウェーハは、平坦度がSFQRで70nm以下、かつ表面粗さがHazeで0.05ppm以下であることを特徴とする請求項１記載のシリコンウェーハ。
  3. シリコンウェーハに対し、不活性ガスおよび還元性ガスのいずれか一方または両方を含むガスの雰囲気下で1150℃以上１時間以上の熱処理を行ったのち、該熱処理にてシリコンウェーハに導入された酸素析出物層からウェーハ表面側に２〜10μｍの厚みを残して該シリコンウェーハの表層を除去することを特徴とするシリコンウェーハの製造方法。
  4. 前記シリコンウェーハ表層の除去を両面研磨にて行う請求項３に記載のシリコンウェーハの製造方法。
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