JP2009260490A - 差動増幅回路及びそれを用いた電源回路 - Google Patents

Abstract

【課題】オフセットが少なく、低ノイズの差動増幅回路及び電源回路を提供する。
【解決手段】本発明にかかる差動増幅回路は、反転入力端子ＩＮ−及び非反転入力端子ＩＮ＋から入力される差動電圧を第１及び第２の電流Ｉ１、Ｉ２に変換する入力変換回路１０１と、第１の電流Ｉ１に対応する第３の電流Ｉ３と第２の電流Ｉ２との間で演算を行い、第４の電流Ｉ４を得る出力演算回路１０３と、反転入力端子ＩＮ−及び非反転入力端子ＩＮ＋を同電位とするスイッチＳＷ１と、反転入力端子ＩＮ−及び非反転入力端子ＩＮ＋が同電位となった場合に出力演算回路１０３が第２及び第３の電流Ｉ２、Ｉ３間で演算を行ったときの電位を保持する容量Ｃｏｆｆと、出力演算回路１０３から入力される第４の電流Ｉ４を外部に出力する出力バッファ回路１０４と、出力演算回路１０３から入力される第４の電流Ｉ４を記憶する容量Ｃｂとを備える。
【選択図】図１

Description

本発明は、半導体集積回路に使用される電源回路に好適な差動増幅回路、及び、その差動増幅回路を用いた電源回路に関する。

半導体集積回路に使用される電源回路には、環境温度や素子ばらつきによる出力電圧値のばらつきが少なく、低ノイズのものが要求される。また、近年、ＣＭＯＳ技術の採用により電源電圧の低電圧化が活発になってきており、それらに合わせて低電圧駆動の電源回路も要求されるようになって来ている。

図７に、半導体集積回路の電源回路として広く使用されている構成の１つで、バンドギャップレギュレータと呼ばれる構成を持つ電源回路の回路図を示す。従来の電源回路２０は、図７に示すように、ｐｎｐバイポーラトランジスタＱ１、Ｑ２と、抵抗Ｒ１、Ｒ２、Ｒ３と、差動増幅回路２００と、から構成されている。また、ＧＮＤはＧＮＤ電圧、Ｖｒｅｆは基準電圧出力端子、ＩＮ＋は差動増幅回路２００の非反転入力端子、ＩＮ−は差動増幅回路２００の反転入力端子をそれぞれ示している。基準電圧出力端子Ｖｒｅｆを約１．２５Ｖにすることで、温度依存性のない基準電圧を得ることができ、環境温度の変化に対して非常に強い回路である。

図７に示した電源回路２０は、比較的単純な回路構成から基準電圧を容易に発生することができる利点を持っている。しかしながら、実際の半導体集積回路においては、能動素子の特性ばらつきに起因し、差動増幅回路２００の入力端子ＩＮ＋、ＩＮ−の各々の入力電圧が完全には一致しない。通常、２つの入力端子間における入力電圧差を「オフセット電圧」と呼んでいる。このため、電源回路２０の基準電圧出力端子Ｖｒｅｆから出力される基準電圧は、電源回路２０を構成する差動増幅回路２００のオフセット電圧の影響を受ける。つまり、差動増幅回路２００のオフセット電圧により、出力すべき基準電圧の精度が悪くなる。

上記の能動素子の特性ばらつきの原因としては、例えば、ＭＯＳトランジスタのゲート絶縁膜の膜厚ばらつきやソース、ドレイン等の不純物濃度ばらつき、あるいは、素子サイズばらつきがある。これらの製造ばらつきはＭＯＳトランジスタの製造プロセスに依存するものであり、不可避な問題である。

そこで、上記のオフセット電圧をキャンセルする方法として、チョッパ回路を導入した差動増幅回路が提案されている（例えば、特許文献１）。図８に示すチョッパ型の差動増幅回路２００ａは、入力変換回路を構成するｐＭＯＳトランジスタＰ１、Ｐ２と、定電流回路を構成するｐＭＯＳトランジスタＰ３、Ｐ４及び電流源Ｉと、出力演算回路を構成するｎＭＯＳトランジスタＮ１、Ｎ２及び容量Ｃｏｆｆと、スイッチＳＷ１〜３と、から構成されている。また、ＶＤＤは電源電圧、ＧＮＤはＧＮＤ電圧、ＩＮ＋は非反転入力端子、ＩＮ−は反転入力端子、ＯＵＴは出力端子をそれぞれ示している。

図８の差動増幅回路２００ａにおいて、スイッチＳＷ１とスイッチＳＷ３は同時にオン／オフするように構成され、スイッチＳＷ２は、スイッチＳＷ１、ＳＷ３がオンする期間にオフし、スイッチＳＷ１、ＳＷ３がオフする期間にオンするように構成されている。スイッチＳＷ１、ＳＷ３がオンする期間（スイッチＳＷ２はオフ）においては、オフセット電圧が検出され、その検出電圧が容量Ｃｏｆｆに記憶される一方、スイッチＳＷ２がオンする期間（スイッチＳＷ１、３はオフ）においては、上記のオフセット検出期間において検出されたオフセット電圧を用いてオフセット電圧をキャンセルさせた基準電圧を出力する。このため、オフセット電圧に起因する基準電圧の誤差が低減されることになる。
特開２００２−２０２７４８号公報

上述したように、図８に示した特許文献１の差動増幅回路２００ａにおいては、オフセット電圧を検出するための期間であるオフセット検出期間と、実際に基準電圧を発生する期間である電圧出力期間とが交互に切り替わることになる。このため、差動増幅回路２００ａの出力は離散動作することになる。したがって、特許文献１の差動増幅回路２００ａを電源回路に使用した場合、オフセット検出期間と電圧出力期間との和を１周期として、出力される基準電圧が振動し、リップルが生じる。すなわち、従来の差動増幅回路２００ａはノイズが増大する問題を有している。

上記問題点に鑑み、本発明の目的は、オフセットが少なく、低ノイズの差動増幅回路、及び、その差動増幅回路を用いた電源回路を提供することである。

上記目的を達成するために、本発明にかかる差動増幅回路は、所定の電位差を持つ差動電圧入力である第１及び第２の電圧入力を第１及び第２の電流出力に変換する入力変換手段と、前記第１の電流出力に対応する第３の電流出力と前記第２の電流出力との間で演算を行い、前記第１の電圧入力と前記第２の電圧入力との電位差に応じた第４の電流出力を得る出力演算手段と、前記第１の電圧入力と前記第２の電圧入力とを同電位とすることが可能な同電位手段と、前記同電位手段が前記第１の電圧入力と前記第２の電圧入力とを同電位とした場合において、前記出力演算手段が前記第２の電流出力と前記第３の電流出力との間で演算を行ったときに生じる電位を保持する電位保持手段とを備え、前記出力演算手段は、前記電位保持手段に保持された電位に基づいて前記出力演算手段が行う演算の偏差を補償する差動増幅回路であって、前記出力演算手段から入力される前記第４の電流出力を前記差動増幅回路の外部に出力する出力バッファ手段と、前記出力演算手段から入力される前記第４の電流出力を記憶する電流出力記憶手段とをさらに備え、前記出力バッファ手段は、前記同電位手段が前記第１の電圧入力と前記第２の電圧入力とを同電位とした場合においては、前記電流出力記憶手段に記憶された前記第４の電流出力を前記差動増幅回路の外部に出力することを特徴とする。

上記の差動増幅回路では、同電位手段が第１の電圧入力と第２の電圧入力とを同電位とし、出力演算手段が第２の電流出力と第３の電流出力との間で演算を行う場合においては、出力バッファ手段が電流出力記憶手段に記憶された第４の電流出力を出力するようにしているので、同電位手段が第１の電圧入力と第２の電圧入力とを同電位とする前後にわたって、安定して第４の電流出力を出力することができる。このため、リップルの少ない低ノイズの差動増幅回路を実現することができる。

前記出力バッファ手段の電圧入力は、前記同電位手段が前記第１の電圧入力と前記第２の電圧入力とを同電位とする前後にわたって前記出力演算手段の電圧出力と前記出力バッファ手段の電圧入力とを等電位にするように設定されていることが好ましい。

この場合、同電位手段が第１の電圧入力と第２の電圧入力とを同電位とする前後において、前記出力演算手段の電圧出力と前記出力バッファ手段の電圧入力との間における電位差が実質的に無くなるので、同電位手段が第１の電圧入力と第２の電圧入力とを同電位とした場合において出力演算手段が第２の電流出力と第３の電流出力との間で演算を行ったときに生じる電位の安定化を図ることができる。このため、上記の差動増幅回路を駆動する電源電圧の低電圧化が進んだ場合でも、上記の電位が変動することが無く、その結果、その電位に基づいて出力演算手段が行う演算の偏差の補償を精度よく行うことができる。

本発明にかかる電源回路は、上記の差動増幅回路と、前記第４の電流出力に基づいて基準電圧を生成する基準電圧生成手段とを備えることを特徴とする。

上記の電源回路では、上記の差動増幅回路を用いているので、素子ばらつきによる出力電圧値のばらつきが少なく、低ノイズの電圧を供給でき、かつ低電圧起動が可能な電源回路が実現できる。

本発明に係る差動増幅回路は、以上のように、前記出力演算手段から入力される前記第４の電流出力を前記差動増幅回路の外部に出力する出力バッファ手段と、前記出力演算手段から入力される前記第４の電流出力を記憶する電流出力記憶手段とを備え、前記出力バッファ手段は、前記同電位手段が前記第１の電圧入力と前記第２の電圧入力とを同電位とした場合においては、前記電流出力記憶手段に記憶された前記第４の電流出力を前記差動増幅回路の外部に出力するので、同電位手段が第１の電圧入力と第２の電圧入力とを同電位とする前後にわたって、安定して第４の電流出力を出力することができる。このため、リップルの少ない低ノイズの差動増幅回路を実現することができる。

以下、本発明の実施の形態について、図面を参照しながら説明する。なお、同一部分には同一符号を付し、図面で同一の符号が付いたものは、説明を省略する場合もある。

（実施の形態１）
図１は、本発明の実施の形態１にかかる差動増幅回路の構成を示す回路図である。本実施の形態にかかる差動増幅回路１００はチョッパ回路を導入したチョッパ型の差動増幅回路であって、図１に示すように、入力変換回路１０１と、定電流回路１０２と、出力演算回路１０３と、出力バッファ回路１０４と、スイッチＳＷ１〜４と、を備えている。また、ＶＤＤは電源電圧、ＧＮＤはＧＮＤ電圧、ＩＮ＋は非反転入力端子、ＩＮ−は反転入力端子、ＯＵＴは出力端子をそれぞれ示している。

入力変換回路１０１は、ｐＭＯＳトランジスタＰ１、Ｐ２を有している。ｐＭＯＳトランジスタＰ１、Ｐ２は入力差動対を構成しており、ｐＭＯＳトランジスタＰ１のゲート端子が反転入力端子ＩＮ−に接続され、ｐＭＯＳトランジスタＰ２のゲート端子が非反転入力端子ＩＮ＋に接続されている。

定電流回路１０２は、ｐＭＯＳトランジスタＰ３、Ｐ４と、電流源Ｉと、を有しており、ｐＭＯＳトランジスタＰ３、Ｐ４はカレントミラー回路を構成している。ｐＭＯＳトランジスタＰ３のゲート端子とドレイン端子とが短絡されおり、電流源Ｉから印加される電流をｐＭＯＳトランジスタＰ３が検出してその電流に応じたゲート電圧を出力する。ｐＭＯＳトランジスタＰ３のゲート端子はｐＭＯＳトランジスタＰ４のゲート端子に接続されており、ｐＭＯＳトランジスタＰ３がゲート電圧をｐＭＯＳトランジスタＰ４のゲート端子に出力すると、ｐＭＯＳトランジスタＰ４のドレイン端子にはｐＭＯＳトランジスタＰ４の素子の寸法比に比例した電流がコピーされる。

出力演算回路１０３は、ｎＭＯＳトランジスタＮ１、Ｎ２と、容量Ｃｏｆｆ（電位保持手段）と、を有している。ｎＭＯＳトランジスタＮ１、Ｎ２は、定電流回路１０２のｐＭＯＳトランジスタＰ３、Ｐ４と同様、カレントミラー回路を構成している。入力変換回路１０１のｐＭＯＳトランジスタＰ１、Ｐ２の各々のゲート端子に入力電圧が入力されると、ｐＭＯＳトランジスタＰ１には第１の電流Ｉ１が流れ、ｐＭＯＳトランジスタＰ２には第２の電流Ｉ２が流れる。ここで、出力演算回路１０３においては、ｐＭＯＳトランジスタＰ１を流れる第１の電流Ｉ１をｎＭＯＳトランジスタＮ１が検出し、検出した電流をｎＭＯＳトランジスタＮ２にコピーする。そして、ｐＭＯＳトランジスタＰ２を流れる第２の電流Ｉ２とｎＭＯＳトランジスタＮ２にコピーされた第３の電流Ｉ３との差に応じた第４の電流Ｉ４が出力されることになる。その出力電圧はｎＭＯＳトランジスタＮ２のソース端子とドレイン端子間の電位差である。なお、容量Ｃｏｆｆの配置に起因する効果については後述する。

出力バッファ回路１０４は、ｐＭＯＳトランジスタＰ５と、ｎＭＯＳトランジスタＮ３と、容量Ｃｂ（電流出力記憶手段）と、を有している。ｐＭＯＳトランジスタＰ５は、定電流回路１０２のｐＭＯＳトランジスタＰ３との間でカレントミラー回路を構成している。ｐＭＯＳトランジスタＰ３のゲート端子はｐＭＯＳトランジスタＰ５のゲート端子に接続されており、ｐＭＯＳトランジスタＰ３がゲート電圧をｐＭＯＳトランジスタＰ５のゲート端子に出力すると、ｐＭＯＳトランジスタＰ５のドレイン端子にはｐＭＯＳトランジスタＰ５の素子の寸法比に比例した電流がコピーされる。出力バッファ回路１０４は、出力演算回路１０３からの出力電圧を一時的に保持するものであり、具体的には、出力演算回路１０３からの出力電圧を容量Ｃｂに蓄えることができる。

スイッチＳＷ１（同電位手段）は、ｐＭＯＳトランジスタＰ１のゲート端子とｐＭＯＳトランジスタＰ２のゲート端子間に、スイッチＳＷ２は、反転入力端子とｐＭＯＳトランジスタＰ１のゲート端子間に、スイッチＳＷ３は、ｎＭＯＳトランジスタＮ２のゲート端子とドレイン端子間に、スイッチＳＷ４は、出力演算回路１０３の出力と出力バッファ回路１０４の入力間に、それぞれ配置されている。スイッチＳＷ１〜４は、例えば、ｎＭＯＳトランジスタやｐＭＯＳトランジスタから構成すればよい。

スイッチＳＷ１、ＳＷ３と、スイッチＳＷ２、ＳＷ４とは、それぞれ一対になっており、スイッチＳＷ１、ＳＷ３がオンのときは、スイッチＳＷ２、ＳＷ４はオフ（以下、「オフセット検出期間」と定義する。）し、スイッチＳＷ１、ＳＷ３がオフのときは、スイッチＳＷ２、ＳＷ４はオン（以下、「電圧出力期間」と定義する。）する。本実施の形態にかかる差動増幅回路１００は、上記の２つの期間、つまり、オフセット検出期間と電圧出力期間においてそれぞれ異なる動作を実行する。以下、この点について説明する。

本実施の形態にかかる差動増幅回路１００においては、上記のオフセット検出期間及び電圧検出期間は所定の周期で繰り返し到来する。繰り返しの周期はスイッチＳＷ１〜４を制御するクロックによって制御されている。

次に、上記のオフセット検出期間及び電圧検出期間における差動増幅回路１００の動作について説明する。

まず、オフセット検出期間について説明する。

オフセット検出期間においては、スイッチＳＷ１、ＳＷ３がオンし、スイッチＳＷ２、ＳＷ４がオフする。この場合、ｐＭＯＳトランジスタＰ１、Ｐ２のゲート端子間、及び、ｎＭＯＳトランジスタＮ２のゲート端子とドレイン端子間がそれぞれ接続される一方、ｐＭＯＳトランジスタＰ１のゲート端子と入力端子ＩＮ−間、及び、出力演算回路１０３の出力と出力バッファ回路１０４の入力間がそれぞれ切断される。

上記の接続状態においては、ｐＭＯＳトランジスタＰ１のゲート端子とｐＭＯＳトランジスタＰ２のゲート端子とはオン状態のスイッチＳＷ１を介して同電位となるので、２つのｐＭＯＳトランジスタＰ１、Ｐ２が飽和特性領域で動作している限り、理想的には、同一の電流が流れることになる。

しかしながら、上述したように、２つのｐＭＯＳトランジスタＰ１、Ｐ２対に特性ばらつきが生じていると、ｐＭＯＳトランジスタＰ１、Ｐ２を流れる電流は互いに異なるものとなる。

一方、スイッチＳＷ３がオンすることにより、ｎＭＯＳトランジスタＮ２のゲート端子とドレイン端子間が短絡され、ｎＭＯＳトランジスタＮ２はｎＭＯＳトランジスタＮ１と同様、ダイオード接続されたＭＯＳトランジスタとなる。したがって、ｐＭＯＳトランジスタＰ１、Ｐ２の各々を流れる電流が同一であれば、２つのｎＭＯＳトランジスタＮ１、Ｎ２間に特性ばらつきが無い限り、２つのｎＭＯＳトランジスタＮ１、Ｎ２のドレイン端子に出力される電流は同一のゲート電圧に変換されることになる。

しかしながら、上述したように、２つのｐＭＯＳトランジスタＰ１、Ｐ２対に特性ばらつきがあると、ｐＭＯＳトランジスタＰ１、Ｐ２を流れる電流は互いに異なり、その結果、それらから変換されるｎＭＯＳトランジスタＮ１、Ｎ２の各々のゲート電圧が異なる値となる。さらに、ｎＭＯＳトランジスタＮ１、Ｎ２対自体に特性ばらつきがあった場合、ｐＭＯＳトランジスタＰ１、Ｐ２の各々を流れる電流が同一であったとしても、やはり、ｎＭＯＳトランジスタＮ１、Ｎ２の各々のゲート端子に互いに異なるゲート電圧が出力されてしまう。

すなわち、入力変換回路１０１を構成するｐＭＯＳトランジスタＰ１、Ｐ２対の特性ばらつき及び出力演算回路１０３を構成するｎＭＯＳトランジスタＮ１、Ｎ２対の特性ばらつきに起因するオフセット電圧がｎＭＯＳトランジスタＮ１、Ｎ２のゲート電圧の電位差として現れることになる。本実施の形態の出力演算回路１０３を構成するｎＭＯＳトランジスタＮ１、Ｎ２のゲート端子間には容量Ｃｏｆｆが配置されており、上記のｎＭＯＳトランジスタＮ１、Ｎ２のゲート電圧の電位差は容量Ｃｏｆｆの両端に印加され、記憶される。

次に、電圧出力期間について説明する。

電圧出力期間においては、スイッチＳＷ２、ＳＷ４がオンし、スイッチＳＷ１、ＳＷ３がオフする。この場合、ｐＭＯＳトランジスタＰ１、Ｐ２のゲート端子間、及び、ｎＭＯＳトランジスタＮ２のゲート端子とドレイン端子間がそれぞれ切断される一方、ｐＭＯＳトランジスタＰ１のゲート端子と入力端子ＩＮ−間、及び、出力演算回路１０３の出力と出力バッファ回路１０４の入力間がそれぞれ接続される。

上記の接続状態においては、ｐＭＯＳトランジスタＰ１のゲート端子が反転入力端子ＩＮ−に接続され、ｐＭＯＳトランジスタＰ２のゲート端子が非反転入力端子ＩＮ＋に接続され、ｐＭＯＳトランジスタＰ１、Ｐ２は入力差動対を再び構成する。また、ｎＭＯＳトランジスタＮ２のゲート端子とドレイン端子間は切断され、ｎＭＯＳトランジスタＮ１、Ｎ２はカレントミラー回路を再び構成する。以下、電圧出力期間における差動増幅回路１００の動作について説明する。

まず、２つの入力電圧の微小な差信号が、入力端子ＩＮ−、入力端子ＩＮ＋の各々を介して、入力変換回路１０１のｐＭＯＳトランジスタＰ１、Ｐ２の各々のゲート端子に入力されると、ｐＭＯＳトランジスタＰ１にはＶＤＤ側からＧＮＤ側へ向かう第１の電流Ｉ１が流れ、ｐＭＯＳトランジスタＰ２にはＶＤＤ側からＧＮＤ側へ向かう第２の電流Ｉ２が流れる。

一方、入力変換回路１０１のｐＭＯＳトランジスタＰ１を流れる第１の電流Ｉ１を検出する出力演算回路１０３においては、ｐＭＯＳトランジスタＰ１を流れる第１の電流Ｉ１をｎＭＯＳトランジスタＮ１が検出し、検出した電流をｎＭＯＳトランジスタＮ２にコピーしてＧＮＤラインに出力し、ｎＭＯＳトランジスタＮ２に第３の電流Ｉ３を流す。そして、ｐＭＯＳトランジスタＰ２を流れる第２の電流Ｉ２とｎＭＯＳトランジスタＮ２にコピーされた第３の電流Ｉ３との差に応じた第４の電流Ｉ４が出力されることになる。その出力電圧はｎＭＯＳトランジスタＮ２のソース端子とドレイン端子間の電位差である。

ここで、上述したように、上記のオフセット検出期間においてオフセット電圧が出力演算回路１０３の容量Ｃｏｆｆに記憶済みである。このため、入力端子ＩＮ＋、ＩＮ−が同電位のとき、すなわち、差動電圧がゼロのとき、オフセット検出期間で設定された容量Ｃｏｆｆの電位差によってｎＭＯＳトランジスタＮ２のゲート電圧が補正されて、ｐＭＯＳトランジスタＰ１を流れる第１の電流Ｉ１をｎＭＯＳトランジスタＮ１によってｎＭＯＳトランジスタＮ２にコピーした第３の電流Ｉ３と、ｐＭＯＳトランジスタＰ２を流れる第２の電流Ｉ２が等しくなる。すなわち、出力演算回路１０３からの出力電流がゼロとなり、オフセット電圧がゼロとなる。したがって、入力端子ＩＮ＋、ＩＮ−の電位差をΔＶｉｎとすると、ΔＶｉｎに相当する電圧がオフセット電圧の影響を受けることなく、出力バッファ回路１０４に出力されることになる。

出力バッファ回路１０４は、出力演算回路１０３から出力される電圧を出力端子に出力する一方、出力演算回路１０３からの出力電圧を容量Ｃｂに記憶する。電圧出力期間において容量Ｃｂに記憶される、出力演算回路１０３の出力電圧に相当する電位差は、引き続き実行されるオフセット検出期間において、出力演算回路１０３からの出力電圧として、出力端子から出力される。そうすることにより、出力バッファ回路１０４は、オフセット検出期間においては、オフセット電圧を検出するために出力バッファ回路１０４から切り離された出力演算回路１０３に代わって、出力端子に電圧を出力し続けることができる。

実際の動作は、上述したように、上記のオフセット検出期間と電圧出力期間がクロック信号に基づき所定の周期で繰り返されるので、出力演算回路１０３からの出力は離散的なものになる。しかしながら、オフセット検出期間においては出力バッファ回路１０４の容量Ｃｂに記憶された電位差によって直前の電圧出力期間における出力演算回路１０３の出力電圧が保持されているので、差動増幅回路１００の出力端子からは、リップルの少ない出力を得ることができる。すなわち、本実施の形態にかかる差動増幅回路１００は、直流アンプとして使用すると非常に有効である。

次に、本実施の形態にかかる差動増幅回路１００の出力電圧の安定性について説明する。図２は、本実施の形態にかかる差動増幅回路１００を用いた一般的なボルテージホロワの構成図である。このボルテージホロワは、差動増幅回路１００の出力端子が反転入力端子に帰還接続されており、入力電圧の電圧を等倍して出力するバッファとして一般的に使用されている構成である。

図３に、本実施の形態にかかる差動増幅回路１００を用いた図２のボルテージホロワの出力波形と、図８の従来の差動増幅回路２００ａを用いたボルテージホロワの出力波形をそれぞれ示す。図３から明らかなように、本実施の形態にかかる差動増幅回路１００を用いた場合の方が、リップルが少なく、安定した電圧を出力していることが分かる。

なお、本実施の形態にかかる差動増幅回路１００は、一般的なトランスコンダクタンスアンプの回路構成を用いたが、他の差動増幅回路の回路構成でも本実施の形態と同様の効果がある。

また、本実施の形態にかかる差動増幅回路１００においては、入力変換回路１０１をｐＭＯＳトランジスタＰ１、Ｐ２を用いて構成し、出力演算回路１０３をｎＭＯＳトランジスタＮ１、Ｎ２を用いて構成しているが、本発明はこの構成に限られるものではない。例えば、入力変換回路１０１はｎＭＯＳトランジスタ対を用いて構成し、出力演算回路１０３はｐＭＯＳトランジスタ対を用いて構成してもよい。この場合、差動増幅回路１００の回路構成は、上記の入力変換回路１０１及び出力演算回路１０３を構成するトランジスタを含むすべてのトランジスタにおいて、ｎ型とｐ型とを入れ替え、ＶＤＤ及びＧＮＤとの接続関係を逆にした構成となる。

（実施の形態２）
次に、本発明の実施の形態２について説明する。図４は、本発明の実施の形態２にかかる差動増幅回路の構成を示す回路図である。本実施の形態にかかる差動増幅回路１００ａは、上記の実施の形態１の差動増幅回路１００の出力バッファ回路１０４を構成するｎＭＯＳトランジスタＮ３とｐＭＯＳトランジスタＰ５間においてｐＭＯＳトランジスタＰ６が挿入された構成となっている。なお、本実施の形態にかかる差動増幅回路１００ａが上記の実施の形態１にかかる差動増幅回路１００と異なる点は、上記のｐＭＯＳトランジスタＰ６の挿入のみである。したがって、その他の構成については基本的には同一であるので、ここでは説明を繰り返さない。以下では、上記のｐＭＯＳトランジスタＰ６の挿入に起因する効果について説明する。

まず、上記のｐＭＯＳトランジスタが存在しない場合、つまり、上記の実施の形態１にかかる差動増幅回路１００における問題点について説明する。

上記の実施の形態１にかかる差動増幅回路１００においては、上述したように、オフセット電圧検出期間と電圧出力期間とが交互に繰り返される。このため、出力演算回路１０３を構成するｎＭＯＳトランジスタＮ２のドレイン端子の接続先は、上記の２つの期間の切り替えが行われる毎に、ｎＭＯＳトランジスタＮ２のゲート端子とｎＭＯＳトランジスタＮ３のゲート端子間において遷移する。このため、ｎＭＯＳトランジスタＮ２及びｎＭＯＳトランジスタＮ３の各々のゲート電圧が異なると、上記の２つの期間の切り替え毎に、ｎＭＯＳトランジスタＮ２のドレイン電圧の変動を招くことになる。ｎＭＯＳトランジスタＮ２のドレイン電圧の変動は、その電圧から変換されるｎＭＯＳトランジスタＮ２のゲート電圧の変動を意味し、このため、容量Ｃｏｆｆに印加される電圧の変動を招くことになる。その結果、容量Ｃｏｆｆにかかる電圧は上記の２つの期間の切り替え周期毎に変動し、容量Ｃｏｆｆに記憶されるオフセット電圧が安定せず、延いては、正しいオフセット補償が困難となってしまう。すなわち、差動増幅回路１００にオフセット電圧が発生してしまうことになる。

上記の問題点を解決するためには、ｎＭＯＳトランジスタＮ２のゲート電圧とｎＭＯＳトランジスタＮ３のゲート電圧とが極力等しくなるようにする必要がある。上記の実施の形態１の差動増幅回路１００では、ＶＤＤが十分大きければ、ｎＭＯＳトランジスタＮ２に流れる電流はｐＭＯＳトランジスタＰ４から供給されるバイアス電流、ｎＭＯＳトランジスタＮ３に流れる電流はｐＭＯＳトランジスタＰ５から供給されるバイアス電流とみなすことができる。このため、ｎＭＯＳトランジスタＮ２とｎＭＯＳトランジスタＮ３の各々のゲート電圧は、ｐＭＯＳトランジスタＰ４、Ｐ５から供給されるバイアス電流によって決まり、ｐＭＯＳトランジスタＰ４、Ｐ５の各々バイアス電流と、ｎＭＯＳトランジスタＮ２とｎＭＯＳトランジスタＮ３とのゲート面積の比を等しくすることで、ｎＭＯＳトランジスタＮ２とｎＭＯＳトランジスタＮ３のゲート電圧をほぼ同一とすることができる。

ところが、低電源電圧化が進むにつれて、ｎＭＯＳトランジスタＮ２に流れる電流をｐＭＯＳトランジスタＰ４から供給されるバイアス電流とみなすことができなくなる状況が予想される。すなわち、電源電圧の低下に従ってｐＭＯＳトランジスタＰ４、Ｐ５の各々のバイアス電流が低下するが、ｐＭＯＳトランジスタＰ４からｎＭＯＳトランジスタＮ２に向かって流れる電流経路には入力変換回路１０１を構成するｐＭＯＳトランジスタＰ２が配置されている。一方、ｐＭＯＳトランジスタＰ２に対応するｐＭＯＳトランジスタは、ｐＭＯＳトランジスタＰ５からｎＭＯＳトランジスタＮ３に向かって流れる電流経路上には存在しない。したがって、ｐＭＯＳトランジスタＰ４のバイアス電流の低下に伴ってｐＭＯＳトランジスタＰ２による電流値の減少が顕在化し、このため、ｐＭＯＳトランジスタＰ４、Ｐ５のバイアス電流が等しい場合であっても、ｎＭＯＳトランジスタＮ２、Ｎ３の各々に流れ込むバイアス電流が異なるものとなってしまう。すなわち、ｎＭＯＳトランジスタＮ２、Ｎ３のゲート電圧間に差異が生じてしまう。

これに対し、本発明の実施の形態２にかかる差動増幅回路１００ａは、上記の問題を解消するために、上記の実施の形態１の出力バッファ回路１０４においてｎＭＯＳトランジスタＮ３とｐＭＯＳトランジスタＰ５間にｐＭＯＳトランジスタＰ６が挿入された出力バッファ回路１０４ａを上記の実施の形態１の出力バッファ回路１０４に代えて備えている。ｐＭＯＳトランジスタＰ６は、ｐＭＯＳトランジスタＰ２に対応し、ｐＭＯＳトランジスタＰ５からｎＭＯＳトランジスタＮ３に向かって流れる電流経路上に配置されている。

ｐＭＯＳトランジスタＰ６のゲート端子は、ｐＭＯＳトランジスタＰ２のゲート端子に接続されているので、電源電圧が小さくなった場合でも、ｎＭＯＳトランジスタＮ２、Ｎ３に流れ込む電流は、ｐＭＯＳトランジスタＰ２、Ｐ６の影響を受けて同じように減少する。したがって、ｎＭＯＳトランジスタＮ２、Ｎ３のゲート電圧はほぼ一定に保たれる。

図５に、上記の実施の形態１にかかる差動増幅回路１００を用いた図２のボルテージホロワの出力波形と、図４の本実施の形態２にかかる差動増幅回路１００ａを用いたボルテージホロワの出力波形をそれぞれ示す。なお、電源電圧は１．９Ｖとした。

図５（ａ）に示すように、上記の実施の形態１にかかる差動増幅回路１００を用いた場合は、ｎＭＯＳトランジスタＮ２のゲート電圧が変動しているのに対し、本実施の形態２にかかる差動増幅回路１００ａを用いた場合は、ほとんど変動していないことが分かる。

また、図５（ｂ）に示すように、上記の実施の形態１にかかる差動増幅回路１００を用いた場合は、入力電圧１Ｖからずれた出力電圧が出ているのに対し、本実施の形態２にかかる差動増幅回路１００ａを用いた場合は、ほぼ１Ｖの出力が出ていることがわかる。

本発明の実施の形態２においては、電源電圧が１．９Ｖの場合を例に挙げたが、上記のバイアス電流の減少は電源電圧が２Ｖ以下で起こり易くなるので、本発明の実施の形態２にかかる差動増幅回路１００ａは２Ｖ以下で駆動するときに有用である。

また、本発明の実施の形態２にかかる差動増幅回路１００ａは、上記の実施の形態１と同様に、一般的なトランスコンダクタンスアンプの回路構成を用いたが、他の差動増幅回路の回路構成でも本実施の形態と同様の効果がある。

また、本発明の実施の形態２にかかる差動増幅回路１００ａにおいては、ｐＭＯＳトランジスタＰ６を新たに挿入しているが、ｐＭＯＳトランジスタＰ６に代えて、所定の抵抗値を持つ抵抗を挿入しても構わない。この場合、挿入される抵抗の抵抗値は、ｐＭＯＳトランジスタＰ２によって減少する電流値に合わせて設定すればよい。

さらに、本発明の実施の形態２にかかる差動増幅回路１００ａにおいては、入力変換回路１０１をｐＭＯＳトランジスタＰ１、Ｐ２を用いて構成し、出力演算回路１０３をｎＭＯＳトランジスタＮ１、Ｎ２を用いて構成しているが、本発明はこの構成に限られるものではない。例えば、入力変換回路１０１はｎＭＯＳトランジスタ対を用いて構成し、出力演算回路１０３はｐＭＯＳトランジスタ対を用いて構成してもよい。この場合、差動増幅回路１００の回路構成は、上記の入力変換回路１０１及び出力演算回路１０３を構成するトランジスタを含むすべてのトランジスタにおいて、ｎ型とｐ型とを入れ替え、ＶＤＤ及びＧＮＤとの接続関係を逆にした構成となる。

（実施の形態３）
次に、本発明の実施の形態３について説明する。本実施の形態は、上記の実施の形態１及び２にかかる差動増幅回路を用いた電源回路にかかる形態である。図６は、本発明の実施の形態１及び２にかかる差動増幅回路を用いた電源回路の構成を示す図である。

本実施の形態にかかる電源回路は、ｐｎｐバイポーラトランジスタＱ１、Ｑ２（基準電圧生成手段）と、抵抗Ｒ１、Ｒ２、Ｒ３（基準電圧生成手段）と、上記の実施の形態１または２にかかる差動増幅回路１００、１００ａと、から構成されている。また、ＧＮＤはＧＮＤ電圧、Ｖｒｅｆは基準電圧出力端子、ＩＮ＋は差動増幅回路１００、１００ａの非反転入力端子、ＩＮ−は差動増幅回路１００、１００ａの反転入力端子をそれぞれ示している。

本実施の形態にかかる電源回路においては、ダイオード接続されたｐｎｐバイポーラトランジスタＱ１、Ｑ２のベース端子とエミッタ端子間電圧の差を検出して基準電圧出力端子から出力される電圧を得る形式で、出力電圧を約１．２５Ｖとすることで温度依存性のない基準電圧を得ることができ、一般的に用いられる回路形式である。基準電圧のばらつき要因として最も支配的なものは、上述したように差動増幅回路のオフセット電圧であり、このオフセット電圧をＶｏｆｆ、オフセットがゼロの時の出力電圧をＶｒｅｆとすると、オフセット電圧Ｖｏｆｆがある場合の出力電圧Ｖｒｅｆ´は、以下の式で表わされる。

Ｖｒｅｆ´＝Ｖｒｅｆ−（１＋（Ｒ２／Ｒ３））×Ｖｏｆｆ
上記の式から明らかなように、オフセット電圧Ｖｏｆｆは（１＋Ｒ２／Ｒ３）倍されて出力電圧に現れる。

本発明の実施の形態３にかかる電源回路においては、上記の実施の形態１及び２にかかる差動増幅回路１００、１００ａを用いることにより、オフセット電圧が非常に少ないので、ばらつきの少ない出力電圧を得ることができる。また、リップルも非常に小さいので、ノイズ性能についても優れている。

また、上記の実施の形態２にかかる差動増幅回路１００ａを用いた場合であれば、２Ｖ以下の低電圧の駆動でも良好な出力電圧を得ることができる。

なお、本実施の形態の電源回路は、一般的にはバンドギャップレギュレータの回路構成の一例であるが、差動増幅回路を利用した電源回路であれば、本実施の形態と同様の効果がある。

本発明は上述した各実施の形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施の形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施の形態についても本発明の技術的範囲に含まれる。

本発明にかかる差動増幅回路及びそれを用いた電源回路は、低電源電圧を用いて動作させる場合でも安定して基準電圧を発生することができるので、低電源電圧用アナログ回路の基準電圧を発生する電源回路に適用できる。

本発明の実施の形態１にかかる差動増幅回路の構成を示す回路図である。 本発明の実施の形態１にかかるボルテージホロワの構成図である。 本発明の実施の形態１にかかるボルテージホロワの出力波形を示すグラフ図である。 本発明の実施の形態２にかかる差動増幅回路の構成を示す回路図である。 本発明の実施の形態２にかかるボルテージホロワの出力波形を示すグラフ図である。 本発明の実施の形態３にかかる電源回路の構成を示す回路図である。 従来のバンドギャップレギュレータを用いた電源回路の構成を示す回路図である。 従来の差動増幅回路の構成を示す回路図である。

符号の説明

２０ 電源回路
１００、１００ａ、２００、２００ａ 差動増幅回路
１０１ 入力変換回路（入力変換手段）
１０２ 定電流回路
１０３ 出力演算回路（出力演算手段）
１０４、１０４ａ 出力バッファ回路（出力バッファ手段）
ＩＮ− 反転入力端子（第１の電圧入力）
ＩＮ＋ 非反転入力端子（第２の電圧入力）
Ｉ１ 第１の電流（第１の電流入力）
Ｉ２ 第２の電流（第２の電流入力）
Ｉ３ 第３の電流（第３の電流入力）
Ｉ４ 第４の電流（第４の電流入力）
ＳＷ１ スイッチ（同電位手段）
ＳＷ２、ＳＷ３、ＳＷ４ スイッチ
Ｃｏｆｆ 容量（電位保持手段）
Ｃｂ 容量（電流出力記憶手段）
Ｒ１、Ｒ２、Ｒ３ 抵抗（基準電圧生成手段）
Ｑ１、Ｑ２ ｎｐｎバイポーラトランジスタ（基準電圧生成手段）
Ｐ１、Ｐ２、Ｐ３、Ｐ４、Ｐ５、Ｐ６ ｐＭＯＳトランジスタ
Ｎ１、Ｎ２、Ｎ３ ｎＭＯＳトランジスタ
Ｉ 電流源

Claims (3)

1. 所定の電位差を持つ差動電圧入力である第１及び第２の電圧入力を第１及び第２の電流出力に変換する入力変換手段と、
   前記第１の電流出力に対応する第３の電流出力と前記第２の電流出力との間で演算を行い、前記第１の電圧入力と前記第２の電圧入力との電位差に応じた第４の電流出力を得る出力演算手段と、
   前記第１の電圧入力と前記第２の電圧入力とを同電位とすることが可能な同電位手段と、
   前記同電位手段が前記第１の電圧入力と前記第２の電圧入力とを同電位とした場合において、前記出力演算手段が前記第２の電流出力と前記第３の電流出力との間で演算を行ったときに生じる電位を保持する電位保持手段と
   を備え、
   前記出力演算手段は、前記電位保持手段に保持された電位に基づいて前記出力演算手段が行う演算の偏差を補償する差動増幅回路であって、
   前記出力演算手段から入力される前記第４の電流出力を前記差動増幅回路の外部に出力する出力バッファ手段と、
   前記出力演算手段から入力される前記第４の電流出力を記憶する電流出力記憶手段と
   をさらに備え、
   前記出力バッファ手段は、前記同電位手段が前記第１の電圧入力と前記第２の電圧入力とを同電位とした場合においては、前記電流出力記憶手段に記憶された前記第４の電流出力を前記差動増幅回路の外部に出力することを特徴とする差動増幅回路。
2. 前記出力バッファ手段の電圧入力は、前記同電位手段が前記第１の電圧入力と前記第２の電圧入力とを同電位とする前後にわたって前記出力演算手段の電圧出力と前記出力バッファ手段の電圧入力とを等電位にするように設定されていることを特徴とする請求項１に記載の差動増幅回路。
3. 請求項１または２に記載の差動増幅回路と、
   前記第４の電流出力に基づいて基準電圧を生成する基準電圧生成手段と
   を備えることを特徴とする電源回路。

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