JP7482445B2 - 固体撮像装置およびカメラ - Google Patents

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Description

本開示は、固体撮像装置およびカメラに関する。
特許文献１は、画素信号をＡ／Ｄ（Analog / Digital）変換するための参照電圧を生成するデジタルアナログ変換回路（ＤＡＣ）に外付け容量素子を付加し、同外付け容量素子をプリチャージアンプでプリチャージする技術を提案している。
特許第６１５２９９２号公報
本開示は、バッファ回路の製造ばらつきに起因するノイズを低減する固体撮像装置およびカメラを提供する。
本開示の一態様に係る固体撮像装置は、入射光の量に対応する画素信号を出力する画素部と、前記画素信号をＡ／Ｄ変換するＡ／Ｄ変換部と、前記Ａ／Ｄ変換部で用いられる参照信号を生成するＤ／Ａ変換回路と、を備え、前記Ｄ／Ａ変換回路は、前記参照信号生成用の基準電圧を出力する第１バッファ回路を含み、前記第１バッファ回路は、第１トランジスタおよび第２トランジスタを含む差動対回路と、前記第１トランジスタおよび前記第２トランジスタの特性の差を相殺することにより前記基準電圧のバラつきを抑制する抑制回路と、を含む。
また、本開示の一態様に係るカメラは、上記の固体撮像装置を備える。
本開示の固体撮像装置およびカメラによれば、バッファ回路の製造ばらつきに起因するノイズを低減することができる。
図１は、実施の形態１における固体撮像装置の構成例を示すブロック図である。 図２は、実施の形態１における固体撮像装置のさらに具体的な構成例を示すブロック図である。 図３は、実施の形態１におけるＤ／Ａ変換回路の構成例を示すブロック図である。 図４は、実施の形態１における参照信号（ランプ波形）とプリチャージ期間とを示すタイムチャートである。 図５は、実施の形態１におけるバッファ回路のより詳細な構成例を示す回路図である。 図６は、実施の形態１におけるバッファ回路のチョッパー動作を示す説明図である。 図７は、実施の形態１におけるバッファ回路のチョッパー動作およびランプ波形を示す説明図である。 図８は、実施の形態１におけるバッファ回路のシミュレーション結果の一例を示す説明図である。 図９は、実施の形態２におけるＤ／Ａ変換回路の構成例を示すブロック図である。 図１０は、実施の形態２におけるオートゼロ回路の構成例を含むバッファ回路のブロック図である。 図１１は、実施の形態２におけるオートゼロ回路のオフセットサンプリングモードを示す説明図である。 図１２は、実施の形態２におけるオートゼロ回路のオフセットキャンセルモードを示す説明図である。 図１３は、実施の形態２におけるオートゼロ回路を有する差動対回路の出力波形の一例を示す図である。 図１４は、実施の形態３におけるカメラの構成例を示すブロック図である。 図１５は、特許文献１の図４にほぼ相当するＤ／Ａ変換回路を示す回路図である。 図１６は、Ｄ／Ａ変換回路の変換特性を示す図である。 図１７は、Ｄ／Ａ変換回路の変換特性のばらつきを示す説明図である。
（本発明の基礎となった知見）
本発明者は、「背景技術」の欄において記載した、特許文献１のデジタルアナログ変換回路に関し、内部に備えるバッファ回路の製造ばらつきによって画像にノイズが発生し得る、特に、暗い時に撮像された画像には製造ばらつきに起因するノイズが生じ易いという問題が生じることを見出した。
以下、この問題について図１５～図１７を用いて説明する。
図１５は、特許文献１の図４にほぼ相当するＤ／Ａ変換回路９０１を示す回路図である。
このＤ／Ａ変換回路９０１は、固体撮像装置（つまりイメージセンサ）に備えられ、画素信号のＡ／Ｄ変換に用いられる参照電圧を生成する。そのため、Ｄ／Ａ変換回路９０１は、プリチャージ回路９０５、基準電圧生成回路９１１、バッファ回路９１３、バッファ回路９１４、ＤＡＣ本体９１６、およびバッファ回路９１７を備える。ここで、参照電圧は、例えばランプ波形を有する三角波信号である。
プリチャージ回路９０５は、Ｄ／Ａ変換回路９０１に外付けされた容量素子３１３をプリチャージする回路である。
特許文献１の段落００５０以降の記載によると、Ｄ／Ａ変換回路９０１で基準電圧ＶＴＯＰを伝達するバッファ回路９１３の出力端に外付け容量素子３１３を具備することで低ノイズを実現する。しかしながら外付け容量素子３１３の容量は大きいため（例えば数μＦ）、バッファ回路９１３では充分な速度で充電することが出来ない。そこで、高速駆動に特化したプリチャージ回路９０５を必要なタイミングで駆動することで、外付け容量素子３１３の高速充電を実現している。
図１６は、Ｄ／Ａ変換回路９０１の変換特性を示す図である。同図の縦軸はアナログ出力である電圧を、横軸は時間を示す。同図の（ａ）は撮像対象が明るいとき、（ｂ）は撮像対象が暗いときに対応する。Ｄ／Ａ変換回路９０１が出力する参照電圧（ランプ波形）は下向きのランプ波形となる。ここでは高い電圧を暗時電圧、低い電圧を明時電圧としている。イメージセンサのアナログデジタル変換回路は、画素部から読み出された画素信号の電圧とランプ波形の電圧とが交わった時刻をコンパレータで検知し、その時刻を所定のクロック信号で動作するカウンタのカウント値をデジタル値として出力することでＡＤ変換を行う。同図の（ｂ）は、（ａ）と比べて、カメラのアナログゲインを増強している。つまり、アナログゲインの増強は、同図（ｂ）に示すようにランプ波形の傾きを寝かせることで対応する。
ところが、プリチャージ回路９０５の実際の回路特性には、製造ばらつきが存在する。例えば、プリチャージ回路９０５を構成するトランジスタのしきい値電圧に製造ばらつきが生じる。特に、トランジスタのサイズが小さい場合には、大きい場合と比べて、製造ばらつきが生じやすい。
図１７は、プリチャージ回路９０５の変換特性のばらつきを示す説明図である。図１６と同様に、図１７の縦軸は、アナログ出力の電圧を、横軸は時間を示す。また、横軸は、デジタル信号のカウント値に対応する。同図の破線Ａ０は、図１６の（ｂ）と同じであり、製造ばらつきによるずれ（オフセット）が０であるときの波形を示す。同図の太線Ａ１は、製造ばらつきによる正のずれ（オフセット）が存在するときの波形を示す。同図の太線Ａ２は、製造ばらつきによる負のずれ（オフセット）が存在するときの波形を示す。参照信号に太線Ａ１、Ａ２のようなばらつきが存在する場合は、参照信号を用いるＡＤ変換にノイズを生じさせる。このノイズは画像にノイズとして現れ、画質を劣化させる。
さらに、固体撮像装置のコスト要請により、プリチャージ回路９０５は基準電圧ＶＴＯＰを伝達するバッファ回路９１３よりも小面積で実現する必要がある。つまり、プリチャージ回路９０５を構成するトランジスタのサイズは、バッファ回路９１３を構成するトランジスタのサイズよりも小さくする必要がある。そのため、プリチャージ回路９０５は、バッファ回路９１３よりも製造ばらつきが大きくなりやすい。
この点は、特にアナログゲインを増強した場合に重大な問題となる。
図１７に記載しているが、高アナログゲイン時は元々ランプ波形のダイナミックレンジが狭いため、製造ばらつきによる誤差でも大きな誤差となる。例えば、一般的に＋３０ｄＢの高アナログゲイン時のランプ波形のダイナミックレンジは数１０ｍＶであるのに対して、プリチャージ回路の製造ばらつきは数ｍＶ以上である。つまり、ダイナミックレンジがプラスマイナス数１０％程度ずれることとなり、ＡＤ変換結果が適切でないことがある。
このような問題を解決するために、本開示の一態様に係る固体撮像装置は、入射光の量に対応する画素信号を出力する画素部と、前記画素信号をＡ／Ｄ変換するＡ／Ｄ変換部と、前記Ａ／Ｄ変換部で用いられる参照信号を生成するＤ／Ａ変換回路と、を備え、前記Ｄ／Ａ変換回路は、前記参照信号生成用の基準電圧を出力する第１バッファ回路を含み、前記第１バッファ回路は、第１トランジスタおよび第２トランジスタを含む差動対回路と、前記第１トランジスタおよび前記第２トランジスタの特性の差を相殺することにより前記基準電圧のばらつきを抑制する抑制回路と、を含む。
これにより、バッファ回路の製造ばらつきに起因するノイズを低減することができる。また、第１トランジスタおよび第２トランジスタの特性の差を相殺するので、第１トランジスタのサイズおよび第２トランジスタのサイズを小型化することができる。
なお、これらの包括的または具体的な態様は、システム、方法、集積回路、コンピュータプログラムまたはコンピュータ読み取り可能なＣＤ－ＲＯＭなどの記録媒体で実現されてもよく、システム、方法、集積回路、コンピュータプログラムまたは記録媒体の任意な組み合わせで実現されてもよい。
以下、実施の形態について、図面を参照しながら具体的に説明する。
なお、以下で説明する実施の形態は、いずれも一包括的または具体的な例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置及び接続形態、ステップ、ステップの順序などは、一例であり、本開示を限定する主旨ではない。また、以下の実施の形態における構成要素のうち、本開示の一形態に係る実現形態を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。本開示の実現形態は、現行の独立請求項に限定されるものではなく、他の独立請求項によっても表現され得る。
（実施の形態１）
実施の形態１では、バッファ回路の製造ばらつきをキャンセルするために、チョッパー動作による経路切替機構を持つ抑制回路を備える固体撮像装置１の例について説明する。
［１．１ 固体撮像装置１の構成例］
まず、固体撮像装置の構成例について説明する。
図１は、実施の形態１における固体撮像装置１の構成例を示すブロック図である。
同図において固体撮像装置１は、Ｄ／Ａ変換回路１０１、画素部１０２、およびＡ／Ｄ変換部１０３を備える。
Ｄ／Ａ変換回路１０１は、Ａ／Ｄ変換部１０３で用いられる参照信号を生成する。参照信号はランプ波形または三角波形を有する。Ｄ／Ａ変換回路１０１は、参照信号生成用の基準電圧を出力するバッファ回路１０４を備える。
画素部１０２は、入射光の量に対応する画素信号を出力する。
Ａ／Ｄ変換部１０３は、画素部１０２から出力される画素信号をＡ／Ｄ（Analog / Digital）変換する。
バッファ回路１０４は、差動対回路１０５と抑制回路１０６とを含む。
差動対回路１０５は、第１トランジスタおよび第２トランジスタからなるトランジスタ対を有する差動増幅器（いわゆるオペアンプ）であり、バッファとして用いられる。
抑制回路１０６は、第１トランジスタおよび第２トランジスタの特性の差を相殺することにより、参照信号生成用の基準電圧のばらつきを抑制する。これにより、バッファ回路の製造ばらつきに起因するノイズを低減することができる。
次に、固体撮像装置１のより具体的な構成例について説明する。
図２は、実施の形態１における固体撮像装置１のさらに具体的な構成例を示すブロック図である。
同図において、固体撮像装置１は、ＣＭＯＳイメージセンサであり、Ｄ／Ａ変換回路１０１、画素部１０２、Ａ／Ｄ変換部（読出回路）１０３、垂直走査回路（行走査回路）３０３、水平転送走査回路（列走査回路）３０４、タイミング制御回路３０５、および出力回路３０６を備える。
Ｄ／Ａ変換回路１０１は、Ａ／Ｄ変換部１０３で用いられる参照信号を生成する。Ｄ／Ａ変換回路１０１は、図１に示したようにバッファ回路１０４を備える。バッファ回路１０４は、既に説明したように、差動対回路１０５および抑制回路１０６を備える。なお、Ｄ／Ａ変換回路１０１には、固体撮像装置１の外部に設けられた容量素子３１３が接続されている。
画素部１０２は、光電変換を行う複数の画素回路３が行列状に配列された撮像部である。
読出回路（Ａ／Ｄ変換部）１０３は、列毎に設けられたＡ／Ｄ変換回路１０７を有し、複数の画素回路単位で画素部１０２から画素信号を読み出し、読み出した画素信号をＡ／Ｄ変換する。
Ａ／Ｄ変換回路１０７は、比較器３０７、カウンタ３０８およびデジタルメモリ３０９を有する。
比較器３０７は、Ｄ／Ａ変換回路１０１からの参照電圧と、対応する列の画素回路３から出力されるアナログの画素信号の電位とを比較し、一致したときに出力信号を反転するする。
カウンタ３０８は、対応する比較器３０７における比較時間をカウントする回路であって、当該比較器３０７の出力信号が反転するとカウントを停止する。停止したときのカウント値が、アナログの画素信号に対応するデジタルの画素信号である。
デジタルメモリ３０９は、対応するカウンタ３０８のカウント値を保持する。このカウント値は、デジタル化された画素信号である。
垂直走査回路（行走査回路）３０３は、行単位で画素回路３を走査する。この走査により、画素回路３における露光および画素信号の出力を制御する。
水平転送走査回路（列走査回路）３０４は、Ａ／Ｄ変換回路１０７を列単位に走査する。具体的には、水平転送走査回路３０４は、デジタルメモリ３０９に保持されたデジタルの画素信号を列単位で選択する。
タイミング制御回路３０５は、Ｄ／Ａ変換回路１０１、Ａ／Ｄ変換部１０３、および垂直走査回路３０３の動作タイミングを制御する。
出力回路３０６は、水平転送走査回路３０４によって選択されたデジタルの画素信号を外部に出力する出力バッファである。
次に、Ｄ／Ａ変換回路１０１の構成例について説明する。
図３は、実施の形態１におけるＤ／Ａ変換回路１０１の構成例を示すブロック図である。
同図のＤ／Ａ変換回路１０１は、バッファ回路１０４、バッファ回路１１３、バッファ回路１１４、基準電圧生成回路１１１、スイッチ１１５、ＤＡＣ本体１１６、およびバッファ回路１１７を備える。なお、バッファ回路１１３の出力線には、固体撮像装置１に外付けされた容量素子３１３が接続される。
バッファ回路１０４は、Ｄ／Ａ変換回路１０１に外付けされる容量素子３１３を基準電圧ＶＴＯＰにプリチャージするプリチャージ回路の例を示している。このバッファ回路１０４は、差動対回路１０５と第１回路１１と第２回路１２とを備える。差動対回路１０５は、バッファとして用いられる差動増幅器（いわゆるオペアンプ）である。第１回路１１および第２回路１２は、図１に示した抑制回路１０６を構成する。第１回路１１および第２回路１２は、差動対回路１０５における第１トランジスタおよび第２トランジスタの接続関係を交互に繰り返し入れ替えるための経路切替機構として構成される。第１回路１１は、差動対回路１０５の入力側において差動信号を交互に繰り返し入れ替えるチョッパー動作を行う。第２回路１２は、差動対回路１０５の出力側において差動信号を交互に繰り返し入れ替えるチョッパー動作を行う。ここで、「差動対回路１０５の入力側において」というのは、「差動対回路１０５に入力される」または「差動対回路１０５内部の」を意味する。また、「差動対回路１０５の出力側において」というのは、「差動対回路１０５から出力される」または「差動対回路１０５内部であって第１回路１１よりも後段の」を意味する。上記の第１回路１１および第２回路１２は、交互に繰り返し入れ替えるチョッパー動作を同じタイミングで行う。
基準電圧生成回路１１１は、基準電圧ＶＴＯＰおよび基準電圧ＶＢＴＭを生成する。
バッファ回路１１３は、基準電圧生成回路１１１により生成された基準電圧ＶＴＯＰをバッファしてＤＡＣ本体１１６に出力する。
バッファ回路１１４は、基準電圧生成回路１１１により生成された基準電圧ＶＢＴＭをバッファしてＤＡＣ本体１１６に出力する。
スイッチ１１５は、バッファ回路１０４による容量素子３１３のプリチャージをオンおよびオフするためのスイッチである。
ＤＡＣ本体１１６は、基準電圧ＶＴＯＰと基準電圧ＶＢＴＭとが入力される抵抗ラダーと、入力されたデジタル信号に応じてオンおよびオフするスイッチ群とを有する。これにより、ＤＡＣ本体１１６は、基準電圧ＶＴＯＰから基準電圧ＶＢＴＭまでの範囲でデジタル信号に応じた電圧を生成することにより、後段のＡ／Ｄ変換に用いられる参照電圧（ランプ波形）を出力する。
バッファ回路１１７は、ＤＡＣ本体１１６で生成された参照信号をバッファし出力する。
次に、バッファ回路１０４による容量素子３１３のプリチャージのタイミング例について説明する。
図４は、実施の形態１における参照信号（ランプ波形）とプリチャージ期間とを示すタイムチャートである。
同図では、２Ｈ（２水平走査）期間における参照信号の電圧波形（ランプ波形）と、スイッチ１１５のオンオフ動作を示す波形とが示されている。
１Ｈ期間においてＡ／Ｄ変換回路１０７はＣＤＳ（相関二重検出）を行うためにＡ／Ｄ変換を２回行う。そのため、１Ｈ期間の参照信号は、２回のＡ／Ｄ変換に対応してＲＳＴ（リセット）レベルＡ／Ｄ変換期間と、信号レベルＡ／Ｄ変換期間とを有する。
スイッチ１１５は、１Ｈ期間の先頭でオンになり、プリチャージ期間経過後にオフになる。スイッチ１１５がオンの期間はプリチャージ期間であり、バッファ回路１０４により容量素子３１３が基準電圧ＶＴＯＰにプリチャージされる。
［１．２ バッファ回路１０４の構成例］
次に、バッファ回路１０４のさらに詳細な構成例について説明する。
図５は、実施の形態１におけるバッファ回路１０４のより詳細な構成例を示す回路図である。
同図のバッファ回路１０４は、第１トランジスタ５０９、第２トランジスタ５１０、トランジスタ５１５、トランジスタ５１６、電流源５１７、トランジスタ５１８、電流源５１９、抵抗５２０、および容量素子５２１を差動対回路１０５として備える。この差動対回路１０５は、初段アンプとしての差動増幅回路と２段目アンプとしてのソースフォロワ回路とからなる２段アンプ構成の例を示している。
さらに、バッファ回路１０４は、インバーター５０３、第１回路１１、および第２回路１２を抑制回路１０６として備える。この抑制回路１０６は、チョッパー動作する経路切替機構として機能する。この経路切り替え機構は、差動対回路１０５における２段アンプ構成の初段側アンプに具備されている。
インバーター５０３は、第１回路１１および第２回路１２にチョッパー動作用のクロック信号を供給する。クロック信号は、非反転クロック信号Ｃ＿Ｐと、反転クロック信号Ｃ＿Ｎとの２種類ある。非反転クロック信号Ｃ＿Ｐと、反転クロック信号Ｃ＿Ｎとは、１８０度異なる位相をもつ、つまり互いに反転した関係にある。
第１回路１１は、４つのＮＭＯＳ型のトランジスタ５０５～５０８を有し、初段アンプの入力側における経路切替機構を構成する。この第１回路１１は、２つの入力端子と２つの出力端子とを有し、２つの入力端子と２つの出力端子との間でストレート接続とクロス接続とを切り替える。
第２回路１２は、４つのＮＭＯＳ型のトランジスタ５１１～５１４を有し、初段アンプの出力側の経路切替機構を構成する。この第２回路１２は、２つの入力端子と２つの出力端子とを有し、２つの入力端子と２つの出力端子との間でストレート接続とクロス接続とを切り替える。なお、トランジスタ５１１～５１４は、副次的にカスコードトランジスタの役割を持たせて、初段アンプ全体のゲイン増強に寄与することもできる。
非反転クロック信号Ｃ＿ＰがＨ（ハイレベル）のときは、トランジスタ５０５、５０８、５１１、５１４がオン状態であり、トランジスタ５０６、５０７、５１２、５１３がオフ状態である。すなわち、基準電圧ＶＴＯＰが入力される初段アンプのプラス入力端子とトランジスタ５０９のゲートとが接続され、初段アンプのマイナス入力端子とトランジスタ５１０とが接続される。つまり、第１回路１１および第２回路１２は、ともにストレート接続の状態である。
反対に、非反転クロック信号Ｃ＿ＰがＬ（ローレベル）ときは、トランジスタ５０６、５０７、５１２、５１３がオン状態であり、トランジスタ５０５、５０８、５１１、５１４がオフ状態である。すなわち、基準電圧ＶＴＯＰが入力される初段アンプのプラス入力端子とトランジスタ５１０とが接続され、初段アンプのマイナス入力端子とトランジスタ５０９とが接続される。すなわち、ＣＨＰがＨのときとちょうど逆の関係になる。つまり、第１回路１１および第２回路１２は、ともにクロス接続の状態である。
非反転クロック信号Ｃ＿Ｐが反転する度に接続関係が入れ替わりつつバッファとして動作し、その出力がスイッチ１１５を介して外付け容量素子３１３に蓄積される。すなわち、第１トランジスタ５０９と第２トランジスタ５１０とで構成される入力差動対にばらつきがあっても、その平均値が容量素子３１３に蓄積される。バッファ回路１０４のばらつきは入力差動対が支配的であるため、図５の第１回路１１および第２回路１２で構成される経路切替機構で強力なばらつき相殺効果を発揮する。
なお、図５のバッファ回路１０４の構成例では、ＮＭＯＳ型のトランジスタを用いているが、ＰＭＯＳ型のトラジスタを用いてもよいし、ＣＭＯＳ型のトランジスタを用いてもよい。
次に、ばらつきの相殺効果について説明する。
図６は、実施の形態１におけるバッファ回路１０４のチョッパー動作を示す説明図である。同図の横軸は時間を示し、縦軸はバッファ回路１０４の出力電圧と、非反転クロック信号Ｃ＿Ｐの信号波形とを示す。ΔＶは、入力差動対のばらつきによる出力電圧のずれ（オフセット）を示す。同図のように、バッファ回路１０４の出力電圧は、破線Ｂ１、Ｂ２に示すように、非反転クロック信号Ｃ＿Ｐによるチョッパー動作が進むにつれて、オフセットΔＶに対するキャンセル効果が強まっていき、出力電圧は最終的に基準電圧ＶＴＯＰに平均化されていく。
さらに、固体撮像装置１のＡＤ変換特性の改善について説明する。
図７は、実施の形態１におけるバッファ回路１０４のチョッパー動作およびランプ波形を示す説明図である。同図の横軸および縦軸は図６と同じである。図７に示すように、抑制回路１０６は、実際のＡＤ変換動作（実線Ｂ３のランプ波形）に移る前に、チョッパー動作によりばらつきを相殺する（破線Ｂ１、Ｂ２）ことができる。チョッパー動作を停止させた状態で実際のＡＤ変換を行うことで、ばらつきが削減された理想特性に近いＡＤ変換特性を得ることができる。
次に、固体撮像装置１のＡＤ変換のシミュレーション結果について説明する。
図８は、実施の形態１におけるバッファ回路１０４のシミュレーション結果の一例を示す説明図である同図の横軸は時間を示し、縦軸はバッファ回路１０４の出力電圧を示す。このシミュレーション例では、抑制回路１０６のチョッパー動作開始前にオフセットΔＶ＝２０ｍＶが現れていた。チョッパー動作期間の経過に連れてオフセットΔＶが平均化されて小さくなっている。チョッパー動作期間の終了時にはオフセットΔＶ＝１７７μＶまで小さくなり、元のオフセットΔＶを強力にキャンセルできている。このように、抑制回路１０６は、入力差動対の製造ばらつきに起因するノイズを大きく低減することができる。また、第１トランジスタおよび第２トランジスタの特性の差（例えば、しきい値電圧Ｖｔのばらつき）を相殺するので、第１トランジスタおよび第２トランジスタの特性の差の存在を積極的に許容することができ、言い換えれば、第１トランジスタのサイズおよび第２トランジスタのサイズを小型化することができる。第１トランジスタのサイズおよび第２トランジスタのサイズは、バッファ回路１１３またはバッファ回路１１４を構成するトランジスタのサイズよりも小さくてもよく、例えば１／２以下であってもよい。あるいは、第１トランジスタのサイズおよび第２トランジスタのサイズは、バッファ回路１１３の差動対回路を構成するトランジスタのサイズよりも小さくてもよく、例えば１／２以下であってもよい。あるいは、第１トランジスタのサイズおよび第２トランジスタのサイズは、ＤＡ変換回路１０１に含まれる他のバッファ回路、すなわちバッファ回路１１３、バッファ回路１１４およびバッファ回路１１７のそれぞれの差動対回路を構成するトランジスタのサイズよりも小さくてもよく、例えば１／２以下であってもよい。ここでいう「トランジスタのサイズ」とはゲート幅とゲート長との積を意味する。
以上説明してきたように、実施の形態１における固体撮像装置１は、入射光の量に対応する画素信号を出力する画素部１０２と、画素信号をＡ／Ｄ変換するＡ／Ｄ変換部１０３と、Ａ／Ｄ変換部で用いられる参照信号を生成するＤ／Ａ変換回路１０１と、を備え、Ｄ／Ａ変換回路１０１は、参照信号生成用の基準電圧ＶＴＯＰを出力するバッファ回路１０４を含み、バッファ回路１０４は、第１トランジスタ５０９および第２トランジスタ５１０を含む差動対回路１０５と、第１トランジスタ５０９および第２トランジスタ５１０の特性の差を相殺することにより基準電圧のバラつきを抑制する抑制回路１０６と、を含む。
これによれば、バッファ回路の製造ばらつきに起因するノイズを低減することができる。また、第１トランジスタおよび第２トランジスタの特性の差を相殺するので、第１トランジスタのサイズおよび第２トランジスタのサイズを小型化することができる。
ここで、抑制回路１０６は、差動対回路１０５における第１トランジスタ５０９および第２トランジスタ５１０の接続関係を交互に繰り返し入れ替えてもよい。
これによれば、上記の接続関係を交互に繰り返し入れ替えることにより、ばらつきを平均化する。つまり、ばらつきの平均化によって、上記の特性の差を相殺することができる。
ここで、差動対回路１０５は、基準電圧ＶＴＯＰに対応する差動信号が入力され、抑制回路１０６は、差動対回路１０５の入力側において差動信号を交互に繰り返し入れ替える第１回路１１と、差動対回路１０５の出力側において差動信号を交互に繰り返し入れ替える第２回路１２と、を含み、第１回路１１および第２回路１２は、交互に繰り返し入れ替える動作を同じタイミングで行ってもよい。
これによれば、第１回路は差動対回路の入力側に、第２回路は差動対回路の出力側に挿入される。第１回路および第２回路によって、上記接続関係を交互に繰り返し入れ替えることができる。
ここで、第１回路１１は、２つの入力端子と2つの出力端子とを有し、２つの入力端子と２つの出力端子との間でストレート接続とクロス接続とを切り替え、第２回路１２は、２つの入力端子と2つの出力端子とを有し、２つの入力端子と２つの出力端子との間でストレート接続とクロス接続とを切り替えてもよい。
これによれば、第１回路および第２回路は、ストレート接続とクロス接続とを切り替える切り替え回路として簡単に構成できる。
ここで、第１トランジスタ５０９および第２トランジスタ５１０のサイズは、Ｄ／Ａ変換回路１０１内の他のトランジスタのサイズよりも小さくてもよい。
これによれば、バッファ回路が占める回路面積を小さくすることができ、バッファ回路による回路コストを抑制することができる。
ここで、バッファ回路１０４は、Ｄ／Ａ変換回路１０１に外付けされる容量素子３１３を基準電圧ＶＴＯＰにプリチャージするプリチャージ回路であってもよい。
これによれば、バッファ回路のプリチャージにより、固体撮像装置における複数回のＡ／Ｄ変換の処理時間を短縮することができる。つまり、固体撮像装置の撮像動作の高速化を容易にする。
ここで、Ｄ／Ａ変換回路１０１は、バッファ回路１０４に並列に接続されるバッファ回路１１３を含み、バッファ回路１１３は抑制回路１０６を含まなくてもよい。
これによれば、簡易な回路構成により、バッファ回路の製造ばらつきに起因するノイズを効率的に低減することができる。
ここで、Ｄ／Ａ変換回路１０１は、バッファ回路１０４を含む複数のバッファ回路を含み、複数のバッファ回路のうちバッファ回路１０４以外のバッファ回路、すなわちバッファ回路１１３、バッファ回路１１４およびバッファ回路１１７は、抑制回路１０６を含まなくてもよい。
これによれば、簡易な回路構成により、バッファ回路の製造ばらつきに起因するノイズを効率的に低減することができる。
ここで、Ｄ／Ａ変換回路１０１は、バッファ回路１０４に並列に接続されるバッファ回路１１３を含み、第１トランジスタ５０９および第２トランジスタ５１０のサイズは、バッファ回路１１３の差動対回路を構成するトランジスタのサイズよりも小さくてもよい。
これによれば、バッファ回路が占める回路面積を小さくすることができ、バッファ回路による回路コストを抑制することができる。
ここで、Ｄ／Ａ変換回路１０１は、バッファ回路１０４を含む複数のバッファ回路を含み、第１トランジスタ５０９および第２トランジスタ５１０のサイズは、複数のバッファ回路のうちバッファ回路１０４以外のバッファ回路、すなわちバッファ回路１１３、バッファ回路１１４およびバッファ回路１１７の差動対回路を構成するトランジスタのサイズよりも小さくてもよい。
これによれば、バッファ回路が占める回路面積を小さくすることができ、バッファ回路による回路コストを抑制することができる。
（実施の形態２）
実施の形態１では、バッファ回路の製造ばらつきをキャンセルするために、チョッパー動作による経路切替機構を持つ抑制回路１０６を備える固体撮像装置の例について説明した。実施の形態２では、バッファ回路の製造ばらつきをキャンセルするために、入力差動対のオフセットをキャンセルするオートゼロ回路を抑制回路１０６として備える固体撮像装置の例について説明する。
［２．１ 固体撮像装置１の構成例］
実施の形態２における固体撮像装置１の構成は、実施の形態１に示した図１および図２と同様である。ただし、Ｄ／Ａ変換回路１０１内の抑制回路１０６の構成が異なっている。以下、異なる点を中心に説明する。
図９は、実施の形態２におけるＤ／Ａ変換回路１０１の構成例を示すブロック図である。
同図は、図３と比べて、バッファ回路１０４において第１回路１１および第２回路１２の代わりにオートゼロ回路２０を備える点が異なっている。言い換えれば、抑制回路１０６としてオートゼロ回路２０を備える点が異なっている。以下、異なる点を中心に説明する。
オートゼロ回路２０は、差動対回路１０５に発生するオフセットをキャンセルする回路である。
図１０は、実施の形態２におけるオートゼロ回路２０の構成例を含むバッファ回路１０４のブロック図である。
同図のように、オートゼロ回路２０は、スイッチ２１～２３と、容量素子２４とを備え、オフセットサンプリングモードおよびオフセットキャンセルモードで動作する。
次に、オフセットサンプリングモードおよびオフセットキャンセルモードについて図１１および図１２を用いて説明する。なお、以下の説明中、（オン、オフ、オン）の表記は、この順でスイッチ２１、２２、２３の状態を意味する。
図１１は、実施の形態２におけるオートゼロ回路２０のオフセットサンプリングモードを示す説明図である。
オフセットサンプリングモードではスイッチ２１～２３は、（オン、オフ、オン）状態であり、これにより容量素子２４にオフセットΔＶをサンプリングする。オフセットΔＶは、差動対回路１０５の正転入力端子と、出力端子に接続された反転入力端子との間に発生するずれ電圧である。オフセットは、本来理想的には０Ｖであるが差動対回路１０５の入力差動対の製造ばらつきによって発生する。このとき、差動対回路１０５の出力は、ΔＶの影響を受けて基準電圧ＶＴＯＰよりもオフセットΔＶだけ低い電圧（ＶＴＯＰ－ΔＶ）になる。容量素子２４には、図１１の矢線に示す極性のオフセット電圧ΔＶがサンプリングつまり保持される。なお、このとき、出力端子に接続されたスイッチ１１５は、負荷を切り離す観点からオフであることが好ましいが、必ずしもオフである必要はない。
図１２は、実施の形態２におけるオートゼロ回路２０のオフセットキャンセルモードを示す説明図である。
オフセットキャンセルモードにおいてスイッチ２１～２３は、（オフ、オン、オフ）状態であり、容量素子２４にサンプリングしたオフセットΔＶを、差動対回路１０５のオフセットΔＶの逆極性で供給する。つまり、正転入力端子には基準電圧ＶＴＯＰにサンプリングしたΔＶを加えた電圧（ＶＴＯＰ＋ΔＶ）が供給される。これにより、差動対回路１０５の正転入力端子と反転入力端子との間に発生するオフセットΔＶは、キャンセルされる。このとき出力端子の電圧は基準電圧ＶＴＯＰになる。なお、スイッチ２１、２２、２３の動作については、互いに同時にオン状態が重なることが無いノンオーバーラップ動作である必要がある。
次に、オートゼロ回路２０の動作例について説明する。
図１３は、実施の形態２におけるオートゼロ回路２０を有する差動対回路１０５の出力波形の一例を示す図である。同図の横軸は時間を、縦軸は差動対回路１０５の出力端子の電圧を示す。破線は基準電圧ＶＴＯＰを示す。
同図において、まず、オフセットサンプリングモードにおいてΔＶだけ誤差をもった電圧が出力される。オフセットキャンセルモードへの切り替え時には、実際には出力電圧にスイッチングノイズが重畳されることになる。スイッチ２１～２３のオンおよびオフ動作には必ずスイッチングノイズが伴い、スイッチングノイズがゼロであることは物理的にはあり得ない。さらに、回路面積の制約から容量素子２４の回路面積を十分に確保できない場合があり、オフセットキャンセルモードにおいて、同図に示すようなスイッチングノイズは無視できない電圧、例えば数ｍＶになることがある。
このように多少のスイッチングノイズが伴うけれども、オートゼロ回路２０は、製造ばらつきによるずれ（オフセット電圧）をサンプルし、サンプルした電圧によりオフセット電圧をキャンセルする。つまり、差動対回路１０５の入力差動対の特性の差を簡単に相殺することができる。
また、本実施の形態におけるオートゼロ回路２０を有するバッファ回路１０４のメリットの１つは、低消費電力性である。差動対回路１０５には充分に長いセトリング期間を与えることができるので、動作周波数を下げることができる。ここでセトリング期間は、ＤＡＣにデジタル信号が入力されてからアナログ信号出力が最終的に確定するまでの期間をいう。
また、実施の形態２のバッファ回路１０４は、実施の形態１の抑制回路１０６を有するバッファ回路１０４と比べて、チョッパー動作をしないので動作周波数を下げる設計が容易であることから低消費電力性に優れている。
以上説明してきたように、実施の形態２における固体撮像装置１は、抑制回路１０６は、差動対回路１０５に接続されるオートゼロ回路２０を含む。
これによれば、オートゼロ回路は、製造ばらつきによるずれ（オフセット電圧）をサンプルし、サンプルした電圧によりオフセット電圧をキャンセルする。つまり、上記の特性の差を簡単に相殺することができる。
ここで、第１トランジスタ５０９および第２トランジスタ５１０のサイズは、Ｄ／Ａ変換回路１０１内の他のトランジスタのサイズよりも小さくてもよい。
これによれば、バッファ回路が占める回路面積を小さくすることができ、バッファ回路による回路コストを抑制することができる。
ここで、バッファ回路１０４は、Ｄ／Ａ変換回路１０１に外付けされる容量素子を基準電圧にプリチャージするプリチャージ回路であってもよい。
これによれば、バッファ回路のプリチャージにより、固体撮像装置における複数回のＡ／Ｄ変換の処理時間を短縮することができる。つまり、固体撮像装置の撮像動作の高速化を容易にする。
ここで、Ｄ／Ａ変換回路１０１は、バッファ回路１０４に並列に接続されるバッファ回路１１３を含み、バッファ回路１１３は抑制回路１０６であるオートゼロ回路２０を含まなくてもよい。
これによれば、簡易な回路構成により、バッファ回路の製造ばらつきに起因するノイズを効率的に低減することができる。
ここで、Ｄ／Ａ変換回路１０１は、バッファ回路１０４を含む複数のバッファ回路を含み、複数のバッファ回路のうちバッファ回路１０４以外のバッファ回路、すなわちバッファ回路１１３、バッファ回路１１４およびバッファ回路１１７は、抑制回路１０６であるオートゼロ回路２０を含まなくてもよい。
これによれば、簡易な回路構成により、バッファ回路の製造ばらつきに起因するノイズを効率的に低減することができる。
ここで、Ｄ／Ａ変換回路１０１は、バッファ回路１０４に並列に接続されるバッファ回路１１３を含み、第１トランジスタ５０９および第２トランジスタ５１０のサイズは、バッファ回路１１３の差動対回路を構成するトランジスタのサイズよりも小さくてもよい。
これによれば、バッファ回路が占める回路面積を小さくすることができ、バッファ回路による回路コストを抑制することができる。
ここで、Ｄ／Ａ変換回路１０１は、バッファ回路１０４を含む複数のバッファ回路を含み、第１トランジスタ５０９および第２トランジスタ５１０のサイズは、複数のバッファ回路のうちバッファ回路１０４以外のバッファ回路、すなわちバッファ回路１１３、バッファ回路１１４およびバッファ回路１１７の差動対回路を構成するトランジスタのサイズよりも小さくてもよい。
これによれば、バッファ回路が占める回路面積を小さくすることができ、バッファ回路による回路コストを抑制することができる。
（実施の形態３）
本実施の形態では、実施の形態１または実施の形態２の固体撮像装置１を備えるカメラの構成例について説明する。上述した実施の形態１および２に係る固体撮像装置１は、デジタルビデオカメラやデジタルスチルカメラ等の撮像装置において、その撮像デバイス（画像入力装置）として適用できる。
図１４は、実施の形態３におけるカメラ４００の構成例を示すブロック図である。
同図においてカメラ４００は、固体撮像装置１と、固体撮像装置１の撮像面に入射光を導く（被写体像を結像する）光学系として、たとえば入射光（像光）を撮像面上に結像させるレンズ４０１を有する。さらに、このカメラ４００は、固体撮像装置１を駆動するシステムコントローラ４０４と、固体撮像装置１の出力信号を処理する信号処理部４０３と、を備える。
固体撮像装置１は、レンズ４０１によって撮像面に結像された像光を画素単位で電気信号に変換して得られる画像信号を出力する。この固体撮像装置１として、実施の形態１または実施の形態２に係る固体撮像装置が用いられる。
信号処理部４０３は、固体撮像装置１から出力される画像信号に対して種々の信号処理を行う。システムコントローラ４０４は、固体撮像装置１や信号処理部４０３に対する制御を行う。
信号処理部４０３で処理された画像信号は、たとえばメモリなどの記録媒体に記録される。記録媒体に記録された画像情報は、プリンタなどによってハードコピーされる。また、信号処理部４０３で処理された画像信号を液晶ディスプレイ等からなるモニターに動画として映し出される。
上述したように、デジタルスチルカメラ等の撮像装置としてのカメラ４００は、固体撮像装置１を搭載することで、バッファ回路の製造ばらつきに起因するノイズを低減することができ、高画質の画像を得ることができる。また、第１トランジスタおよび第２トランジスタの特性の差を相殺するので、第１トランジスタのサイズおよび第２トランジスタのサイズを小型化することができる。これにより、バッファ回路の回路面積を小型化して製造コストを抑制することができる。
また、本開示は、以上の実施形態に限定されることなく、種々の変更が可能であり、それらも本開示の範囲内に包含されるものであることは言うまでもない。
なお、本開示に係る固体撮像装置は、上記実施の形態に限定されるものではない。各実施形態における任意の構成要素を組み合わせて実現される別の実施の形態や、各実施の形態に対して本開示の趣旨を逸脱しない範囲で当業者が思いつく、有機積層膜センサや裏面照射型センサなどの各種変形を施して得られる変形例や、本開示に係る固体撮像装置を内蔵した各種機器も本開示に含まれる。
なお、実施の形態１および２において、抑制回路１０６がプリチャージ回路としてのバッファ回路１０４に備えられる構成例について説明したが、これに限らない。例えば、抑制回路１０６は、図３および図９のバッファ回路１１３、バッファ回路１１４およびバッファ回路１１７のうちの少なくとも１つに備えられてもよい。
また、抑制回路１０６は、差動対回路１０５のようなオペアンプを有する他のバッファ回路に備えられてもよい。
本開示における固体撮像装置およびカメラは、デジタルビデオカメラ、デジタルスチルカメラ及び携帯機器等への利用において有用である。
１ 固体撮像装置
３ 画素回路
１０１ Ｄ／Ａ変換回路
１０２ 画素部
１０３ Ａ／Ｄ変換部
１０４、１１２～１１４ バッファ回路
１０５ 差動対回路
１０６ 抑制回路
１０７ Ａ／Ｄ変換回路
１１１ 基準電圧生成回路
１１５ スイッチ
１１６ ＤＡＣ本体
１１７ バッファ回路
１１ 第１回路
１２ 第２回路
２０ オートゼロ回路
２１～２４ スイッチ
２４ 容量素子
３０３ 垂直走査回路
３０４ 水平転送走査回路
３０５ タイミング制御回路
３０６ 出力回路
３０７ 比較器
３０８ カウンタ
３０９ デジタルメモリ
３１２ 出力部
３１３ 容量素子
４００ カメラ
４０１ レンズ
４０３ 信号処理回路
４０４ システムコントローラ
５０３ インバーター
５０５～５１６、５１８ トランジスタ
５１７ 電流源
５１９ 電流源
５２０ 抵抗
５２１ 容量素子

Claims (14)

  1. 入射光の量に対応する画素信号を出力する画素部と、
    前記画素信号をＡ／Ｄ変換するＡ／Ｄ変換部と、
    前記Ａ／Ｄ変換部で用いられる参照信号を生成するＤ／Ａ変換回路と、
    を備え、
    前記Ｄ／Ａ変換回路は、前記参照信号生成用の基準電圧を出力する第１バッファ回路を含み、
    前記第１バッファ回路は、
    第１トランジスタおよび第２トランジスタを含む差動対回路と、
    前記第１トランジスタおよび前記第２トランジスタの特性の差を相殺することにより前記基準電圧のばらつきを抑制する抑制回路と、を含む
    固体撮像装置。
  2. 前記抑制回路は、前記差動対回路における前記第１トランジスタおよび前記第２トランジスタの接続関係を交互に繰り返し入れ替える、
    請求項１に記載の固体撮像装置。
  3. 前記差動対回路は、前記基準電圧に対応する差動信号が入力され、
    前記抑制回路は、
    前記差動対回路の入力側において差動信号を交互に繰り返し入れ替える第１回路と、
    前記差動対回路の出力側において差動信号を交互に繰り返し入れ替える第２回路と、を含み、
    前記第１回路および前記第２回路は、交互に繰り返し入れ替える動作を同じタイミングで行う、
    請求項１または２に記載の固体撮像装置。
  4. 前記第１回路は、２つの入力端子と２つの出力端子とを有し、前記２つの入力端子と前記２つの出力端子との間でストレート接続とクロス接続とを切り替え、
    前記第２回路は、２つの入力端子と２つの出力端子とを有し、前記２つの入力端子と前記２つの出力端子との間でストレート接続とクロス接続とを切り替える、
    請求項３に記載の固体撮像装置。
  5. 前記第１トランジスタおよび前記第２トランジスタのサイズは、前記Ｄ／Ａ変換回路内の他のトランジスタよりも小さい、
    請求項１～４の何れか１項に記載の固体撮像装置。
  6. 前記第１バッファ回路は、前記Ｄ／Ａ変換回路に外付けされる容量素子を前記基準電圧にプリチャージするプリチャージ回路である、
    請求項１～５の何れか１項に記載の固体撮像装置。
  7. 前記抑制回路は、前記差動対回路に接続されるオートゼロ回路を含む、
    請求項１に記載の固体撮像装置。
  8. 前記第１トランジスタおよび前記第２トランジスタのサイズは、前記Ｄ／Ａ変換回路内の他のトランジスタのサイズよりも小さい、
    請求項７に記載の固体撮像装置。
  9. 前記第１バッファ回路は、前記Ｄ／Ａ変換回路に外付けされる容量素子を前記基準電圧にプリチャージするプリチャージ回路である請求項７または８に記載の固体撮像装置。
  10. 前記Ｄ／Ａ変換回路は、前記第１バッファ回路に並列に接続される第２バッファ回路を含み、
    前記第２バッファ回路は、前記抑制回路を含まない、
    請求項１～９の何れか１項に記載の固体撮像装置。
  11. 前記Ｄ／Ａ変換回路は、前記第１バッファ回路を含む複数のバッファ回路を含み、
    前記複数のバッファ回路のうち前記第１バッファ回路以外のバッファ回路は、前記抑制回路を含まない、
    請求項１～１０の何れか１項に記載の固体撮像装置。
  12. 前記Ｄ／Ａ変換回路は、前記第１バッファ回路と並列に接続される第２バッファ回路を含み、
    前記第１トランジスタおよび前記第２トランジスタのサイズは、前記第２バッファ回路の差動対回路を構成するトランジスタのサイズよりも小さい、
    請求項１～１１の何れか１項に記載の固体撮像装置。
  13. 前記Ｄ／Ａ変換回路は、前記第１バッファ回路を含む複数のバッファ回路を含み、
    前記第１トランジスタおよび前記第２トランジスタのサイズは、前記複数のバッファ回路のうち前記第１バッファ回路以外のバッファ回路の差動対回路を構成するトランジスタのサイズよりも小さい、
    請求項１～１２の何れか１項に記載の固体撮像装置。
  14. 請求項１～１３の何れか１項に記載の固体撮像装置を備えるカメラ。
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