JP2009231452A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【課題】同一素子領域に、メモリトランジスタと制御用トランジスタとのゲート電極を、ゲート長方向に対向するとともに平行して設ける半導体不揮発性記憶素子では、サイドウォールスペーサを備えるLDD構造を採用する場合、微細化に伴いゲート電極の間隔が狭くなると、ゲート電極同士が対向する領域のサイドウォールスペーサが接触してしまい、共通拡散領域を形成できなかった。
【解決手段】本発明の半導体装置は、ゲート電極同士が対向する側のゲート電極の側壁に設けるサイドウォールスペーサの半導体基板に並行する方向の膜厚が、対向しない側より薄い構造とする。このような構造にすることで、ゲート電極同士が対向する領域に共通拡散領域を設けることが可能となる。
【選択図】図1
【解決手段】本発明の半導体装置は、ゲート電極同士が対向する側のゲート電極の側壁に設けるサイドウォールスペーサの半導体基板に並行する方向の膜厚が、対向しない側より薄い構造とする。このような構造にすることで、ゲート電極同士が対向する領域に共通拡散領域を設けることが可能となる。
【選択図】図1
Description
本発明は半導体装置の構造とその製造方法とに関し、特に半導体不揮発性記憶素子の面積効率を向上させる構造を備えた半導体装置の構造およびその製造方法に関する。
一般に、半導体不揮発性記憶素子であるメモリトランジスタは、MIS(Metal Insulator Semiconductor)型トランジスタ構造を有している。このメモリトランジスタへの情報の書き換えや読み出しには、このメモリトランジスタの負荷となる負荷用トランジスタ、アドレスを選択するようなアドレス選択用トランジスタなど、所定の用途に特化した専用のMIS型トランジスタが必要である。これら専用のMIS型トランジスタを制御用トランジスタと呼ぶことにする。さらにメモリトランジスタのゲート電極については、制御用トランジスタのゲート電極と区別するためにメモリゲート電極と呼ぶこととする。
メモリトランジスタと制御用トランジスタとを同一の半導体基板に設けるとき、これらを同一の素子領域内に設けることがほとんどである。その際には、双方のトランジスタを近接配置して、メモリトランジスタのメモリゲート電極と制御用トランジスタのゲート電極とが、ゲート長方向に対向するとともに平行して配置される。つまり、ゲート電極の長手方向を揃えて配置するのである。
このような構成とすることに加え、双方のトランジスタのゲート電極の間にソース領域またはドレイン領域となる、双方のトランジスタの共通拡散領域を設けることにより、半導体基板に設ける素子領域内の面積効率が向上する。このような構造の半導体装置は、多くの提案をみるものである(例えば、特許文献1参照。)。
特許文献1に示した従来技術は、特にメモリトランジスタのメモリゲート電極と制御用トランジスタのゲート電極とを同じ導電性材料を用い、同一の加工工程にて形成することができる。このようにすることで、製造工程の簡略化と同時に、双方のトランジスタのゲート電極のホトリソ工程での合わせ余裕度の低減が実現できる。この場合の合わせ余裕度とは、双方のトランジスタのゲート電極を別個の加工工程にて形成する際、先行して設ける一方のゲート電極に、継続して設ける他方のゲート電極のホトリソ工程での露光機のズレ量を考慮した寸法のことである。この寸法が不要となることにより、さらなる面積効率の向上が図られるのである。
さらに、メモリトランジスタのメモリゲート電極と制御用トランジスタのゲート電極とを別個の加工工程にて形成した場合、先行して設けるゲート電極側壁に、継続して設けるゲート電極を加工する際に発生するエッチング残渣が問題となる。
ゲート電極の側壁に残渣が発生すると、残渣の下部に位置する素子領域には、ソース領域またはドレイン領域となる拡散領域を設けることが困難となることから、ゲート電極側壁部近傍の基板抵抗が高くなり、半導体装置として安定した電気特性を有することが困難である。従来文献1に示した従来技術では、前述のエッチング残渣の発生を回避できることから、安定した電気特性を有することができるのである。
ゲート電極の側壁に残渣が発生すると、残渣の下部に位置する素子領域には、ソース領域またはドレイン領域となる拡散領域を設けることが困難となることから、ゲート電極側壁部近傍の基板抵抗が高くなり、半導体装置として安定した電気特性を有することが困難である。従来文献1に示した従来技術では、前述のエッチング残渣の発生を回避できることから、安定した電気特性を有することができるのである。
特許文献1に示した従来技術を、図を用いて説明する。図10は、特許文献1に示した従来技術の半導体装置の構造を示した断面図であって、説明しやすいようにその主旨を逸脱しないように書き直したものである。
図10において、1は半導体基板、2はフィールド酸化膜、3は素子領域、4はゲート
絶縁膜、5はメモリ絶縁膜、6はゲート電極、7はメモリゲート電極、8,10は拡散領域、9は共通拡散領域である。
図10において、1は半導体基板、2はフィールド酸化膜、3は素子領域、4はゲート
絶縁膜、5はメモリ絶縁膜、6はゲート電極、7はメモリゲート電極、8,10は拡散領域、9は共通拡散領域である。
3aはメモリトランジスタ、3bは制御用トランジスタである。5aは第1絶縁膜、5bは第2絶縁膜、5cは第3絶縁膜であり、これらでメモリ絶縁膜5を構成している。
メモリトランジスタ3aは、拡散領域8,共通拡散領域9,メモリ絶縁膜5,メモリゲート電極7で構成している。
制御用トランジスタ3bは、拡散領域10,共通拡散領域9,ゲート絶縁膜4,ゲート電極6で構成している。
それぞれのトランジスタのゲート電極下の半導体基板1の領域はチャネル領域となっている。
メモリトランジスタ3aは、拡散領域8,共通拡散領域9,メモリ絶縁膜5,メモリゲート電極7で構成している。
制御用トランジスタ3bは、拡散領域10,共通拡散領域9,ゲート絶縁膜4,ゲート電極6で構成している。
それぞれのトランジスタのゲート電極下の半導体基板1の領域はチャネル領域となっている。
図10に示したように、半導体基板1上に周囲をフィールド酸化膜2で囲まれる素子領域3に、メモリトランジスタ3aと制御用トランジスタ3bとを設けている。メモリゲート電極7とゲート電極6とは、そのゲート長方向を対向するとともに平行して設けている。なお、ゲート長方向とは、図10に示す例では、図面手前から奥に向かう方向である。
双方のゲート電極の間の半導体基板1には、メモリトランジスタ3aと制御用トランジスタ3bとの共通の拡散領域となる共通拡散領域9を設けており、この領域は、双方のトランジスタのソース領域またはドレイン領域となる。
半導体基板1には、メモリゲート電極7およびゲート電極6をそれぞれ挟み、共通拡散領域9と対向して拡散領域8,10を設けている。拡散領域8,10は、共通拡散領域9がソース領域とするとドレイン領域となり、共通拡散領域9がドレイン領域となると逆にソース領域となる。
双方のゲート電極の間の半導体基板1には、メモリトランジスタ3aと制御用トランジスタ3bとの共通の拡散領域となる共通拡散領域9を設けており、この領域は、双方のトランジスタのソース領域またはドレイン領域となる。
半導体基板1には、メモリゲート電極7およびゲート電極6をそれぞれ挟み、共通拡散領域9と対向して拡散領域8,10を設けている。拡散領域8,10は、共通拡散領域9がソース領域とするとドレイン領域となり、共通拡散領域9がドレイン領域となると逆にソース領域となる。
近年の半導体装置は、高集積化および高速応答性が要求されており、MIS型トランジスタの構造も微細化されるに至っている。しかしながら、MIS型トランジスタは、微細化に伴って、特にトランジスタのチャネル領域の短小化による短チャネル効果の問題が顕在化することが知られている。
この問題点を改善する構造として、ゲート電極側壁に絶縁膜よりなるサイドウォールスペーサを備え、サイドウォール下部に位置するソース領域またはドレイン領域である拡散領域を他の領域より不純物濃度が薄い低濃度拡散領域とするLDD(Lightly Doped Drain)構造のMIS型トランジスタが提案されている。
この問題点を改善する構造として、ゲート電極側壁に絶縁膜よりなるサイドウォールスペーサを備え、サイドウォール下部に位置するソース領域またはドレイン領域である拡散領域を他の領域より不純物濃度が薄い低濃度拡散領域とするLDD(Lightly Doped Drain)構造のMIS型トランジスタが提案されている。
LDD構造を構成する低濃度拡散領域により、ソース領域またはドレイン領域とゲート電極直下のチャネル領域との間の不純物濃度分布がなだらかになり、特にドレイン領域側での電界集中を緩和し、ブレークダウン現象やホットキャリアの発生を制限することができる。これにより、短チャネル効果を抑制することができるのである。
特許文献1に示した従来技術のように、メモリトランジスタと制御用トランジスタとを併設し、共通拡散領域を有するような構成は、双方のトランジスタを接近配置することができるため、素子領域内の面積効率がよい。しかし、そのような構成の半導体装置が昨今の微細化要求に対応しようとすると、新たな問題が発生することがわかった。
すなわち、トランジスタ構造にLDD構造を採用してしまうと、メモリゲート電極とゲート電極とに挟まれる領域は、サイドウォールスペーサを形成する絶縁膜に埋め込まれてしまい、半導体基板に設ける共通拡散領域を設けることができなくなるという問題点である。
すなわち、トランジスタ構造にLDD構造を採用してしまうと、メモリゲート電極とゲート電極とに挟まれる領域は、サイドウォールスペーサを形成する絶縁膜に埋め込まれてしまい、半導体基板に設ける共通拡散領域を設けることができなくなるという問題点である。
図11は、上述の問題が発生した様子を説明する図である。図11は、図10を用いて説明した特許文献1に示した従来技術にLDD構造を採用した例を模式的に示した断面図であって、共通拡散領域9が形成できなくなった状態を示したものである。図11において、11は低濃度拡散領域、12はサイドウォールスペーサである。すでに説明した同一の構成には同一の番号を付与している。
低濃度拡散領域11は、拡散領域8,10と共通拡散領域9(図11には図示しない)とに比べ不純物濃度が薄い。拡散領域8や拡散領域10は、メモリゲート電極7やゲート電極6よりもサイドウォールスペーサ12の分だけオフセットされており、その部分に低濃度拡散領域11を設けている。
低濃度拡散領域11は、拡散領域8,10と共通拡散領域9(図11には図示しない)とに比べ不純物濃度が薄い。拡散領域8や拡散領域10は、メモリゲート電極7やゲート電極6よりもサイドウォールスペーサ12の分だけオフセットされており、その部分に低濃度拡散領域11を設けている。
図11に示したように、隣接して配置されたメモリトランジスタ3aのメモリゲート電極7と制御用トランジスタ3bのゲート電極6とが対向する部分は、双方が備えるサイドウォールスペーサ12同士が接触してしまい、埋め込まれてしまう。これにより、共通拡散領域9を形成するための不純物導入ができなくなってしまうのである。
以上の説明から明らかなように、特許文献1に示した従来技術に対して、共通拡散領域9を形成するための技術を投入せずにLDD構造を採用すると、トランジスタ構造が構成できず、昨今の高集積化および高速応答性の要求に対応できなかった。
本発明の半導体装置は、このような課題を解決するためにある。そしてその目的は、安定した電気特性を有しながら、微細化を実現する半導体装置とその製造方法を提供するというものである。
上記目的を達成するために、本発明の半導体装置は、下記記載の構造を採用する。
半導体基板に設ける素子領域にゲート絶縁膜を介すると共にその側壁にサイドウォールスペーサを有するゲート電極を備え、ゲート電極を挟み対向して素子領域にソース領域とドレイン領域とを備えるMIS型トランジスタを、同一の前記素子領域内に少なくとも2つ有する半導体装置であって、
一方の前記MIS型トランジスタをメモリトランジスタとし、他方の前記MIS型トランジスタを制御用トランジスタとするとき、メモリトランジスタのゲート電極と制御用トランジスタのゲート電極とを、そのゲート長方向を対向するとともに平行して設け、その互いのゲート電極に挟まれた素子領域に互いのMIS型トランジスタが共有するソース領域またはドレイン領域である共通拡散領域を設け、サイドウォールスペーサの半導体基板と並行する方向の膜厚は、ゲート電極同士が対向する側の方が対向しない側より薄いことを特徴とする。
一方の前記MIS型トランジスタをメモリトランジスタとし、他方の前記MIS型トランジスタを制御用トランジスタとするとき、メモリトランジスタのゲート電極と制御用トランジスタのゲート電極とを、そのゲート長方向を対向するとともに平行して設け、その互いのゲート電極に挟まれた素子領域に互いのMIS型トランジスタが共有するソース領域またはドレイン領域である共通拡散領域を設け、サイドウォールスペーサの半導体基板と並行する方向の膜厚は、ゲート電極同士が対向する側の方が対向しない側より薄いことを特徴とする。
MIS型トランジスタのソース領域またはドレイン領域は、第1拡散領域と第2拡散領域とを備えるLDD構造であることを特徴とする。
サイドウォールスペーサは、ゲート電極同士が対向する側が単層構造であり、対向しない側が積層構造であることを特徴とする。
上記目的を達成するために、本発明の半導体装置は、下記記載の製造方法を採用する。
半導体基板上の同一素子領域にメモリトランジスタのゲート電極と制御用トランジスタのゲート電極とを、ゲート長方向を対向するとともに平行して形成する工程と、半導体基板と並行する方向の膜厚が、ゲート電極同士が対向する側の方が対向しない側より薄いサ
イドウォールスペーサを形成する工程と、を有することを特徴とする。
イドウォールスペーサを形成する工程と、を有することを特徴とする。
本発明によれば、半導体基板上に設ける同一の素子領域内に制御用のMIS型トランジスタと半導体不揮発性記憶素子であるメモリトランジスタとを設ける半導体装置を微細化しても、短チャネル効果が発生しないという効果を有する。
本発明の半導体装置は、ゲート長方向に対向するとともに平行して設けるメモリトランジスタのメモリゲート電極および制御用のMIS型トランジスタのゲート電極の側壁に備えるサイドウォールスペーサの膜厚を変えることによって、LDD構造を有するトランジスタであっても微細化することができる。
すなわち、サイドウォールスペーサの半導体基板と並行する方向の膜厚は、ゲート電極同士が対向する側の方が対向しない側より薄いのである。このような構造とすることによって、微細化に伴い、対向するゲート電極同士の間が狭くなる場合でも、メモリゲート電極とゲート電極との間に設ける共通拡散領域を設けることが可能となるのである。
すなわち、サイドウォールスペーサの半導体基板と並行する方向の膜厚は、ゲート電極同士が対向する側の方が対向しない側より薄いのである。このような構造とすることによって、微細化に伴い、対向するゲート電極同士の間が狭くなる場合でも、メモリゲート電極とゲート電極との間に設ける共通拡散領域を設けることが可能となるのである。
以下、図面を用いて本発明の半導体装置を実施するための最良な形態の構造とその製造方法とを説明する。メモリトランジスタは、MIS型トランジスタ構造を有しており、知られているMONOS(Metal Oxide Nitride Oxide Semiconductor)構造のMONOS型メモリトランジスタを例にして説明する。隣接して設ける制御用のMIS型トランジスタは、このMONOS型メモリトランジスタへの情報の書き換えや読み出しに負荷となる負荷用トランジスタ、アドレスを選択するようなアドレス選択用トランジスタなど、所定の用途に特化した専用のMIS型トランジスタである。
なお、発明に使用する図においては、発明を説明するために必要な部分のみを示しており、保護膜、金属配線などは省略している。
[本発明の半導体装置の構造の説明:図1]
まず、本発明の半導体装置の構造を図1を用いて説明する。図1は、本発明の半導体装置の構成を模式的に示す断面図であって、MONOS型メモリトランジスタと制御用のMIS型トランジスタとが隣接配置している様子を示している。
図1において、1は半導体基板、2はフィールド酸化膜、3は素子領域、3aはMONOS型メモリトランジスタ、3bは制御用トランジスタ、4はゲート絶縁膜、5はメモリ絶縁膜、5aは第1絶縁膜、5bは第2絶縁膜、5cは第3絶縁膜、6はゲート電極、7はメモリゲート電極、8,10は拡散領域、9は共通拡散領域である。8a,9a,10aは第1拡散領域、8b,9b,10bは第2拡散領域である。12はサイドウォールスペーサである。
まず、本発明の半導体装置の構造を図1を用いて説明する。図1は、本発明の半導体装置の構成を模式的に示す断面図であって、MONOS型メモリトランジスタと制御用のMIS型トランジスタとが隣接配置している様子を示している。
図1において、1は半導体基板、2はフィールド酸化膜、3は素子領域、3aはMONOS型メモリトランジスタ、3bは制御用トランジスタ、4はゲート絶縁膜、5はメモリ絶縁膜、5aは第1絶縁膜、5bは第2絶縁膜、5cは第3絶縁膜、6はゲート電極、7はメモリゲート電極、8,10は拡散領域、9は共通拡散領域である。8a,9a,10aは第1拡散領域、8b,9b,10bは第2拡散領域である。12はサイドウォールスペーサである。
半導体基板1は、例えば、シリコン半導体基板を用いることができる。第1絶縁膜5aはシリコン酸化膜、第2絶縁膜5bはシリコン窒化膜、第3絶縁膜5cはシリコン酸化膜で構成することができ、半導体基板1の表面に順次積層してなる。これら3つの絶縁膜でメモリ絶縁膜5を構成している。メモリ絶縁膜5の上部には、多結晶シリコンからなるメモリゲート電極7を有している。
半導体基板1の表面にシリコン酸化膜よりなるゲート絶縁膜4を設け、その上部に多結晶シリコンからなるゲート電極6を有している。
第1拡散領域8aと第2拡散領域8bとで拡散領域8を構成し、第1拡散領域10aと
第2拡散領域10bとで拡散領域10を構成している。同様に、第1拡散領域9aと第2拡散領域9bとで共通拡散領域9を構成している。
第2拡散領域10bとで拡散領域10を構成している。同様に、第1拡散領域9aと第2拡散領域9bとで共通拡散領域9を構成している。
MONOS型メモリトランジスタ3aは、拡散領域8,共通拡散領域9,メモリ絶縁膜5,メモリゲート電極7で構成している。制御用トランジスタ3bは、拡散領域10,共通拡散領域9,ゲート絶縁膜4,ゲート電極6で構成している。それぞれのトランジスタのゲート電極下の半導体基板1の領域はチャネル領域となっている。
図1に示すように、半導体基板1の表面に素子領域3を設け、その周囲をフィールド酸化膜2で囲っている。この素子領域3に、MONOS型メモリトランジスタ3aと制御用トランジスタ3bとを設けている。メモリゲート電極7とゲート電極6とは、そのゲート長方向を対向するとともに平行して設けている。なお、ゲート長方向とは、図1に示す例では、図面手前から奥に向かう方向である。
双方のゲート電極の間の半導体基板1には、MONOS型メモリトランジスタ3aと制御用トランジスタ3bとの共通の拡散領域となる共通拡散領域9を設けており、この領域は、双方のトランジスタのソース領域またはドレイン領域となる。
半導体基板1には、メモリゲート電極7およびゲート電極6をそれぞれ挟み、共通拡散領域9と対向して拡散領域8,10を設けている。拡散領域8,10は、共通拡散領域9がソース領域とするとドレイン領域となり、共通拡散領域9がドレイン領域となると逆にソース領域となる。
半導体基板1には、メモリゲート電極7およびゲート電極6をそれぞれ挟み、共通拡散領域9と対向して拡散領域8,10を設けている。拡散領域8,10は、共通拡散領域9がソース領域とするとドレイン領域となり、共通拡散領域9がドレイン領域となると逆にソース領域となる。
さらに、メモリゲート電極7およびゲート電極6の側壁には、シリコン酸化膜よりなるサイドウォールスペーサ12を設けている。
このサイドウォールスペーサ12と平面的に重なる半導体基板1には、第1拡散領域8a,9a,10aを有している。その第1拡散領域に接して第2拡散領域8b,9b,10bを設けている。第1拡散領域は、その不純物濃度が第2拡散領域よりも低い。この構成は、知られているLDD構造のMIS型トランジスタであるので、説明は省略する。
このサイドウォールスペーサ12と平面的に重なる半導体基板1には、第1拡散領域8a,9a,10aを有している。その第1拡散領域に接して第2拡散領域8b,9b,10bを設けている。第1拡散領域は、その不純物濃度が第2拡散領域よりも低い。この構成は、知られているLDD構造のMIS型トランジスタであるので、説明は省略する。
図1に示すように、サイドウォールスペーサ12の半導体基板1と並行する方向の膜厚は、メモリゲート電極7とゲート電極6との側壁が対向する側の方が、対向しない側の方に比べて薄い。
本発明の半導体装置の最も特徴的な部分は、まさにこの部分であって、MONOS型メモリトランジスタと制御用MIS型トランジスタとがそれぞれ有するゲート電極を覆うサイドウォールスペーサは、その半導体基板と並行する方向の膜厚が均一ではないという点である。
本発明の半導体装置の最も特徴的な部分は、まさにこの部分であって、MONOS型メモリトランジスタと制御用MIS型トランジスタとがそれぞれ有するゲート電極を覆うサイドウォールスペーサは、その半導体基板と並行する方向の膜厚が均一ではないという点である。
図1に示すような構成にすることにより、メモリゲート電極7とゲート電極6との側壁にサイドウォールスペーサを有しても、メモリゲート電極7とゲート電極6とが対向する側のサイドウォールスペーサ12同士は接触せず、離間することができる。
昨今の半導体素子の微細化要求に対して、MONOS型メモリトランジスタ3aと制御用トランジスタ3bとの距離を、より接近させて配置しても(メモリゲート電極7とゲート電極6とが対向する距離が小さくなった場合でも)、メモリゲート電極7とゲート電極6とが対向する半導体基板1の領域は、サイドウォールスペーサ12で埋め込まれることなく、共通拡散領域9を設けることができるのである。
以上説明した本発明の実施形態においては、メモリトランジスタとして、メモリ絶縁膜が、第1絶縁膜,第2絶縁膜,第3絶縁膜の3層の積層膜で構成されるMONOS型メモリトランジスタを用いる例を説明したが、もちろんこれに限定するものではない。
例えば、メモリ絶縁膜は、第1絶縁膜をシリコン酸化膜で構成するトンネル絶縁膜、第2絶縁膜をシリコン窒化膜で構成する電荷蓄積膜とする2層の積層膜としてもよい。もちろん、電荷蓄積膜は、強誘電体膜で構成してもよい。
例えば、メモリ絶縁膜は、第1絶縁膜をシリコン酸化膜で構成するトンネル絶縁膜、第2絶縁膜をシリコン窒化膜で構成する電荷蓄積膜とする2層の積層膜としてもよい。もちろん、電荷蓄積膜は、強誘電体膜で構成してもよい。
[本発明の実施形態における構造の製造方法:図2〜図9]
次に、図1に示す本発明の実施形態における半導体装置の製造方法を、図2〜図9の断面図を用いて説明する。図2〜図9は、本発明の実施形態における半導体装置の構造の製造方法を工程順に示す断面図であり、特に、膜厚の異なるサイドウォールスペーサの形成にあたり、メモリゲート電極とゲート電極との側壁が対向しない側のサイドウォールスペーサを2層の絶縁膜で構成することにより厚くする場合の製造方法を例として説明する。
次に、図1に示す本発明の実施形態における半導体装置の製造方法を、図2〜図9の断面図を用いて説明する。図2〜図9は、本発明の実施形態における半導体装置の構造の製造方法を工程順に示す断面図であり、特に、膜厚の異なるサイドウォールスペーサの形成にあたり、メモリゲート電極とゲート電極との側壁が対向しない側のサイドウォールスペーサを2層の絶縁膜で構成することにより厚くする場合の製造方法を例として説明する。
まず、図2に示すように、シリコンからなる導電型がP型の半導体基板1に、周囲を既知の選択酸化処理により設ける膜厚550nmのフィールド酸化膜2で囲む素子領域3を形成する。さらに酸素と窒素との混合気体中にて酸化処理を行い、全面に厚さ2nmのシリコン酸化膜からなる第1絶縁膜5aを形成する。
次に、第1絶縁膜5aの上に原料ガスとしてジクロルシラン(SiH2Cl2)とアンモニア(NH3)とを用いる化学気相成長法(以下CVD法と記載する)によりシリコン窒化膜よりなる第2絶縁膜5bを10nmの厚さで形成する。
さらに、酸化性雰囲気中にて酸化処理を行い、第2絶縁膜5bの表面にシリコン酸化膜からなる第3絶縁膜5cを4nmの厚さで形成する。積層構造である第1絶縁膜5aと第2絶縁膜5bと第3絶縁膜5cとは、メモリトランジスタのメモリ絶縁膜として機能する。
さらに、酸化性雰囲気中にて酸化処理を行い、第2絶縁膜5bの表面にシリコン酸化膜からなる第3絶縁膜5cを4nmの厚さで形成する。積層構造である第1絶縁膜5aと第2絶縁膜5bと第3絶縁膜5cとは、メモリトランジスタのメモリ絶縁膜として機能する。
次に、ホトレジスト13を回転塗布法により全面に形成し、ホトマスクを用いて露光現像処理を行い、メモリトランジスタ3aのメモリゲート電極7を設ける部分であるメモリゲート領域7aにホトレジスト13が残るようにパターニングする。
次に、図2で説明した工程で形成したホトレジスト13をエッチングマスクとして、第3絶縁膜5c,第2絶縁膜5b,第1絶縁膜5aを順次エッチングする。その後、ホトレジスト13は除去する。
次に、図3に示すように、酸素と窒素との混合気体中にて酸化処理を行い、メモリゲート領域7aを除く素子領域3にシリコン酸化膜からなる膜厚が8nmのゲート絶縁膜4を形成する。さらに、全面に原料ガスにモノシラン(SiH4)用いたCVD法により多結晶シリコン膜14を350nm程度の膜厚で形成する。
次に、再びホトレジスト13を回転塗布法により全面に形成する。ホトマスクを用いて露光現像処理を行い、メモリゲート領域7aおよび制御用トランジスタのゲート電極6を設ける部分であるゲート領域6a上に、ホトレジスト13がゲート電極6およびメモリゲート電極7の形状になるようにパターニングする。
次に、図4に示すように、図3で説明した工程で形成したホトレジスト13をエッチングマスクとし、エッチングガスに臭化水素(HBr)と塩素(Cl2)とを用いたドライエッチングにより、多結晶シリコン膜14をゲート電極6およびメモリゲート電極7としてパターニングする。さらに、半導体基板1をフッ酸溶液に浸し、臭化水素の反応生成物である臭化物を除去する。これにより、ゲート電極6と半導体基板1との間のみにゲート絶縁膜4が残り、メモリゲート電極7と半導体基板1との間にのみメモリ絶縁膜5が残る構造となる。その後、ホトレジスト13は除去する。
次に、ゲート電極6およびメモリゲート電極7をマスクとして導電型がN型の不純物であるリン(P)をイオン注入量1013atoms/cm2程度の条件で添加し、素子領域3表面のゲート電極6およびメモリゲート電極7と自己整合する領域に第1不純物領域15aを形成する。この第1不純物領域15aは、後の工程により第1拡散領域となる。
次に、図5に示すように、反応ガスにモノシラン(SiH4)とフォスフィン(PH3)と酸素(O2)とを用いるCVD法により、膜厚200nmの第1シリコン酸化膜層16aを形成する。第1シリコン酸化膜層16aは、後の工程により第1サイドウォールスペーサとなる。
次に、図6に示すように、第1シリコン酸化膜層16aに対し、エッチングガスに四フッ化メタン(CF4)と三フッ化メタン(CHF3)とを用いる異方性エッチングを行い、ゲート電極6およびメモリゲート電極7の側壁に第1サイドウォールスペーサ12aを形成する。
さらに、再びホトレジスト13を回転塗布法により全面に形成し、ホトマスクを用いて露光現像処理を行い、ゲート電極6とメモリゲート電極7との側壁が対向する領域が開口するようホトレジスト13をパターニングする。
さらに、再びホトレジスト13を回転塗布法により全面に形成し、ホトマスクを用いて露光現像処理を行い、ゲート電極6とメモリゲート電極7との側壁が対向する領域が開口するようホトレジスト13をパターニングする。
次に、図7に示すように、図6で説明する工程で形成したホトレジスト13を耐エッチングマスクとして用い、エッチングガスに四フッ化メタン(CF4)と三フッ化メタン(CHF3)とを用いる異方性エッチングを行い、ゲート電極と6とメモリゲート電極7との側壁が対向する側の第1サイドウォールスペーサ12aを除去する。
次に、反応ガスにモノシラン(SiH4)とフォスフィン(PH3)と酸素(O2)とを用いるCVD法により、膜厚100nmの第2シリコン酸化膜層16bを形成する。第2シリコン酸化膜層16bは、後の工程により第2サイドウォールスペーサとなる。
次に、反応ガスにモノシラン(SiH4)とフォスフィン(PH3)と酸素(O2)とを用いるCVD法により、膜厚100nmの第2シリコン酸化膜層16bを形成する。第2シリコン酸化膜層16bは、後の工程により第2サイドウォールスペーサとなる。
次に、図8に示すように、第2シリコン酸化膜層16bに対し、エッチングガスに四フッ化メタン(CF4)と三フッ化メタン(CHF3)とを用いる異方性エッチングを行う。ゲート電極6とメモリゲート電極7との側壁が対向する側には、ゲート電極6およびメモリゲート電極7の側壁に接するように第2サイドウォールスペーサ12bが形成され、そして対向しない側には、第1サイドウォールスペーサ12a側壁に接するように第2サイドウォールスペーサ12bが形成される。
図8に示すように、ゲート電極と6とメモリゲート電極7との側壁が対向する側におけるサイドウォールは、第2サイドウォール12bのみで構成され、対向しない側のサイドウォールは、半導体基板1と並行する方向に第1サイドウォール12aと第2サイドウォール12bとを積層した構造となる。
図8に示すように、ゲート電極と6とメモリゲート電極7との側壁が対向する側におけるサイドウォールは、第2サイドウォール12bのみで構成され、対向しない側のサイドウォールは、半導体基板1と並行する方向に第1サイドウォール12aと第2サイドウォール12bとを積層した構造となる。
さらに、導電型がN型の不純物である砒素(As)をイオン注入量3×1015atoms/cm2程度の条件で添加し、素子領域3表面のゲート電極6とメモリゲート電極7と第1サイドウォールスペーサ12aと第2サイドウォールスペーサ12bとの自己整合する領域に第2不純物領域15bを形成する。第2不純物領域15bは、後の工程により第2拡散領域となる。
次に、図9に示すように、第1不純物領域15aと第2不純物領域15bとを活性化させるため、酸化拡散炉を用いる窒素雰囲気中でのアニール処理を行なう。このアニール処理により第1不純物領域15aと第2不純物領域15bとの不純物は、活性化すると同時に拡散する。第1不純物領域15aは、第1拡散領域8a,9a,10aとなり、第2不純物領域15bは、第2拡散領域8b,9b,10bとなる。そして、これら2つの拡散領域で、それぞれソース領域またはドレイン領域を構成する。つまり、第1拡散領域8aと第2拡散領域8bとで拡散領域8を構成し、第1拡散領域10aと第2拡散領域10b
とで拡散領域10を構成する。同様に、第1拡散領域9aと第2拡散領域9bとで共通拡散領域9を構成するのである。
以上説明した製造法によって、図1に示す本発明の半導体装置は完成する。
とで拡散領域10を構成する。同様に、第1拡散領域9aと第2拡散領域9bとで共通拡散領域9を構成するのである。
以上説明した製造法によって、図1に示す本発明の半導体装置は完成する。
なお、サイドウォールスペーサ12を構成する第1サイドウォールスペーサ12aと第2サイドウォールスペーサ12bとは、同じシリコン酸化膜からなることから、図9に示す構成と図1に示す構成とは同じ構成となる。
本発明の半導体装置は、半導体不揮発性記憶素子を搭載した半導体装置を微細化することができる。このため、小型化要求のある電子機器用の半導体装置として好適である。
1 半導体基板
2 フィールド酸化膜
3 素子領域
3a メモリトランジスタ
3b 制御用トランジスタ
4 ゲート絶縁膜
5 メモリ絶縁膜
5a 第1絶縁膜
5b 第2絶縁膜
5c 第3絶縁膜
6 ゲート電極
7 メモリゲート電極
9 共通拡散領域
11 低濃度拡散領域
12 サイドウォールスペーサ
12a 第1サイドウォールスペーサ
12b 第2サイドウォールスペーサ
13 ホトレジスト
14 多結晶シリコン膜
15a 第1不純物領域
15b 第2不純物領域
16a 第1シリコン酸化膜層
16b 第2シリコン酸化膜層
2 フィールド酸化膜
3 素子領域
3a メモリトランジスタ
3b 制御用トランジスタ
4 ゲート絶縁膜
5 メモリ絶縁膜
5a 第1絶縁膜
5b 第2絶縁膜
5c 第3絶縁膜
6 ゲート電極
7 メモリゲート電極
9 共通拡散領域
11 低濃度拡散領域
12 サイドウォールスペーサ
12a 第1サイドウォールスペーサ
12b 第2サイドウォールスペーサ
13 ホトレジスト
14 多結晶シリコン膜
15a 第1不純物領域
15b 第2不純物領域
16a 第1シリコン酸化膜層
16b 第2シリコン酸化膜層
Claims (4)
- 半導体基板に設ける素子領域にゲート絶縁膜を介すると共にその側壁にサイドウォールスペーサを有するゲート電極を備え、該ゲート電極を挟み対向して該素子領域にソース領域とドレイン領域とを備えるMIS型トランジスタを、同一の前記素子領域内に少なくとも2つ有する半導体装置であって、
一方の前記MIS型トランジスタをメモリトランジスタとし、他方の前記MIS型トランジスタを制御用トランジスタとするとき、
前記メモリトランジスタのゲート電極と制御用トランジスタのゲート電極とを、そのゲート長方向を対向するとともに平行して設け、その互いの前記ゲート電極に挟まれた前記素子領域に互いの前記MIS型トランジスタが共有するソース領域またはドレイン領域である共通拡散領域を設け、
前記サイドウォールスペーサの前記半導体基板と並行する方向の膜厚は、前記ゲート電極同士が対向する側の方が対向しない側より薄いことを特徴とする半導体装置。 - 前記MIS型トランジスタのソース領域またはドレイン領域は、第1拡散領域と第2拡散領域とを備えるLDD構造であることを特徴とする請求項1に記載の半導体装置。
- 前記サイドウォールスペーサは、ゲート電極同士が対向する側が単層構造であり、対向しない側が積層構造であることを特徴とする請求項1または2に記載の半導体装置。
- 半導体基板上の同一素子領域にメモリトランジスタのゲート電極と制御用トランジスタのゲート電極とを、ゲート長方向を対向するとともに平行して形成する工程と、
前記半導体基板と並行する方向の膜厚が、前記ゲート電極同士が対向する側の方が対向しない側より薄いサイドウォールスペーサを形成する工程と、
を有することを特徴とする半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008073646A JP2009231452A (ja) | 2008-03-21 | 2008-03-21 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
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JP2009231452A true JP2009231452A (ja) | 2009-10-08 |
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ID=41246541
Family Applications (1)
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Country | Link |
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JP (1) | JP2009231452A (ja) |
-
2008
- 2008-03-21 JP JP2008073646A patent/JP2009231452A/ja active Pending
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