JP2009219027A - 高周波多分岐スイッチ - Google Patents

Abstract

【課題】複数の出力端子間での損失差を抑制した高周波多分岐スイッチを得る。
【解決手段】ＲＦ信号が入力される入力端子１０と、ＲＦ信号を出力する３つ以上の複数の出力端子１１ａ〜１１ｄと、入力端子１０に一端が接続された主線路２０と、主線路２０の他端に接続された分岐点２１と、分岐点２１に一端が接続された複数の分岐線路３０ａ〜３０ｄと、複数の分岐線路３０ａ〜３０ｄの各他端に各一端が接続された複数のスイッチング素子５０ａ〜５０ｄと、複数のスイッチング素子５０ａ〜５０ｄの他端に接続されたグランドＧＮＤと、複数の分岐線路３０ａ〜３０ｄと複数のスイッチング素子５０ａ〜５０ｄとの各接続点に各一端が接続され、かつ各他端が複数の出力端子１１ａ〜１１ｄの各々に接続された複数の高周波線路４０ａ〜４０ｄとを備え、複数の分岐線路３０ａ〜３０ｄのうちの少なくとも１つは、他の分岐線路とは異なる線路長に設定されている。
【選択図】図１

Description

この発明は、複数の出力端子間での損失差が少ない特性を有する高周波多分岐スイッチに関するものである。

従来の高周波スイッチ（高周波多分岐スイッチ）は、ＲＦ信号が入力される入力端子と、入力端子に接続された入力側接続線路および分岐点と、分岐点から導出された複数の分岐線路および複数の出力端子とを備えている（たとえば、特許文献１参照）。

また、特許文献１に記載の高周波多分岐スイッチにおいて、複数の分岐線路は、それぞれλ／４伝送線路および接続線路を含み、ぞれぞれ、複数の出力端子に接続されている。
各λ／４伝送線路と各接続線路との接続点は、ＦＥＴ（単位スイッチ）を介して接地されており、ＦＥＴのゲート電極は、ゲート抵抗およびバイアス接続線路を介して制御端子に接続されている。

上記回路構成において、制御端子からＦＥＴのゲート電極に制御電圧が印加されると、ＦＥＴ（単位スイッチ）がオン／オフされて、各出力端子からＲＦ信号が出力される。
ここで、各単位スイッチの接続点（λ／４伝送線路と接続線路との接続点）の相互間距離と、接続線路の線路間距離とは、各出力端子間のアイソレーション特性が、「２５ｄＢ以上かつ３５ｄＢ以下」の範囲内になるように設定されている。

特開２００５−１３６６３０号公報

従来の高周波多分岐スイッチでは、以上のように、各単位スイッチの接続点の相互間距離や接続線路の線路間距離を調整することにより、アイソレーション特性（２５ｄＢ以上かつ３５ｄＢ以下）を維持しているが、各単位スイッチがすべて同一構成なので、線路間の結合や分岐部での出力位相差などによって、各出力端子の損失差が大きくなるという課題があった。

この発明は、上記のような課題を解決するためになされたもので、複数の出力端子間での損失差を抑制した高周波多分岐スイッチを得ることを目的とする。

この発明による高周波多分岐スイッチは、ＲＦ信号が入力される入力端子と、ＲＦ信号を出力する３つ以上の複数の出力端子と、入力端子に一端が接続された主線路と、主線路の他端に接続された分岐点と、分岐点に一端が接続された複数の分岐線路と、複数の分岐線路の各他端に各一端が接続された複数のスイッチング素子と、複数のスイッチング素子の他端に接続されたグランドと、複数の分岐線路と複数のスイッチング素子との各接続点に各一端が接続され、かつ各他端が複数の出力端子の各々に接続された複数の高周波線路とを備え、複数の分岐線路のうちの少なくとも１つは、他の分岐線路とは異なる線路長に設定されたものである。

この発明によれば、複数の出力端子間での損失差を抑制することができる。

実施の形態１．
図１はこの発明の実施の形態１に係る高周波多分岐スイッチを示す回路構成図である。
図１において、高周波多分岐スイッチは、ＲＦ信号が入力される入力端子１０と、ＲＦ信号を出力する第１〜第４（３つ以上）の出力端子１１ａ〜１１ｄと、入力端子１０に一端が接続された主線路２０と、主線路２０の他端に接続された分岐点２１と、分岐点２１に一端が接続された第１〜第４の分岐線路３０ａ〜３０ｄと、第１〜第４の分岐線路３０ａ〜３０ｄの各他端に各一端が接続された第１〜第４のスイッチング素子５０ａ〜５０ｄと、各スイッチング素子５０ａ〜５０ｄの他端に接続されたグランドＧＮＤと、第１〜第４の高周波線路４０ａ〜４０ｄとを備えている。

第１〜第４の高周波線路４０ａ〜４０ｄの各他端は、第１〜第４の出力端子１１ａ〜１１ｄの各々に接続されている。
また、第１〜第４の高周波線路４０ａ〜４０ｄの各一端は、第１〜第４の分岐線路３０ａ〜３０ｄと第１〜第４のスイッチング素子５０ａ〜５０ｄとの各接続点に接続されている。すなわち、各スイッチング素子５０ａ〜５０ｄの一端は、各分岐線路３０ａ〜３０ｄと各高周波線路４０ａ〜４０ｄとの接続点にシャント接続され、各スイッチング素子５０ａ〜５０ｄの他端はグランドＧＮＤに接地されている。

さらに、第１〜第４の分岐線路３０ａ〜３０ｄのうちの少なくとも１つは、他の分岐線路とは異なる線路長（電気長）に設定されている。
図１において、各分岐線路３０ａ〜３０ｄのインピーダンス（Ｚ）および線路長（θ）は、それぞれ、（Ｚ、θ１）、（Ｚ、θ２）、（Ｚ、θ３）、（Ｚ、θ４）（θ１≠θ２≠θ３≠θ４）に設定されている。

一方、各高周波線路４０ａ〜４０ｄのインピーダンス（Ｚ）および線路長（θ）は、それぞれ同一値に設定されており、たとえば、各高周波線路４０ａ〜４０ｄのインピーダンスは、Ｚ＝５０Ωに設定されている。また、各高周波線路４０ａ〜４０ｄの線路長は、所望の周波数において、θ＝１８０°×ｍ＋９０°（ｍ＝０、１、２・・・）となるように設定されている。

次に、図１とともに図２を参照しながら、この発明の実施の形態１による動作について説明する。
まず、図１においては、第１〜第４のスイッチング素子５０ａ〜５０ｄがすべて開放されているので、第１〜第４の出力端子１１ａ〜１１ｄのすべてからＲＦ信号が出力される状態にある。

図２はこの発明の実施の形態１による動作例を示す回路構成図であり、図１の状態から、第１のスイッチング素子５０ａ以外の第２〜第４のスイッチング素子５０ｂ〜５０ｄを閉成（オン）させた状態を示している。
図２のように、第１〜第４のスイッチング素子５０ａ〜５０ｄのうち、第１のスイッチング素子５０ａの１個のみを開放状態とし、第２〜第４のスイッチング素子５０ｂ〜５０ｄの３個を短絡状態とした場合には、開放状態の第１のスイッチング素子５０ａが接続された第１の出力端子１１ａと入力端子１０とが通過状態となり、１点鎖線矢印で示すように、ＲＦ信号ＲＦが流れる。

ここで、分岐点２１を含む分岐部が、理想的な構成を有する場合には、第１の出力端子１１ａと第２の出力端子１１ｂと間に損失差は生じない。
しかし、実際の回路構成では、前述のように、線路間の結合などの影響により、各出力端子間で位相やインピーダンスが異なり、周波数特性に違いが生じる。
したがって、仮に、各分岐線路の線路長（θ）を同一（θ１＝θ２＝θ３＝θ４）に設定した場合には、各出力端子間で損失差が生じる。

そこで、図１、図２のように、分岐点２１と各出力端子１１ａ〜１１ｄとの間が、所望の周波数において同位相になるような、異なる線路長θ１〜θ４の分岐線路３０ａ〜３０ｄを用いる。
ここで、線路長θｋ（ｋ＝１、２、・・・）は、以下の式（１）で表すことができる。

θｋ＝１８０°×ｎ＋９０°・・・（１）

ただし、式（１）において、ｎ＝０、１、２、・・・である。
上記式（１）のように、所望の周波数において同位相になるような、異なる線路長θｋに設定することより、周波数特性を改善することができ、各出力端子間での損失差を抑制することができる。

たとえば、図１のように第１〜第４の出力端子１１ａ〜１１ｄを有し、入力端子１０に対して左右対称的な回路構成を有する場合には、互いに対称関係にある第１および第４の出力端子１１ａ、１１ｄに接続された各分岐線路３０ａ、３０ｄの線路長θ１、θ４を、同様に互いに対称関係にある第２および第３の出力端子１１ｂ、１１ｃに接続された各分岐線路３０ｂ、３０ｃの線路長θ２、θ３よりも長く設定することにより、各出力端子間の損失差を小さくすることができる。

ここで、第１および第４の出力端子１１ａ、１１ｄは、入力端子１０に対して対称的な関係にあるので、各線路長θ１、θ４は同一（θ１＝θ４）となる。
同様に、第２および第３の出力端子１１ｂ、１１ｃは、入力端子１０に対して対称的な関係にあるので、各線路長θ２、θ３は同一（θ２＝θ３）となる。

なお、図１のように４個の出力端子を有する回路構成に限らず、３つ以上の任意数の出力端子に対しても適用することができる。
すなわち、ＳＰＮＴ（Ｓｉｎｇｌｅ Ｐｏｌｅ Ｎ Ｔｈｒｏｗ：Ｎ＝３、４、・・・）においても、各出力端子間に所望の周波数において、分岐点と各出力端子間が、所望の周波数において、上記式（１）を満たすように、異なる線路長の分岐線路を用いることにより、同等の作用効果を奏することができる。

以上のように、この発明の実施の形態１（図１、図２）によれば、ＲＦ信号ＲＦが入力される入力端子１０と、ＲＦ信号ＲＦを出力する３つ以上の複数の出力端子１１ａ〜１１ｄと、入力端子１０に一端が接続された主線路２０と、主線路２０の他端に接続された分岐点２１と、分岐点２１に一端が接続された複数の分岐線路３０ａ〜３０ｄと、複数の分岐線路３０ａ〜３０ｄの各他端に各一端が接続された複数のスイッチング素子５０ａ〜５０ｄと、複数のスイッチング素子５０ａ〜５０ｄの他端に接続されたグランドＧＮＤと、複数の分岐線路３０ａ〜３０ｄと複数のスイッチング素子５０ａ〜５０ｄとの各接続点に各一端が接続され、かつ各他端が複数の出力端子１１ａ〜１１ｄの各々に接続された複数の高周波線路４０ａ〜４０ｄとを備え、複数の分岐線路３０ａ〜３０ｄのうちの少なくとも１つは、他の分岐線路とは異なる線路長に設定されている。
このように、各出力端子間に異なる線路長の分岐線路３０ａ〜３０ｄを用いることにより、各出力端子間の損失差を少なくすることができる。

実施の形態２．
なお、上記実施の形態１（図１、図２）では、複数の分岐線路３０ａ〜３０ｄのうちの少なくとも１つを異なる線路長に設定したが、図３のように、複数の分岐線路３０ａ〜３０ｄのうちの少なくとも１つを、他の分岐線路とは異なるインピーダンス（Ｚ）に設定してもよい。

図３はこの発明の実施の形態２に係る高周波多分岐スイッチを示す回路構成図であり、前述（図１、図２参照）と同様のものについては、前述と同一符号を付して詳述を省略する。
図３において、第１〜第４の分岐線路３０ａ〜３０ｄのインピーダンス（Ｚ）および線路長（θ）は、それぞれ、（Ｚ１、θ）、（Ｚ２、θ）、（Ｚ３、θ）、（Ｚ４、θ）（Ｚ１≠Ｚ２≠Ｚ３≠Ｚ４）に設定されている。

なお、第１〜第４の分岐線路３０ａ〜３０ｄおよび高周波線路４０ａ〜４０ｄの各線路長θは、所望の周波数において、θ＝１８０°×ｍ＋９０°（ｍ＝０、１、２、・・・）となるように設定される。
また、第１〜第４のスイッチング素子５０ａ〜５０ｄは、一端が各分岐線路３０ａ〜３０ｄと高周波線路４０ａ〜４０ｄとの接続点にシャント接続され、他端がグランドＧＮＤに接地されている。

次に、図２を参照しながら、図３に示したこの発明の実施の形態２による動作について説明する。
前述と同様に、４個のスイッチング素子５０ａ〜５０ｄのうち、第１のスイッチング素子５０ａのみを開放状態、他の３個のスイッチング素子５０ｂ〜５０ｄを短絡状態とした場合、開放状態にある第１のスイッチング素子５０ａが接続された第１の出力端子１１ａと入力端子１０とが通過状態となり、１点鎖線矢印（図２参照）のようにＲＦ信号ＲＦが流れる。

ここで、前述と同様に、第１および第２の出力端子１１ａ、１１ｂ間には、線路間の結合の影響によって位相やインピーダンスが異なることから、周波数特性に違いが生じる。
したがって、仮に、各分岐線路のインピーダンス（Ｚ）を同一（Ｚ１＝Ｚ２＝Ｚ３＝Ｚ４）に設定した場合には、各出力端子間で損失差が生じる。

そこで、図３のように、各出力端子間に、インピーダンス（Ｚ）の異なる分岐線路３０ａ〜３０ｄを用いることにより、周波数特性を改善することができ、各出力端子間での損失差を少なくすることができる。

たとえば、図３のように第１〜第４の出力端子１１ａ〜１１ｄを有し、入力端子１０に対して左右対称的な回路構成を有する場合には、第１および第４の出力端子１１ａ、１１ｄに接続された各分岐線路３０ａ、３０ｄのインピーダンスＺ１、Ｚ４を、第２および第３の出力端子１１ｂ、１１ｃに接続された各分岐線路３０ｂ、３０ｃのインピーダンスＺ２、Ｚ３よりも小さく設定することにより、各出力端子間の損失差を小さくすることができる。

ここで、第１および第４の出力端子１１ａ、１１ｄは、入力端子１０に対して対称的な関係にあるので、各インピーダンスＺ１、Ｚ４は同一（Ｚ１＝Ｚ４）となり、同様に、第２および第３の出力端子１１ｂ、１１ｃは、入力端子１０に対して対称的な関係にあるので、各インピーダンスＺ２、Ｚ３は同一（Ｚ２＝Ｚ３）となる。

以上のように、この発明の実施の形態２（図３）によれば、複数の分岐線路３０ａ〜３０ｄのうちの少なくとも１つは、他の分岐線路とは異なるインピーダンスに設定されており、各出力端子１１ａ〜１１ｄ間にインピーダンス（Ｚ）の異なる分岐線路３０ａ〜３０ｄが用いられているので、出力端子間の損失差を少なくすることができる。
また、前述と同様に、ＳＰＮＴ（Ｎ＝３、４、・・・）においても、インピーダンスの異なる分岐線路を用いることで、同等の作用効果を奏することができる。

実施の形態３．
なお、上記実施の形態１、２（図１〜図３）では、各分岐線路３０ａ〜３０ｄのうちの少なくとも１つの線路長（θ）またはインピーダンス（Ｚ）を異なるように設定したが、図４のように、各スイッチング素子に代わる第１〜第４のＦＥＴスイッチ６０ａ〜６０ｄおよびインダクタ７０ａ〜７０ｄを用い、各ＦＥＴスイッチ６０ａ〜６０ｄのサイズ、または、各インダクタ７０ａ〜７０ｄのインダクタンスを異なるように設定してもよい。

図４はこの発明の実施の形態３に係る高周波多分岐スイッチを示す回路構成図であり、前述（図１〜図３参照）と同様のものについては、前述と同一符号を付して詳述を省略する。
図４において、第１〜第４の分岐線路３０ａ〜３０ｄの各他端には、第１〜第４のＦＥＴスイッチ６０ａ〜６０ｄの各一端が接続されており、第１〜第４のＦＥＴスイッチ６０ａ〜６０ｄの他端にはグランドＧＮＤが接続されている。

また、第１〜第４のＦＥＴスイッチ６０ａ〜６０ｄの各々には、第１〜第４のインダクタ７０ａ〜７０ｄが並列接続されている。
各分岐線路３０ａ〜３０ｄと各ＦＥＴスイッチ６０ａ〜６０ｄとの各接続点には、第１〜第４の高周波線路４０ａ〜４０ｄの各一端が接続され、第１〜第４の高周波線路４０ａ〜４０ｄの各他端は、第１〜第４の出力端子１１ａ〜１１ｄの各々に接続されている。

この場合、第１〜第４のＦＥＴスイッチ６０ａ〜６０ｄのうちの少なくとも１つは、他のＦＥＴスイッチとは異なるサイズに設定されている。
または、第１〜第４のインダクタ７０ａ〜７０ｄのうちの少なくとも１つは、他のインダクタとは異なるインダクタンスに設定されている。

なお、第１〜第４の分岐線路３０ａ〜３０ｄのインピーダンスおよび線路長は、それぞれ、（Ｚ、θ）であり、各分岐線路３０ａ〜３０ｄおよび各高周波線路４０ａ〜４０ｄの線路長（θ）は、所望の周波数において、θ＝１８０°×ｍ＋９０°（ｍ＝０、１、２、・・・）となるように設定されている。
各ＦＥＴスイッチ６０ａ〜６０ｄおよび各インダクタ７０ａ〜７０ｄは、それぞれ、単位スイッチを構成している。

図４において、各ＦＥＴスイッチ６０ａ〜６０ｄのオン時には、各単位スイッチが短絡状態にあると見なすことができる。
一方、各ＦＥＴスイッチ６０ａ〜６０ｄのオフ時には、各ＦＥＴスイッチ６０ａ〜６０ｄのオフ容量と並列接続された各インダクタ７０ａ〜７０ｄとが所要帯域で並列共振することにより、各単位スイッチは所要周波数で開放状態にあると見なすことができる。

次に、図４に示したこの発明の実施の形態３による動作について説明する。
前述と同様に、４個の単位スイッチのうちの１個のみを開放状態（第１のＦＥＴスイッチ６０ａをオフ）とし、他の３個の単位スイッチを短絡状態（第２〜第４のＦＥＴスイッチ６０ｂ〜６０ｄをオン）とした場合、開放状態にある単位スイッチが接続された第１の出力端子１１ａと入力端子１０とが通過状態となる。

ここで、前述と同様に、線路間の結合の影響により、各出力端子間には、位相やインピーダンスが異なることから、周波数特性に違いが生じる。
したがって、仮に、各単位スイッチをすべて同一のＦＥＴスイッチおよびインダクタで構成した場合には、各出力端子間で損失差が生じる。

そこで、図４のように、各出力端子間に、サイズの異なる第１〜第４のＦＥＴスイッチ６０ａ〜６０ｄ、または、インダクタンスの異なる第１〜第４のインダクタ７０ａ〜７０ｄを用いて、共振周波数を変えることにより、周波数特性を改善することができ、各出力端子間で損失差を少なくすることができる。

たとえば、図４のように入力端子１０に対して左右対称的な回路構成を有する場合には、第１および第４の出力端子１１ａ、１１ｄに接続された単位スイッチ内の各ＦＥＴスイッチ６０ａ、６０ｄのサイズ（または、各インダクタ７０ａ、７０ｄのインダクタンス）と、第２および第３の出力端子１１ｂ、１１ｃに接続された単位スイッチ内の各ＦＥＴスイッチ６０ｂ、６０ｃのサイズ（または、各インダクタ７０ｂ、７０ｃのインダクタンス）と、を周波数特性が合うように選択することにより、各出力端子間の損失差を小さくすることができる。

ここで、第１の出力端子１１ａと第４の出力端子１１ｄとは、入力端子１０に対して対称関係にあるので、同一構成の単位スイッチとなる。
同様に、第２の出力端子１１ｂと第３の出力端子１１ｃとは、入力端子１０に対して対称関係にあるので、同一構成の単位スイッチとなる。

以上のように、この発明の実施の形態３（図４）によれば、複数（３つ以上）の分岐線路３０ａ〜３０ｄの各他端に各一端が接続された複数のＦＥＴスイッチ６０ａ〜６０ｄと、複数のＦＥＴスイッチ６０ａ〜６０ｄの他端に接続されたグランドＧＮＤと、複数のＦＥＴスイッチ６０ａ〜６０ｄの各々に並列接続された複数のインダクタ７０ａ〜７０ｄと、複数の分岐線路３０ａ〜３０ｄと複数のＦＥＴスイッチ６０ａ〜６０ｄとの各接続点に各一端が接続され、かつ各他端が複数の出力端子１１ａ〜１１ｄの各々に接続された複数の高周波線路４０ａ〜４０ｄとを備え、複数のＦＥＴスイッチ６０ａ〜６０ｄのうちの少なくとも１つは、他のＦＥＴスイッチとは異なるサイズに設定されている。
または、複数のインダクタ７０ａ〜７０ｄのうちの少なくとも１つは、他のインダクタとは異なるインダクタンスに設定されている。

このように、各出力端子間に、サイズの異なるＦＥＴスイッチ６０ａ〜６０ｄ、または、インダクタンスの異なるインダクタ７０ａ〜７０ｄを用いることにより、各出力端子間の損失差を少なくすることができる。
また、前述と同様に、ＳＰＮＴ（Ｎ＝３、４、・・・）においても、各出力端子間に、サイズの異なるＦＥＴスイッチ、または、インダクタンスの異なるインダクタを用いることにより、同等の作用効果を奏することができる。

実施の形態４．
なお、上記実施の形態３（図４）では、特に言及しなかったが、図５のように、各単位スイッチ（複数のＦＥＴスイッチ６０ａ〜６０ｄおよびインダクタ７０ａ〜７０ｄからなる各並列回路）に対してそれぞれ直列接続された第１〜第４のキャパシタ８０ａ〜８０ｄを設けてもよい。

図５はこの発明の実施の形態４に係る高周波多分岐スイッチを示す回路構成図であり、前述（図４参照）と同様のものについては、前述と同一符号を付して詳述を省略する。
図５において、第１〜第４のＦＥＴスイッチ６０ａ〜６０ｄおよびインダクタ７０ａ〜７０ｄからなる各並列回路（単位スイッチ）には、それぞれ、第１〜第４のキャパシタ８０ａ〜８０ｄが直列接続されている。

この場合も、各分岐線路３０ａ〜３０ｄおよび各高周波線路４０ａ〜４０ｄの線路長（θ）は、所望の周波数において、θ＝１８０°×ｍ＋９０°（ｍ＝０、１、２、・・・）となるように設定されている。
各ＦＥＴスイッチ６０ａ〜６０ｄ、各インダクタ７０ａ〜７０ｄおよび各キャパシタ８０ａ〜８０ｄは、それぞれ単位スイッチを構成している。

図５において、各ＦＥＴスイッチ６０ａ〜６０ｄのオン時には、各ＦＥＴスイッチ６０ａ〜６０ｄの寄生インダクタンスと各キャパシタ８０ａ〜８０ｄとが所要帯域で直列共振することにより、各単位スイッチは所要周波数で短絡状態にあると見なすことができる。
一方、各ＦＥＴスイッチ６０ａ〜６０ｄのオフ時には、各ＦＥＴスイッチ６０ａ〜６０ｄのオフ容量と各インダクタ７０ａ〜７０ｄとが所要帯域で並列共振することにより、各単位スイッチは所要周波数で開放状態にあると見なすことができる。

次に、図５に示したこの発明の実施の形態４による動作について説明する。
前述と同様に、４個の単位スイッチのうちの１個のみを開放状態、他の３個を短絡状態とした場合、開放状態にある単位スイッチ（第１のＦＥＴスイッチ６０ａ）が接続された出力端子１１ａと入力端子１０とが通過状態となる。

ここで、仮に、各単位スイッチをすべて同一のＦＥＴスイッチおよびインダクタで構成した場合には、各出力端子間で損失差が生じるが、前述の実施の形態３のように、各出力端子間にサイズの異なるＦＥＴスイッチ（または、インダクタンスの異なるインダクタ）を用いることにより、共振周波数を変えて周波数特性を改善することができ、各出力端子間での損失差を少なくすることができる。

または、各ＦＥＴスイッチ６０ａ〜６０ｄのサイズおよび各インダクタンス７０ａ〜７０ｄのインダクタを変えることなく、容量の異なるキャパシタを用いることによっても、共振周波数を変えて周波数特性を改善することができ、各出力端子間での損失差を少なくすることができる。

たとえば、図５のように入力端子１０に対して対称的な回路構成を有する場合には、第１および第４の出力端子１１ａ、１１ｄに用いる単位スイッチ内の各キャパシタ８０ａ、８０ｄと、第２および第３の出力端子１１ｂ、１１ｃに用いる単位スイッチ内の各キャパシタ８０ｂ、８０ｃを周波数特性が合うように選択することにより、各出力端子間での損失差を小さくすることができる。

以上のように、この発明の実施の形態４（図５）によれば、複数のＦＥＴスイッチ６０ａ〜６０ｄおよびインダクタ７０ａ〜７０ｄからなる各並列回路に対してそれぞれ直列接続された複数のキャパシタ８０ａ〜８０ｄを設け、各出力端子間に、サイズの異なるＦＥＴスイッチ、または、インダクタンスの異なるインダクタを用いたので、各出力端子間での損失差を少なくすることができる。
また、複数のキャパシタ８０ａ〜８０ｄのうちの少なくとも１つを、他のキャパシタとは異なる容量に設定し、各出力端子間に容量の異なるキャパシタを用いることにより、出力端子間の損失差を少なくすることができる。

また、前述と同様に、ＳＰＮＴ（Ｎ＝３、４、・・・）においても、各出力端子間に、サイズの異なるＦＥＴ、インダクタンスの異なる並列インダクタ、または容量の異なる直列キャパシタを用いることで、同等の作用効果を奏することができる。
さらに、上記実施の形態１〜４に係る高周波多分岐スイッチを、任意に複数個組み合わせて高周波多分岐スイッチを構成しても、同等の作用効果を奏することができる。

この発明の実施の形態１に係る高周波多分岐スイッチを示す回路構成図である。 この発明の実施の形態１に係る高周波多分岐スイッチの他の動作状態を示す回路構成図である。 この発明の実施の形態２に係る高周波多分岐スイッチを示す回路構成図である。 この発明の実施の形態３に係る高周波多分岐スイッチを示す回路構成図である。 この発明の実施の形態４に係る高周波多分岐スイッチを示す回路構成図である。

符号の説明

１０ 入力端子、１１ａ〜１１ｄ 第１〜第４の出力端子、２０ 主線路、２１ 分岐点、３０ａ〜３０ｄ 第１〜第４の分岐線路、４０ａ〜４０ｄ 第１〜第４の高周波線路、５０ａ〜５０ｄ 第１〜第４のスイッチング素子、６０ａ〜６０ｄ 第１〜第４のＦＥＴスイッチ、７０ａ〜７０ｄ インダクタ、８０ａ〜８０ｄ キャパシタ、ＧＮＤ グランド、ＲＦ ＲＦ信号。

Claims (7)

1. ＲＦ信号が入力される入力端子と、
   前記ＲＦ信号を出力する３つ以上の複数の出力端子と、
   前記入力端子に一端が接続された主線路と、
   前記主線路の他端に接続された分岐点と、
   前記分岐点に一端が接続された複数の分岐線路と、
   前記複数の分岐線路の各他端に各一端が接続された複数のスイッチング素子と、
   前記複数のスイッチング素子の他端に接続されたグランドと、
   前記複数の分岐線路と前記複数のスイッチング素子との各接続点に各一端が接続され、かつ各他端が前記複数の出力端子の各々に接続された複数の高周波線路とを備え、
   前記複数の分岐線路のうちの少なくとも１つは、他の分岐線路とは異なる線路長に設定されたことを特徴とする高周波多分岐スイッチ。
2. ＲＦ信号が入力される入力端子と、
   前記ＲＦ信号を出力する３つ以上の複数の出力端子と、
   前記入力端子に一端が接続された主線路と、
   前記主線路の他端に接続された分岐点と、
   前記分岐点に一端が接続された複数の分岐線路と、
   前記複数の分岐線路の各他端に各一端が接続された複数のスイッチング素子と、
   前記複数のスイッチング素子の他端に接続されたグランドと、
   前記複数の分岐線路と前記複数のスイッチング素子との各接続点に各一端が接続され、かつ各他端が前記複数の出力端子の各々に接続された複数の高周波線路とを備え、
   前記複数の分岐線路のうちの少なくとも１つは、他の分岐線路とは異なるインピーダンスに設定されたことを特徴とする高周波多分岐スイッチ。
3. ＲＦ信号が入力される入力端子と、
   前記ＲＦ信号を出力する３つ以上の複数の出力端子と、
   前記入力端子に一端が接続された主線路と、
   前記主線路の他端に接続された分岐点と、
   前記分岐点に一端が接続された複数の分岐線路と、
   前記複数の分岐線路の各他端に各一端が接続された複数のＦＥＴスイッチと、
   前記複数のＦＥＴスイッチの他端に接続されたグランドと、
   前記複数のＦＥＴスイッチの各々に並列接続された複数のインダクタと、
   前記複数の分岐線路と前記複数のＦＥＴスイッチとの各接続点に各一端が接続され、かつ各他端が前記複数の出力端子の各々に接続された複数の高周波線路とを備え、
   前記複数のＦＥＴスイッチのうちの少なくとも１つは、他のＦＥＴスイッチとは異なるサイズに設定されたことを特徴とする高周波多分岐スイッチ。
4. ＲＦ信号が入力される入力端子と、
   前記ＲＦ信号を出力する３つ以上の複数の出力端子と、
   前記入力端子に一端が接続された主線路と、
   前記主線路の他端に接続された分岐点と、
   前記分岐点に一端が接続された複数の分岐線路と、
   前記複数の分岐線路の各他端に各一端が接続された複数のＦＥＴスイッチと、
   前記複数のＦＥＴスイッチの他端に接続されたグランドと、
   前記複数のＦＥＴスイッチの各々に並列接続された複数のインダクタと、
   前記複数の分岐線路と前記複数のＦＥＴスイッチとの各接続点に各一端が接続され、かつ各他端が前記複数の出力端子の各々に接続された複数の高周波線路とを備え、
   前記複数のインダクタのうちの少なくとも１つは、他のインダクタとは異なるインダクタンスに設定されたことを特徴とする高周波多分岐スイッチ。
5. 前記複数のＦＥＴスイッチおよびインダクタからなる各並列回路に対してそれぞれ直列接続された複数のキャパシタを備えたことを特徴とする請求項４または請求項５に記載の高周波多分岐スイッチ。
6. ＲＦ信号が入力される入力端子と、
   前記ＲＦ信号を出力する３つ以上の複数の出力端子と、
   前記入力端子に一端が接続された主線路と、
   前記主線路の他端に接続された分岐点と、
   前記分岐点に一端が接続された複数の分岐線路と、
   前記複数の分岐線路の各他端に各一端が接続された複数のＦＥＴスイッチと、
   前記複数のＦＥＴスイッチの他端に接続されたグランドと、
   前記複数のＦＥＴスイッチの各々に並列接続された複数のインダクタと、
   前記複数のＦＥＴスイッチおよびインダクタからなる各並列回路に直列接続された複数のキャパシタと、
   前記複数の分岐線路と前記複数のＦＥＴスイッチとの各接続点に各一端が接続され、かつ各他端が前記複数の出力端子の各々に接続された複数の高周波線路とを備え、
   前記複数のキャパシタのうちの少なくとも１つは、他のキャパシタとは異なる容量に設定されたことを特徴とする高周波多分岐スイッチ。
7. 請求項１から請求項６までのいずれか１項に記載の高周波多分岐スイッチを複数個組み合わせて構成されたことを特徴とする高周波多分岐スイッチ。

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