JP2009218395A - 集積回路パッケージ - Google Patents

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Abstract

【課題】有形の光伝送路をなくすことで、低損失接続を実現するとともに、コストアップを大幅に抑えかつ低電力で複数の半導体集積回路を最小の実装面積で接続可能にする。
【解決手段】半導体集積回路とともに光集積回路を実装する実装体及び／又は蓋体よりなる集積回路パッケージであって、シリコンチップ１０１を内蔵したパッケージの一部若しくは外周の一部に発光部１０３と受光部１０２を有し、パッケージの基本形状は外周に凸部の出っ張り部分と凹部の切り欠き部分とを有し、凸部と凹部に発光部１０３と受光部１０２が実装される。凸部と凹部は物理的に接合することができ、このとき２つの集積回路パッケージの発光部１０３と受光部１０２が相対するように接合される。
【選択図】図１

Description

本発明は、光信号による信号伝送を行うＬＳＩ（Large Scale Integrated circuit）などに適用して好適な集積回路及びそれを用いた電子機器に関する。詳しくは、光信号を電気信号に、又は電気信号を光信号にそれぞれ変換する集積回路のパッケージ構造に関するものである。
従来、ＬＳＩなどの半導体チップ間の信号伝送は、基板配線を介した電気信号によりなされている。しかし、昨今のＭＰＵ（Micro Processing Unit）の高機能化に伴い、半導体チップ間にて必要とされるデータ授受量は著しく増大し、結果として様々な高周波問題が浮上している。
それらの代表的なものとして、ＲＣ（Register and Capacitor）信号遅延、インピーダンスミスマッチング、ＥＭＣ（ElectroMagnetic Compatibility）／ＥＭＩ（ElectroMagnetic Interference）、クロストークなどがある。従来、これらの問題を解決するため、配線位置の最適化、新素材開発などが行われてきた。
しかし近年、上述の配線位置の最適化、新素材開発などの効果は物理的限界に阻まれつつあり、今後システムの高機能化を実現するためには、単純な半導体チップの実装を前提としたボード構造そのものを見直す必要が生じてきている。例えば、以下に簡単に説明する、マルチチップモジュール（ＭＣＭ）化による微細配線結合、各種半導体チップのポリイミド樹脂などを用いた配線の二次元的な封止、一体化による電気配線結合、基板貼り合わせによる半導体チップの三次元結合などが開発されている。
・ＭＣＭ化による微細配線結合
高機能チップを、セラミック・シリコンなどの精密実装基板上に実装し、マザーボード（多層プリント基板）上では形成不可能である微細配線結合を実現する。これによって、配線の狭ピッチ化が可能となり、バス幅を拡げることでデータ授受量が飛躍的に増大する。
・各種半導体チップの封止、一体化による電気配線結合
各種半導体チップをポリイミド樹脂などを用いて二次元的に封止し、一体化し、その一体化された基板上にて微細配線結合を行う。これによって、配線の狭ピッチ化が可能となり、バス幅を拡げることでデータ授受量が飛躍的に増大する。
・半導体チップの三次元結合
各種半導体チップに貫通電極を設け、それぞれを貼り合わせることで積層構造とする。これによって、異種半導体チップ間の結線が物理的に短絡化され、結果として信号遅延などの問題が回避される。ただし、積層化による発熱量増加、半導体チップ間の熱応力などの問題が生じる。
また、信号授受の高速化及び大容量化を実現するために、光配線による光伝送結合技術が開発されている（例えば、非特許文献１及び２参照）。半導体チップ間の信号伝送を光信号で行うことで、電気配線におけるようなＲＣ遅延の問題はなく、伝送速度を大幅に向上させることができる。また、半導体チップ間の信号伝送を光信号で行うことで、電磁波に関する対策を全く必要とせず、比較的自由な配線設計が可能となる。
半導体チップ間に対応する光配線技術には種々の方式がある。例えば、以下に簡単に説明する、アクティブインターポーザ方式、自由空間伝送方式、光コネクタ接続方式、光導波路埋め込み方式、表面実装方式などがある。
・アクティブインターポーザ方式（非特許文献１のｐ．１２５、図７参照）
これは、プリント配線基板（ボード）上に光導波路が実装されている。光素子は、トランシーバーモジュールの裏面に実装され、光導波路の４５°全反射ミラーに対し、精密に位置決めされている。利点としては、既存のプリント配線基板の実装構造上に展開できることが挙げられる。また、懸案点としては、構造が大掛かりなため、コストが高いこと、光軸合わせが困難であること、また電気伝送経路の短縮が困難であり、高周波伝送に不向きであることが挙げられる。
・自由空間伝送方式（非特許文献１のｐ．１２３、図５参照）
これは、プリント配線基板の裏面に光配線基板（石英）を実装し、伝送基板内において光をジグザグに反射させ、信号を伝播させる。光素子アレイ＋自由空間伝送により、原理的には数千レベルの多チャンネル化が可能である。また、光軸合わせを容易にするため、数枚のレンズを組み合わせたハイブリッド光学系を構成している。利点としては、原理的には数千チャネルの多重伝送が可能であること、またハイブリッド光学系を構成しているため、光軸合わせが容易であることが挙げられる。また、懸案点としては、光配線基板が高価であること、反射による信号伝播のため、波形が乱れ易く、伝播損失が大きいこと、また新規開発技術が数多く盛り込まれているため、信頼性に関する実績がほとんど無いことが挙げられる。
・光コネクタ接続方式（非特許文献１のｐ．１２２、図４参照）
これは、ＬＳＩチップの周囲に小型光コネクタを配置し、ＬＳＩチップを実装した後、光路を自由に設定できる光伝送モジュールシステムである。利点としては、コネクタにより精度が保証されており、コストのかかる光軸合わせ工程が不要であること、光ファイバを用いているため、プリント配線基板間などの中距離伝送が可能であること、また既存のプリント配線基板の実装構造上に展開できることが挙げられる。また、懸案点としては、コネクタモジュールの小型化に限界があり、半導体チップとコネクタ間における電気配線の短縮化が困難であること、高周波伝送用としては不向きであること、伝送媒体として光ファイバを採用しているため、多バス化に限界が有ること、また構成部品数が多く、バス当たりのコストダウンが困難であることが挙げられる。
・光導波路埋め込み方式（非特許文献１のｐ１２４、図６参照）
これは、光導波路をプリント配線基板に埋め込み、既存のプリント配線基板の実装構造の形態を維持しながら光配線を設ける方法である。光路結合にマイクロレンズを採用し、光軸ズレ許容量を一般実装精度レベルまで緩和させている。利点としては、発光素子をＬＳＩチップの裏面に直接実装しているため、ＬＳＩチップと発光素子間の電気配線経路を極限まで短くできること、またコリメート光結合により、一般実装精度での光軸合わせが可能であることが挙げられる。また、懸案点としては、光配線をプリント配線基板内に設けるため、プリント配線基板の製造やコストダウンが困難であること、光素子の放熱対策が不明であること、またプリント配線基板が脆弱であるため、レンズと光導波路間の光結合損失が変動する可能性が有ることが挙げられる。
・表面実装方式（非特許文献２参照）
これは、光素子を、ＬＳＩチップの裏面に直接貼り付けて機能させ、また、光導波路をプリント配線基板上に直接実装する方式である。既存のプリント配線基板の構造をそのまま維持し、光配線の併設が可能である。利点としては、発光素子をＬＳＩチップの裏面に直接実装しているため、ＬＳＩチップと発光素子間の電気配線経路を極限まで短くできること、構造がシンプルであり、コストダウンが可能であること、また既存のプリント配線基板の実装構造上に展開できることが挙げられる。また、懸案点としては、光素子をＬＳＩチップに直接貼り付けるため、専用のＬＳＩチップの開発が必要であること、また光素子が高温のＬＳＩチップに直接貼り付けられているため、光素子の高温劣化が懸念されることが挙げられる。
また従来の光パッケージの構成には、光ファイバを載置するためのＶ溝と光集積回路に接続される端子ピンとを有する実装体と、この実装体の上面を覆うための蓋体とよりなり、実装体内に光集積回路を実装し、Ｖ溝内に光ファイバを載置した後、接着剤などにより実装体と蓋体とを一体化させ、同時に光ファイバをＶ溝内で固定させる構成（特許文献１参照）、あるいは実装体の底面に孔を設け、この実装体の底面上に光集積回路を設置し、かつ孔に光ファイバを挿入して接着材により固定させる構成（特許文献２参照）があった。これ以外にも様々な光伝送アプローチがあった（例えば、特許文献３及び４参照）。
実開昭６１−１７６５１２号公報 実開昭６１−１４４６５８号公報 特開２００４−３１８７２号公報 特開昭６２−１２３４１２号公報 日経エレクトロニクス、"光配線との遭遇"２００１年１２月３日の１２２頁〜１２５頁、図４〜図７ ＮＴＴ Ｒ＆Ｄ，ｖｏｌ．４８，ｎｏ．３，ｐｐ．２７１−２８０（１９９９）
上述したように半導体チップ（半導体集積回路）間の信号伝送を光信号で行う場合、この半導体チップが電気信号用のインタフェース部を持つときは、この半導体チップに、電気信号と光信号との間の変換を行う光電変換回路を接続することで、光信号による信号伝送を行うことができる。すなわち、この場合には、半導体チップの他に光電変換回路を設ける必要がある。
そして、上記のように光電変換回路を半導体チップの外に設けなくてもよいように、半導体チップとして光信号用のインタフェース部を持つものも考えられている。しかしながらシステム基板上の光伝送路を利用しての実装アプローチでは部品コスト、実装コスト、光伝送路コスト、光電変換モジュールコストなどがかさみ、「光は高くて面倒」という状況になってしまう。
また、半導体集積回路としての光パッケージを実現する光伝送路として、光ファイバの実装技術が主に開発されている。
本発明の目的は、電気信号による信号伝送及び光信号による信号伝送の双方を容易に実現するとともに、ローコストでユーザビリティの高い集積回路パッケージを提供することにある。
本発明は、上記問題点に鑑みてなされたものであり、半導体集積回路と光集積回路とを実装する実装体と、この実装体を覆う蓋体とよりなる集積回路パッケージであって、この実装体及び／又は蓋体の一部若しくは外周の一部に発光部と受光部を実装し、パッケージの基本形状は外周に凸部の出っ張り部分と凹部の切り欠き部分とを有し、凸部と凹部に発光部と受光部が実装されている。凸部と凹部は物理的に接合することができ、このとき２つの集積回路パッケージの発光部と受光部が相対するように接合される。
本発明の集積回路パッケージを採用した複数の電子部品を搭載した電子機器は、この複数の電子部品に含まれる第１の電子部品と第２の電子部品との間で、凸部と凹部の物理的な接合面に組み込み実装された光接合部をインターフェースとして、信号伝送が行える。
また、本発明の集積回路パッケージを採用した複数の電子部品を搭載した電子機器は、凸部と凹部の物理的な接合部分に組み込まれた発光部と受光部に加えて、電源・ＧＮＤ電極を実装し、複数の集積回路パッケージ間で電気的な電源・ＧＮＤをカスケード接続する構造を有する場合がある。
また、本発明の集積回路パッケージ間の電気的接続部分は、電源・ＧＮＤのみとなる構成が可能である。
また、本発明の集積回路パッケージでは、上面形状が四角形の場合のその外周の４方向に凸部と凹部のブロック接続が可能となる。
また、本発明の集積回路パッケージでは、上面形状が四角形の場合のその実装上の上面、下面に任意の受光部と発光部を備えることにより、複数の集積回路パッケージを上下に重ね合わせた際に受光部と発光部が相対する位置にて実装４方向に凸部と凹部のブロック接続が可能となる。
また、本発明の集積回路パッケージでは、従来の電気信号の端子伝送を実現するために裏面に複数の信号電極を配した構造との組み合わせの形態もとりうる。
また、本発明の集積回路パッケージにおける発光部と受光部は、受光素子及びそのドライバ、発光素子及びそのレシーバ、光路を変更する光学部品などから構成される。
本発明によれば、電子機器内での集積回路パッケージ間の有形の光伝送路をなくすことで、低損失で高品質な超高速信号接続を実現するとともに、コストアップを大幅に抑えてかつ、低電力で複数の半導体集積回路を最小の実装面積で接続可能にできる。したがって、新規高速光通信を実現するとともに、従来のメタル通信規格のコンパチビリティを確保することもできる。
以下、図面を参照しながら、本発明の実施形態について説明する。
図１〜図３は、第１の実施形態としての光伝送を実現する集積回路パッケージ概略構成を示している。
図１において、１０１は半導体集積回路が実装されたシリコンチップであり、１０２はパッケージの周辺に実装された受光部、１０３は同様に実装された発光部、１０４は受光部と発光部の光を光ファイバへ導くための光ソケット部、１０５は電気的にパッケージ内の電気部材に接続されるとともにパッケージ外部との電気接続を可能にする電源・ＧＮＤ部、１０６は機能素子を１つのパッケージとする実装体若しくは蓋体である。
図２において、１０７は物理的形状が同じ図１の光パッケージ（集積回路パッケージ）を３つ接続した装置である。
その断面を示す図３において、１０８，１０９，１１０は各々同一の物理形状で異なる機能を実現するための光パッケージである。例えば、第１のパッケージ１０８はＡ／Ｄ・センサのＬＳＩ、第２のパッケージ１０９は画像処理ＬＳＩ、第３のパッケージ１１０は汎用メモリのＬＳＩとして機能する。１１１，１１２はパッケージ１０８，１１０の光ソケット部に実装され距離の離れた他のパッケージとの光伝送を実現する光ファイバ、１１３は各光パッケージ１０８，１０９，１１０の電源・ＧＮＤ部１０５と電気的に接合するシステム基板（マザーボード）である。
各々図１の基本構成にて実装された複数の光パッケージは、受光部１０２と発光部１０３が相対する位置にて空間的に接合されることにより、微弱な光量による光パルスやレベルも考慮した多値の信号レベルとして認識可能な光信号を利用して複数のＬＳＩ間の光伝送を実現する。パッケージの外周の基本形状を物理的にサイズと形状が重心を原点として点対象な形状とすることで、複数のＬＳＩの最短の自由空間を利用した光接続を実施する。
図４及び図５は、第２の実施形態としての光伝送を実現する集積回路パッケージ概略構成を示している。
図４において、２０１は半導体集積回路が実装されたシリコンチップであり、２０２はパッケージの周辺に実装された発光・受光部、２０３は受光部と発光部の光を光ファイバへ導くための光ソケット部、２０４は電気的にパッケージ内の電気部材に接続されるとともにパッケージ外部との電気接続を可能にする電源・ＧＮＤ部であり、下方にメタルのピン構造をもち、上部はメタルのソケット構造をもつ。
図５において、２０５は物理的形状が同じ図４の光パッケージ２０８，２０９，２１０を３つ縦積みに接続した装置である。２０６はあるパッケージの光ソケット部に実装され距離の離れたパッケージとの光伝送を実現する光ファイバ、２０７は最下層パッケージ２１０の電源・ＧＮＤ部と電気的に接続するシステム基板（マザーボード）である。
各々図４の基本構成にて実装された複数の光パッケージは、発光・受光部２０２が上下に相対する位置にて空間的に接合されることにより、微弱な光量による光パルスやレベルも考慮した多値の信号レベルとして認識可能な光信号を利用して複数のＬＳＩ間の光伝送を実現する。電源供給に関しては最下層のパッケージ２１０がシステム基板２０７の電源・ＧＮＤに電気的に接続され、上層のパッケージ２０８，２０９は物理的に同じ位置に配置された電源・ＧＮＤ部を介して電気接続される。本構成により、複数のＬＳＩにて最短の自由空間を利用した光接続を実施する。
なお、２０４は電気的にパッケージ内の電気部材に接続されるとともにパッケージ外部との電気接続を可能にする電源・ＧＮＤ部であり、下方にメタルのピン構造をもち、上部にメタルのソケット構造をもつものとしているが、メタル接触部として、はんだボールを実装していてもよいし、メタル面実装でもよい。
図６は、第１の実施形態の展開としての光伝送を実現する上面が四角形の集積回路パッケージの複数レイアウトの平面図である。
図６においては、四角形の外形をもつ光パッケージにおいて相対する外周の一部に発光・受光部を有し、その基本形状は外周に凸部の出っ張り部分と凹部の切り欠き部分とを有し、凸部と凹部に前記発光部と受光部が実装される。凸部と凹部は物理的に接合することができ、このとき２つの光パッケージの発光部と受光部が相対するように接合される。３０１は外周の相対する２辺にそれぞれ凸部と凹部を有する構成（Ａタイプ）であり、３０２は外周の直交する２辺がそれぞれ凸部と凹部となる構成（Ｂタイプ）であり、３０３は外周の１辺のみ凹部を有する構成（Ｃタイプ）である。それぞれのパッケージと外部との電気接続を可能にする電源・ＧＮＤ部の位置や構造に関しては特に規定しない。
図６の構成では、基本構成にて実装されたパッケージ外周の凸部と凹部内に設けられた発光・受光部が上下に相対する位置にて空間的に接合されることにより、微弱な光量による光パルスやレベルも考慮した多値の信号レベルとして認識可能な光信号を利用して複数のＬＳＩ間の光伝送を実現できることが特徴となる。電源供給に関してはパッケージ下面に任意に設けられた図面に記入なき電源・ＧＮＤ金属接点を有し、システム基板の電源・ＧＮＤに電気的に接続される。本構成により凸部と凹部の外周光接点を組み合わせて配置接合することにより、複数の機能ＬＳＩを最小のスペースで実装することを可能にする。
なお、本構成により凸部と凹部の外周の配置方法に関しては、複数の組み合わせ配置が可能であり、１辺に配置する凸部と凹部の数も複数の実施が可能である。
図７は、図６で説明した形態の展開として光パッケージ上に実装した凸部及び凹部と同じ形状を持つ光ファイバソケットによるパッケージのシステム接続を示す。
図７において、４０１は図６で説明したパッケージ外周の相対する２辺にそれぞれ凸部と凹部を有する光パッケージであり、４０２は光ファイバ４０４を光伝送路として実装された光パッケージと同じ凸部の外形を有する光ファイバソケット、４０３は光ファイバを光伝送路として実装された光パッケージと同じ凹部の外形を有する光ファイバソケットである。
図６の説明より凸部と凹部は物理的に接合することができので、光ファイバソケット４０２，４０３と光パッケージ４０１とは発光部と受光部が相対するように接合される。４０１は外周の相対する２辺にそれぞれ凸部と凹部を有する光パッケージ（Ａタイプ）であり、２種類の凸部と凹部を有する光ファイバソケット４０２，４０３を介して離れた位置に配置されたパッケージ間を光接続することが可能になる。
なお、図７では２種類の光ファイバソケット４０２，４０３の光ファイバを介した相手先の構造を特に規定していないが、同様の光ファイバソケットが実装されていてもよいし、別の構造で実装された光モジュールに接続される構成をとってもよい。
図８においては、四角形の外形をもつ光パッケージにおいて相対する外周の一部に発光・受光部を有し、その基本形状は外周に凸部の出っ張り部分と凹部の切り欠き部分とを有し、凸部と凹部に発光部と受光部が実装される。凸部と凹部は物理的に接合することができ、このとき２つの光パッケージの発光部と受光部が相対するように接合される。
図８では、上記凸部と凹部の配置がパッケージの４辺に対して同一となる物理的構造となる汎用的なパッケージ５０１を平面的に複数配置接続している。ここでは、汎用的なパッケージ５０１の基本構成にてパッケージの４辺に実装されたパッケージ外周の凸部と凹部内に設けられた発光・受光部が上下に相対する位置にて空間的に接合されることにより、複数パッケージによるシステム接続５０２により、微弱な光量による光パルスやレベルも考慮した多値の信号レベルとして認識可能な光信号を利用して複数のＬＳＩ間の光伝送を実現できるうえ、物理形状が重心に対して９０度回転に対して点対称の配置であるので、複数のパッケージの相対する２辺を自由に接合配置することが可能となる。
電源供給に関してはパッケージ下面に任意に設けられた図面に記入なき電源・ＧＮＤ金属接点を有し、システム基板の電源・ＧＮＤに電気的に接続される。
また、凸部と凹部は物理的な接合部分の発光部と受光部に加えて、図面に記載なき電源・ＧＮＤ電極を実装し、複数のパッケージ間で電気的な電源・ＧＮＤをカスケード接続する構造も有することができる。
本構成により、凸部と凹部の外周光接点を組み合わせて自由に配置接合することにより、複数の機能ＬＳＩを最小のスペースで実装することを可能にする。
なお、本構成により凸部と凹部の外周の配置方法に関しては、９０度回転時の点対称構造を有することを特徴として、その形状や１辺に配置する凸部と凹部の数も複数の実施が可能である。
また、実施形態としてそれぞれのパッケージと外部との電気接続を可能にする電源・ＧＮＤ部の位置や構造に関しては特に規定しない。
図９及び図１０は、上記凸部と凹部の配置がパッケージの側面の２辺に対して同心円のピンとソケットの物理的構造による配置となる汎用的なパッケージを立体的に複数配置接続する場合の斜視図である。
図９に示すブロック型光パッケージ物理接続６０１では、基本構成にてパッケージの２辺に実装されたパッケージ外周の凸部と凹部に相当する同心円のピンとソケット内に設けられた発光・受光部が実装面に対して水平に相対する位置にて物理的に接合されることにより、微弱な光量による光パルスやレベルも考慮した多値の信号レベルとして認識可能な光信号を利用して複数のＬＳＩ間の光伝送を実現できるうえ、複数のパッケージの相対する２辺を自由に接合配置することが可能となる。
図１０に示す光パッケージ近接配置６０２では、基本構成にてパッケージの２辺に実装されたパッケージ外周の凸部と凹部を設けず、パッケージの側面に発光・受光部を埋め込む構成をとる。本構成では実装面に対して水平に相対する位置にて近距離にて空間的に接合されることにより、微弱な光量による光パルスやレベルも考慮した多値の信号レベルとして認識可能な光信号を利用して複数のＬＳＩ間の光伝送を実現できるうえ、複数のパッケージの相対する２辺を自由に接合配置することが可能となる。
電源供給に関してはパッケージ下面に任意に設けられた図面に記入なき電源・ＧＮＤ金属接点を有し、システム基板の電源・ＧＮＤに電気的に接続される。
また、凸部と凹部は物理的な接合部分の発光部と受光部に加えて、図面に記載なき電源・ＧＮＤ電極を実装し、複数のパッケージ間で電気的な電源・ＧＮＤをカスケード接続する構造も有することができる。
パッケージの側面に発光・受光部を埋め込む構成を採用すれば、外周光接点を組み合わせて自由に配置接合することにより、複数の機能ＬＳＩを最小のスペースで実装することを可能にする。
なお、本構成により発光・受光部をパッケージの側面に埋め込む際、外周の配置方法に関しては、９０度きざみでの回転時の点対称構造を有することを特徴として、その埋め込み形状や１辺に配置する発光・受光部の数も複数の実施が可能である。
図１１〜図１３は、第１の実施形態の展開としての光伝送を実現する上面が四角形の集積回路パッケージのアプローチにて現行の電気信号の伝送も同時に実現する場合の実施形態を示す。
図１１〜図１３においては、四角形の外形をもつ光パッケージにおいて相対する外周の一部に発光・受光部を有し、その基本形状は外周に凸部の出っ張り部分と凹部の切り欠き部分とを有し、凸部と凹部に発光部と受光部が実装されるとともに電気信号の接続を実現するための電気的コンタクト部を有する。凸部と凹部は物理的に接合することができ、このとき２つの光パッケージの発光部と受光部が相対するように接合され、電気的コンタクト部はピンとソケットの形状にて接触して通電する。７０１は外周の相対する２辺にそれぞれ凸部と凹部を有する光パッケージ（Ａタイプ）である。７０２は凹部に配置され、電気的接続を可能にする電極（金属性ソケット）の構造を示す。７０４は凸部に配置され、電気的接続を可能にする電極（金属性ピン）の構造を示す。
光パッケージ７０１の構成での電源供給に関してはパッケージ下面に任意に設けられた図面に記入なき電源・ＧＮＤ金属接点を有し、システム基板の電源・ＧＮＤに電気的に接続される。
また、凸部と凹部は物理的な接合部分の発光部と受光部、電気信号接続部に加えて、図面に記載なき電源・ＧＮＤ電極を実装し、複数のパッケージ間で電気的な電源・ＧＮＤをカスケード接続する構造も有することができる。
本構成により、凸部と凹部の外周光接点と電気信号接点を組み合わせて自由に配置接合することにより、複数の機能ＬＳＩを最小のスペースで実装することを可能にする。
なお、本構成により凸部と凹部の外周の配置方法に関しては、９０度回転時の点対称構造を有することを特徴として、その形状や１辺に配置する凸部と凹部の数も複数の実施が可能である。
また、実施形態としてそれぞれのパッケージと外部との電気接続を可能にする電源・ＧＮＤ部の位置や構造に関しては特に規定しない。
図１４は、本発明の集積回路パッケージ内部の光伝送機能部品の実装例を示す。図１４において、８０１は半導体集積回路が実装されたシリコンチップ、８０２はシリコンチップ上に実装された電気的受信回路、８０３はシリコンチップ上に実装された電気的送信回路、８０６はパッケージの外部の接合部近傍に配置される光・電気変換受光素子、８０７はパッケージの外部の接合部近傍に配置される電気・光変換発光素子、８０４，８０５は電気的送受信回路８０２，８０３と光電変換素子８０６，８０７とをつなぐパッケージ内電気伝送路（送信・受信ＬＶＤＳ）である。近接接合により光伝送を実現する発光部と受光部は、受光素子８０６とそのドライバ、発光素子８０７とそのレシーバ、光路を変更する光学部品などから基本構成される。
なお、図１４に示す光伝送機能部品の実装形態は特に規定しない。半導体集積回路上に全ての部品が実装される場合もある。また、発光素子に関してはＬＥＤ部品や半導体レーザなどが有用となる。これらと内部の半導体集積回路の接続方法も規定しない。
以上説明したように、本発明は、電気信号による信号伝送及び光信号による信号伝送の双方を容易に実現できる半導体集積回路などを提供するものであり、例えばＬＳＩなどの半導体チップ間の光信号による信号伝送の実装形態として有用である。
本発明の第１の実施形態に係る集積回路パッケージの基本物理形状を示す概略断面図である。 図１の集積回路パッケージを３つ接続してなる装置の概略平面図である。 図２のＩＩＩ−ＩＩＩ拡大断面図である。 本発明の第２の実施形態に係る集積回路パッケージの基本物理形状を示す概略断面図である。 図４の集積回路パッケージを３つ縦積み接続してなる装置の概略断面図である。 本発明の第１の実施形態の展開としてのカスタムパッケージのシステム接続を示す平面図である。 本発明の第１の実施形態の展開としてのカスタムパッケージの他のシステム接続を示す平面図である。 本発明の第１の実施形態の展開としての汎用パッケージのシステム接続を示す平面図である。 本発明の第１の実施形態の展開としてのブロック型光パッケージの物理接続を示す斜視図である。 本発明の第１の実施形態の展開としての光パッケージ近接配置を示す斜視図である。 本発明の第１の実施形態の展開として現行の電気信号の伝送も同時に実現する集積回路パッケージの基本物理形状を示す概略平面図である。 図１１のＸＩＩ−ＸＩＩ断面図である。 図１１のＸＩＩＩ−ＸＩＩＩ断面図である。 本発明に係る集積回路パッケージ内の光伝送機能部品の実装図である。
符号の説明
１０１ 半導体集積回路が実装されたシリコンチップ
１０２ 受光部
１０３ 発光部
１０４ 光ソケット部
１０５ 電源・ＧＮＤ部
１０６ 実装体若しくは蓋体
１０７ 光パッケージを３つ接続した装置
１０８，１０９，１１０ 光パッケージ（集積回路パッケージ）
１１１，１１２ 光ファイバ
１１３ システム基板（マザーボード）
２０１ 半導体集積回路が実装されたシリコンチップ
２０２ 発光・受光部
２０３ 光ソケット部
２０４ 電源・ＧＮＤ部
２０５ 光パッケージを３つ縦積み接続した装置
２０６ 光ファイバ
２０７ システム基板（マザーボード）
２０８，２０９，２１０ 光パッケージ（集積回路パッケージ）
３０１ 外周の相対する２辺にそれぞれ凸部と凹部を有するパッケージ
３０２ 外周の直交する２辺がそれぞれ凸部と凹部となるパッケージ
３０３ 外周の１辺のみ凹部を有するパッケージ
４０１ 外周の相対する２辺にそれぞれ凸部と凹部を有するパッケージ
４０２，４０３ 光ファイバソケット
４０４ 光ファイバ
５０１ 汎用的なパッケージ
５０２ 複数パッケージによるシステム接続
６０１ ブロック型光パッケージ物理接続
６０２ 光パッケージ近接配置
７０１ 外周の相対する２辺にそれぞれ凸部と凹部を有するパッケージ
７０２ 凹部に配置された電気的接続を可能にする電極
７０４ 凸部に配置された電気的接続を可能にする電極
８０１ 半導体集積回路が実装されたシリコンチップ
８０２ 電気的受信回路
８０３ 電気的送信回路
８０４，８０５ パッケージ内電気伝送路
８０６，８０７ 光電変換素子

Claims (8)

  1. 半導体集積回路と光集積回路とを実装する実装体と、前記実装体を覆う蓋体とよりなる集積回路パッケージであって、
    前記パッケージの一部若しくは外周の一部に発光部と受光部を有し、
    前記パッケージの基本形状は外周に凸部の出っ張り部分と凹部の切り欠き部分とを有し、
    前記凸部と凹部に前記発光部と受光部が実装され、
    前記凸部と凹部は物理的に接合することができ、このとき２つの集積回路パッケージの発光部と受光部が相対するように接合される集積回路パッケージ。
  2. 請求項１記載の集積回路パッケージにおいて、
    前記凸部と凹部は、物理的な接合部分に前記発光部と受光部に加えて、電源・ＧＮＤ電極を実装し、複数の集積回路パッケージ間で電気的な電源・ＧＮＤをカスケード接続する構造を更に有する集積回路パッケージ。
  3. 請求項１記載の集積回路パッケージにおいて、
    前記凸部と凹部は、物理的な接合部分に前記発光部と受光部に加えて、電気信号の入力・出力用の電極を実装し、複数の集積回路パッケージ間で電気的な信号を接続する構造を更に有する集積回路パッケージ。
  4. 請求項１記載の集積回路パッケージにおいて、
    マザーボードと集積回路パッケージの電気的接続部分は電源・ＧＮＤのみとなる構成が可能である集積回路パッケージ。
  5. 請求項１記載の集積回路パッケージにおいて、
    上面形状が四角形の場合のその外周の４方向に凸部と凹部のブロック接続が可能である集積回路パッケージ。
  6. 請求項１記載の集積回路パッケージにおいて、
    上面形状が四角形の場合のその実装上の上面、下面に任意の受光部と発光部を備えており、複数の集積回路パッケージを重ね合わせた際に受光部と発光部が相対する位置にて実装４方向に凸部と凹部のブロック接続が可能である集積回路パッケージ。
  7. 請求項１記載の集積回路パッケージにおいて、
    従来のメタル伝送を実現するために裏面に複数の信号電極を配した構造を更に有する集積回路パッケージ。
  8. 請求項１記載の集積回路パッケージにおいて、
    前記発光部と受光部は、高速光伝送を実現するために、受光素子及びそのドライバと、発光素子及びそのレシーバと、光路を変更する光学部品とを有する集積回路パッケージ。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5893268A (ja) * 1981-11-30 1983-06-02 Toshiba Corp 光結合集積回路
JPS59171180A (ja) * 1983-03-17 1984-09-27 General Res Obu Erekutoronitsukusu:Kk 光電ブロツク電気回路
JPS63204452A (ja) * 1987-02-20 1988-08-24 Mitsubishi Electric Corp 演算処理装置におけるデ−タ授受方式
US5198684A (en) * 1990-08-15 1993-03-30 Kabushiki Kaisha Toshiba Semiconductor integrated circuit device with optical transmit-receive means
US5834841A (en) * 1990-09-28 1998-11-10 Kabushiki Kaisha Toshiba Semiconductor device enabling temperature control in the chip thereof
JPH04137673A (ja) * 1990-09-28 1992-05-12 Toshiba Corp 半導体装置
JPH04266071A (ja) * 1991-02-21 1992-09-22 Nec Corp 直交実装方式
JPH05129650A (ja) * 1991-11-01 1993-05-25 Sony Corp 回路基板間の情報伝送装置
US6771846B2 (en) * 2001-04-17 2004-08-03 Lucent Technologies Inc. Optical interconnect for mezzanine circuit boards
JP2004022901A (ja) * 2002-06-18 2004-01-22 Seiko Epson Corp 光インターコネクション集積回路、光インターコネクション集積回路の製造方法、電気光学装置および電子機器
JP4574118B2 (ja) * 2003-02-12 2010-11-04 株式会社半導体エネルギー研究所 半導体装置及びその作製方法
JP4589921B2 (ja) * 2003-04-02 2010-12-01 サン・マイクロシステムズ・インコーポレーテッド 対面した半導体チップ間の光通信
JP2005333019A (ja) * 2004-05-20 2005-12-02 Sony Corp 光コネクタおよび光通信装置

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