JP2006140295A - 半導体装置の製造方法 - Google Patents

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Abstract

【課題】半導体チップの取り付け、あるいは取り外しを行う際に、当該半導体チップに係る複数のバンプのみを局所的に加熱溶解させる。
【解決手段】裏面側に光素子１０が実装されたインターポーザ２０の表面側に、半導体チップ３０を配置する。光素子１０は、例えば一般的なリフロー実装プロセスによって実装される。レーザー光４０をレンズアレイ５０を介して、複数のはんだバンプ３２に照射し、当該はんだバンプ３２を溶解させる。レンズアレイ５０は、複数のはんだバンプ３２に対応したレンズ（集光レンズ）５１を持っている。各レンズ５１は、夫々、入射されたレーザー光４０を集光し、対応するはんだバンプ３２に照射する。これにより、レーザー光４０により、複数のはんだバンプ３２をそれぞれ局所的に加熱して溶解でき、裏面側のはんだバンプ１２を溶解させるということはない。
【選択図】 図８

Description

この発明は、複数のバンプを有する半導体チップを基板に実装する際に、あるいはこの複数のバンプを有する半導体装置を基板より取り外す際に適用して好適な半導体装置の製造方法に関する。詳しくは、この発明は、複数のバンプに対応したレンズを持つレンズアレイを介して、この複数のバンプにレーザー光を照射してこの複数のバンプを溶解させることによって、複数のバンプのみを局所的に加熱溶解させることができ、両面実装に関連する種々の制約がなくなり、ボード設計の自由度が増し、ボードの高機能化を実現できるようにした半導体装置の製造方法に係るものである。
従来、ＬＳＩ等の半導体チップ間の信号伝送は、基板配線を介した電気信号によりなされている。しかし、昨今のＭＰＵ(Micro Processing Unit)の高機能化に伴い、半導体チップ間にて必要とされるデータ授受量は著しく増大し、結果として様々な高周波問題が浮上している。
それらの代表的なものとして、ＲＣ(Register and Capacitor)信号遅延、インピーダンスミスマッチング、ＥＭＣ(ElectroMagnetic Compatibility)／ＥＭＩ(ElectroMagnetic Interference)、クロストーク等がある。従来、これらの問題を解決するため、配線位置の最適化、新素材開発などが行われてきた。
しかし近年、上述の配線位置の最適化、新素材開発等の効果は物理的限界に阻まれつつあり、今後システムの高機能化を実現するためには、単純な半導体チップの実装を前提としたボード構造そのものを見直す必要が生じてきている。例えば、以下に簡単に説明する、マルチチップモジュール（ＭＣＭ）化による微細配線結合、各種半導体チップのポリイミド樹脂などを用いた配線の二次元的な封止、一体化による電気配線結合、基板貼り合わせによる半導体チップの三次元結合などが開発されている。
・ＭＣＭ化による微細配線結合
高機能チップを、セラミック・シリコンなどの精密実装基板上に実装し、マザーボード（多層プリント基板）上では形成不可能である微細配線結合を実現する。これによって、配線の狭ピッチ化が可能となり、バス幅を拡げることでデータ授受量が飛躍的に増大する。
・各種半導体チップの封止、一体化による電気配線結合
各種半導体チップをポリイミド樹脂などを用いて二次元的に封止し、一体化し、その一体化された基板上にて微細配線結合を行う。これによって、配線の狭ピッチ化が可能となり、バス幅を拡げることでデータ授受量が飛躍的に増大する。
・半導体チップの三次元結合
各種半導体チップに貫通電極を設け、それぞれを貼り合わせることで積層構造とする。これによって、異種半導体チップ間の結線が物理的に短絡化され、結果として信号遅延などの問題が回避される。ただし、積層化による発熱量増加、半導体チップ間の熱応力などの問題が生じる。
また、信号授受の高速化および大容量化を実現するために、光配線による光伝送結合技術が開発されている（例えば、非特許文献１、非特許文献２参照）。半導体チップ間の信号伝送を光信号で行うことで、電気配線におけるようなＲＣ遅延の問題はなく、伝送速度を大幅に向上させることができる。また、半導体チップ間の信号伝送を光信号で行うことで、電磁波に関する対策を全く必要とせず、比較的自由な配線設計が可能となる。
半導体チップ間に対応する光配線技術には種々の方式がある。例えば、以下に簡単に説明する、アクティブインターポーザ方式、自由空間伝送方式、光コネクタ接続方式、光導波路埋め込み方式、表面実装方式などがある。
・アクティブインターポーザ方式（非特許文献１のｐ．１２５、図７参照）
これは、プリント配線基板（ボード）上に光導波路が実装されている。光素子は、トランシーバーモジュールの裏面に実装され、光導波路の４５°全反射ミラーに対し、精密に位置決めされている。利点としては、既存のプリント配線基板の実装構造上に展開できることが挙げられる。また、懸案点としては、構造が大掛かりなため、コストが高いこと、光軸合わせが困難であること、また電気伝送経路の短縮が困難であり、高周波伝送に不向きであることが挙げられる。
・自由空間伝送方式（非特許文献１のｐ．１２３、図５参照）
これは、プリント配線基板の裏面に光配線基板（石英）を実装し、伝送基板内において光をジグザグに反射させ、信号を伝播させる。光素子アレイ＋自由空間伝送により、原理的には数千レベルの多チャンネル化が可能である。また、光軸合わせを容易にするため、数枚のレンズを組み合わせたハイブリッド光学系を構成している。利点としては、原理的には数千チャネルの多重伝送が可能であること、またハイブリッド光学系を構成しているため、光軸合わせが容易であることが挙げられる。また、懸案点としては、光配線基板が高価であること、反射による信号伝播のため、波形が乱れ易く、伝播損失が大きいこと、また新規開発技術が数多く盛り込まれているため、信頼性に関する実績がほとんど無いことが挙げられる。
・光コネクタ接続方式（非特許文献１のｐ．１２２、図４参照）
これは、ＬＳＩチップの周囲に小型光コネクタを配置し、ＬＳＩチップを実装した後、自由に光路を設定できる光伝送モジュールシステムである。利点としては、コネクタにより精度が保証されており、コストのかかる光軸合わせ工程が不要であること、光ファイバーを用いているため、プリント配線基板間などの中距離伝送が可能であること、また既存のプリント配線基板の実装構造上に展開できることが挙げられる。また、懸案点としては、コネクタモジュールの小型化に限界があり、半導体チップとコネクタ間における電気配線の短縮化が困難であること、高周波伝送用としては不向きであること、伝送媒体として光ファイバーを採用しているため、多バス化に限界が有ること、また構成部品数が多く、バス当たりのコストダウンが困難であることが挙げられる。
・光導波路埋め込み方式（非特許文献１のｐ１２４、図６参照）
これは、光導波路をプリント配線基板に埋め込み、既存のプリント配線基板の実装構造の形態を維持しながら光配線を設ける方法である。光路結合にマイクロレンズを採用し、光軸ズレ許容量を一般実装精度レベルまで緩和させている。利点としては、発光素子をＬＳＩチップの裏面に直接実装しているため、ＬＳＩチップと発光素子間の電気配線経路を極限まで短くできること、またコリメート光結合により、一般実装精度での光軸合わせが可能であることが挙げられる。また、懸案点としては、光配線をプリント配線基板内に設けるため、プリント配線基板の製造やコストダウンが困難であること、光素子の放熱対策が不明であること、またプリント配線基板が脆弱であるため、レンズと光導波路間の光結合損失が変動する可能性が有ることが挙げられる。
・表面実装方式（非特許文献２参照）
これは、光素子を、ＬＳＩチップの裏面に直接貼り付けて機能させ、また、光導波路をプリント配線基板上に直接実装する方式である。既存のプリント配線基板の構造をそのまま維持し、光配線の併設が可能である。利点としては、発光素子をＬＳＩチップの裏面に直接実装しているため、ＬＳＩチップと発光素子間の電気配線経路を極限まで短くできること、構造がシンプルであり、コストダウンが可能であること、また既存のプリント配線基板の実装構造上に展開できることが挙げられる。また、懸案点としては、光素子をＬＳＩチップに直接貼り付けるため、専用のＬＳＩチップの開発が必要であること、また光素子が高温のＬＳＩチップに直接貼り付けられているため、光素子の高温劣化が懸念されることが挙げられる。
上述した各方式は、以下の第１〜第５の理由により、現状では決定力に欠けるものである。
第１に、既存のプリント配線基板の実装構造をそのまま利用できる構造ではないこと。すなわち、プリント配線基板上に光経路を直接積層する構造は、ベースとなるプリント配線基板自体が脆弱であるため、光軸ズレ等の問題が生じて現実的ではない。一方、これまで培われてきたプリント配線基板の構造に変更を加えると、性能、信頼性、高周波性能の確認などに膨大な労力を要する。従って、埋め込み型光導波路など、既存のプリント配線基板を流用できないシステム構造は望ましくない。
第２に、既存の実装プロセスをそのまま利用できる構造ではないこと。一般に、光導波路などの光モジュールは高温プロセスに弱い。上記したようなプリント配線基板と光配線部が一体化した方式では、光モジュールが、はんだリフロー、アンダーフィル樹脂封止などの高温プロセスに曝されることになり、現実には実施が困難である。また、高温プロセスを考慮した材料や部品を採用しなくてはならず、大きな制約条件となる。
第３に、大掛かりな構造物を排除した構造ではないこと。すなわち、プリント配線基板の剛性が低いため、大掛かりな部品による光路構造は、外部応力により光軸ズレを引き起こし易い。従って、上述したようなアクティブインターポーザ方式によるポスト構造は、避けるべきである。
第４に、高密度化が可能な光配線構造ではないこと。すなわち、プリント配線基板上の半導体チップ間の光配線に特化すると、高密度化が不可能な光ファイバーは採用すべきではないと考えられる。光ファイバーを用いた光コネクタ接続方式などは、装置間通信に向けたシステムとして限定されたものとなる。
第５に、ＬＳＩチップ−光素子間の配線長を短くできる構造ではないこと。即ち、ＬＳＩチップ−光素子間の電気配線長を短絡化できない構造では、高周波信号が光素子に到達する前に劣化し、光変換の効果がなくなる。従って、この距離を短くできるシステム構造を構築する必要がある。
そこで、本出願人は、先に、発光素子、受光素子などの光素子が裏面に実装されるインターポーザがＩＣソケットに固定されると共に、光素子に対向するように光導波路がＩＣソケットに配置される、ＩＣソケットをベースとした光結合法を提案した。この場合、光素子が裏面に実装されるインターポーザの表面には、電子部品を構成する半導体チップが実装される。
図１６は、一般的なリフロー実装プロセスを示している。
まず、図１６Ａに示すように、基板５１０にフリップチップ素子（ＦＣ素子）５２０を配置する。この場合、フリップチップ素子５２０の電極パッド５２１にマウントされたはんだバンプ５２２を、基板５１０の電極パッド５１１に軽く押し付ける。次に、図１６Ｂに示すように、フリップチップ素子５２０が配置された基板５１０をリフロー炉５３０に投入して、はんだバンプ５２２を溶解させる。これにより、図１６Ｃに示すように、基板５１０の電極パッド５１１がフリップチップ素子５２０の電極パッド５２１にはんだバンプ５２２を介して接続され、基板５１０へのフリップチップ素子５２０の実装が完了する。
なお、図１７は、リフロー炉５３０内における温度プロファイルの一例を示している。Ｔａは予備加熱を行う期間を示しており、例えば１５０±１０゜Ｃで６０秒程度の予備加熱が行われる。また、Ｔｂは本加熱を行う期間を示しており、例えば２４５±５゜Ｃで１０秒程度の本加熱が行われる。
上述したリフロー実装プロセスを、上述したようにインターポーザの裏面に光素子を実装し、その表面に半導体チップを実装する際に適用することが考えられる。上述したリフロー実装プロセスを両面実装に展開する場合、裏面側素子の落下防止策を施し、同様にリフロー炉に投入する。
ところで、リフロー実装プロセスにおいて、配慮しなくてはならない問題として、“単素子の内外部におけるバンプ温度のばらつき”がある。
一般的に、フリップチップ実装における温度変化に関しては、素子外部のバンプに対し素子内部のバンプの方が、反応が遅く、また温度上昇も少ない。これは、素子が持つ熱容量に起因した現象であるが、素子の高機能化に伴いサイズが大きくなった昨今、このバンプ温度のばらつきを抑制する事が困難となりつつある。さらに、基板に実装されるフリップチップ素子として大小様々な形状のものが混在するため、それら素子間の温度ばらつきの抑制問題が絡んでいることも事象の解決を難しくしている。
図１８は、両面リフロー実装プロセスを示している。
まず、図１８Ａに示すように、基板５１０の裏面側にフリップチップ素子５２０ｂを配置し、基板５１０の表面側にフリップチップ素子５２０ｆを配置する。この場合、フリップチップ素子５２０ｂの電極パッド５２１ｂにマウントされたはんだバンプ５２２ｂを、基板５１０の裏面の電極パッド５１１ｂに軽く押し付け、さらに例えばフラックス５２３ｂ等を用いてフリップチップ素子５２０ｂを固定し、その落下を防止する。また、フリップチップ素子５２０ｆの電極パッド５２１ｆにマウントされたはんだバンプ５２２ｆを、基板５１０の表面の電極パッド５１１ｆに軽く押し付ける。
次に、図１８Ｂに示すように、フリップチップ素子５２０ｆ，５２０ｂが配置された基板５１０をリフロー炉５３０に投入して、はんだバンプ５２２ｆ，５２２ｂを溶解させる。なお、この図１８Ｂは、温度変化がし難い素子内部のはんだバンプ５２２ｆの溶解が素子外部のはんだバンプ５２２ｆより遅れたために、基板５１０に対してフリップチップ素子５２０ｆの一端が浮き上がってしまった状態を示している。
図１８Ｃは、リフロー後の状態を示している。この例は、上述したようにリフローの段階で、基板５１０に対してフリップチップ素子５２０ｆ，５２０ｂのそれぞれの一端が浮き上がり、接続不良が発生した状態を示している。
このように、リフロー実装プロセスは、フリップチップ素子のサイズの大型化に伴って素子内外部のバンプを均一に加熱することが困難となり、上述したように接続不良が発生するおそれもあった。
従来、基板にフリップチップ素子を実装する際に、ＹＡＧレーザー（例えば、波長は１．０６μｍ）等の高出力レーザー光を用いたレーザー実装法が提案されている（例えば、特許文献３参照）。
日経エレクトロニクス、"光配線との遭遇"２００１年１２月３日の１２２頁〜１２５頁、図４〜図７ NTT R&D, vol.48, no.3, pp.271-280 (1999) 特開２００４−２５５４６１号公報
図１９は、上述したレーザー実装法を併用した両面実装プロセスの一例を示している。この図１９において、図１８と対応する部分には同一符号を付して示している。
まず、図１９Ａに示すように、リフロー実装プロセスにより裏面側にフリップチップ素子（半導体チップ）５２０ｂが実装された基板５１０の表面側に、フリップチップ素子（半導体チップ）５２０ｆを配置する。この場合、フリップチップ素子５２０ｆの電極パッド５２１ｆにマウントされたはんだバンプ５２２ｆを、基板５１０の表面の電極パッド５１１ｆに軽く押し付ける。
次に、図１９Ｂに示すように、レーザー光５５０を集光レンズ５６０を介して、複数のはんだバンプ５２２ｆに照射し、当該はんだバンプ５２２ｆを溶解させる。この場合、レーザー光５５０は集光レンズ５６０に平行光で入射される。
ここで、フリップチップ素子５２０ｆのサイズが小さい場合には、複数のはんだバンプ５２２ｆの局所的加熱を良好に行うことができ、基板５１０の裏面側に実装されたフリップチップ素子５２０ｂに係るはんだバンプ５２２ｂを溶解させるということはない。しかし、フリップチップ素子５２０ｆのサイズが大きくなると、必然的にレーザー光５５０のフォーカスサイズが大きくなり、同時に加熱部となる焦点深度が深くなるため、複数のはんだバンプ５２２ｆにレーザー光５５０を照射して溶解させる際に、基板５１０の裏面側に実装されたフリップチップ素子５２０ｂに係るはんだバンプ５２２ｂを溶解させてしまい、接続不良を発生するおそれがある。図１９Ｂの破線Ｗは、加熱範囲を示している。
図１９Ｃは、レーザー光５５０を照射した後の状態を示している。この例は、フリップチップ素子５２０ｆのサイズが大きく、上述したようにレーザー光５５０の照射時に、基板５１０の表面側に実装すべきフリップチップ素子５２０ｆに係るはんだバンプ５２２ｆだけでなく、基板５１０の裏面側に既に実装されているフリップチップ素子５２０ｂに係るはんだバンプ５２２ｂをも溶解させ、その結果当該フリップチップ素子５２０ｂの一端が浮き上がって接続不良が発生した状態を示している。
この発明の目的は、例えば両面素子実装に関連する種々の制約をなくしてボード設計の自由度を増し、ボードの高機能化を実現することにある。
この発明に係る半導体装置の製造方法は、複数のバンプを有する半導体チップを基板に実装する際に、あるいは複数のバンプを有する半導体チップを基板より取り外す際に、複数のバンプに対応したレンズを持つレンズアレイを介して、複数のバンプにレーザー光を照射してこの複数のバンプを溶解させるものである。
この発明は、複数のバンプを有する半導体チップを基板に実装する際に適用できる。また、この発明は、複数のバンプを有する半導体チップを基板より取り外す際に適用できる。半導体チップの複数のバンプには、当該複数のバンプに対応したレンズを持つレンズアレイを介してレーザー光が照射される。例えば、レーザー光は、レンズアレイに平行光で入射される。レンズアレイを構成する一つのレンズは、一個のバンプ、あるいは複数個のバンプに対応するようにされる。
例えば、レンズアレイに入射されるレーザー光の径は、少なくとも、レンズアレイが持つ複数のレンズにこのレーザー光が同時に入射し得る径とされる。また例えば、レンズアレイに入射されるレーザー光の径は、レンズアレイが持つ複数のレンズに同時に入射できない径とされ、レーザー光はレンズアレイ上を高速に走査するようにされる。
これにより、半導体チップのサイズが大きい場合であっても、各々のバンプのみを局所的に加熱溶解させることができる。そのため、例えば両面実装に関連する種々の制約がなくなり、ボード設計の自由度が増し、ボードの高機能化を実現できる。
なお例えば、レンズアレイは、半導体チップの複数のバンプに対応したレンズのみを有するものとされる。この場合、不必要な部分の加熱を回避でき、それによる不都合の発生を防止できる。また例えば、レンズアレイは、半導体チップの全面に対応してレンズを有するものとされる。この場合、バンプの配置パターンに拘わらず同一のレンズアレイを用いて半導体チップの実装を行うことができ、レンズアレイの汎用性を高めることができる。
この発明によれば、複数のバンプに対応したレンズを持つレンズアレイを介して、この複数のバンプにレーザー光を照射してこの複数のバンプを溶解させるものであり、複数のバンプのみを局所的に加熱溶解させることができ、例えば両面実装に関連する種々の制約がなくなり、ボード設計の自由度が増し、ボードの高機能化を実現できる。
図１は、この発明が適用された光電複合装置１００の概略断面図を示している。
この光電複合装置１００は、プリント配線基板（マザーボード）１０１上に実装されるＩＣソケット１０２ａ，１０２ｂと、これらＩＣソケット１０２ａ，１０２ｂに設置されるレンズ一体型の光導波路アレイ１０３とを有している。ＩＣソケット１０２ａ，１０２ｂは、それぞれ、十字型の溝状の凹部１０２ｄを持つ凹凸構造とされている。ＩＣソケット１０２ａ，１０２ｂは、従来周知のように、例えば、絶縁性樹脂、例えばガラス入りＰＥＳ（ポリエチレンスルフィド）樹脂、ガラス入りＰＥＴ（ポリエチレンテレフタレート）樹脂などを用い、凹凸構造を有する金型を用いて形成される。
光導波路アレイ１０３は、後述するように、複数チャネル分の光導波路を備えている。この光導波路アレイ１０３は、ＩＣソケット１０２ａとＩＣソケット１０２ｂとの間に架け渡されている。この光導波路アレイ１０３の両端部は、それぞれ、ＩＣソケット１０２ａ，１０２ｂの溝状の凹部１０２ｄに配置される。この光導波路アレイ１０３は、後述するようにコア層を上下のクラッド層で挟んだ構造とされているが、上側のクラッド層と一体的にレンズ１０４が形成されている。
また、光電複合装置１００は、ＩＣソケット１０２ａ，１０２ｂの凸面上にそれぞれ固定されるインターポーザ（基板）１０５ａ，１０５ｂを有している。インターポーザ１０５ａの裏面には光素子としての発光素子アレイ１０６および受光素子アレイ１０７が実装されており、その表面には半導体チップ１０８ａ、例えばＣＰＵが実装されている。この場合、発光素子アレイ１０６および受光素子アレイ１０７は、インターポーザ１０５ａの内部を介して、半導体チップ１０８ａに接続されている。なお、半導体チップ１０８ａの上面にはヒートシンクとしてのアルミニウム製のフィン１０９が設置されている。
同様に、インターポーザ１０５ｂの裏面には光素子としての発光素子アレイ１０６および受光素子アレイ１０７が実装されており、その表面には半導体チップ１０８ｂが実装されている。この場合、発光素子アレイ１０６および受光素子アレイ１０７は、インターポーザ１０５ｂの内部を介して、半導体チップ１０８ｂに接続されている。
発光素子アレイ１０６は、発光素子、例えば面発光レーザーが複数個配列された構成となっている。また、受光素子アレイ１０７は、受光素子、例えばフォトダイオードが複数個配列された構成となっている。上述した光導波路アレイ１０３は、上述した発光素子アレイ１０６の各発光素子、および受光素子アレイ１０７の各受光素子に、それぞれ、各チャネルの光導波路が対向するように設置される。ここで、発光素子は、光導波路に入射する光信号を発光する。受光素子は光導波路から出射された光信号を受光する。
次に、上述した光電複合装置１００におけるインターポーザ１０５ａ，１０５ｂ、および光導波路アレイ１０３の位置決め機構について説明する。
インターポーザ１０５ａ，１０５ｂは、その裏面に下方に向かって植立された位置決め用ピン１１１を有している。この位置決め用ピン１１１は、例えばインターポーザ１０５ａ，１０５ｂの裏面に設けられた金属パッド（図１には図示せず）にはんだ付されることで、当該インターポーザ１０５ａ，１０５ｂの裏面に取り付けられている。この位置決め用ピン１１１は、後述する光導波路アレイ１０３に形成されている位置決め用貫通穴１１３を通過できる第１の径の先端部１１１ｔと、その位置決め用貫通穴１１３を通過できない第２の径の基部１１１ｂとからなっている。基部１１１ｂがインターポーザ１０５ａ，１０５ｂにはんだ付されている。
また、ＩＣソケット１０２ａ，１０２ｂの凹部１０２ｄの底面に、上述したインターポーザ１０５ａ，１０５ｂの位置決め用ピン１１１を挿入するための位置決め用穴１１２を有している。この位置決め用穴１１２の径は、位置決め用ピン１１１の先端部１１１ｔの径より若干小さく形成されている。例えば、位置決め用ピン１１１の先端部１１１ｔの直径が２．１mm（φ＝２．１mm）であるとき、位置決め用穴１１２の直径は２．０mm（φ＝２．０mm）とされる。これにより、位置決め用ピン１１１の先端部１１１ｔが位置決め用穴１１２に挿入される際には、位置決め用穴１１２の樹脂変形によって圧入状態となり、位置決め後のガタが抑制される。
また、光導波路アレイ１０３は、両端部に、上述したインターポーザ１０５ａ，１０５ｂの位置決め用ピン１１１を通すための位置決め用貫通穴１１３を有している。この位置決め用貫通穴１１３の径は、上述した位置決め用穴１１２の径と同様に、位置決め用ピン１１１の先端部１１１ｔの径より若干小さく形成されている。例えば、位置決め用ピン１１１の先端部１１１ｔの直径が２．１mm（φ＝２．１mm）であるとき、位置決め用貫通穴１１３の直径は２．０mm（φ＝２．０mm）とされる。これにより、位置決め用ピン１１１の先端部１１１ｔが位置決め用貫通穴１１３を通る際には、位置決め用貫通穴１１３の樹脂変形によって圧入状態となり、位置決め後のガタが抑制される。
インターポーザ１０５ａ，１０５ｂ、および光導波路アレイ１０３の位置決めは、上述したインターポーザ１０５ａ，１０５ｂの位置決め用ピン１１１が、光導波路アレイ１０３の位置決め用貫通穴１１３を貫通してＩＣソケット１０２ａ，１０２ｂの位置決め用穴１１２に挿入されることで行われる。
この場合、位置決め用ピン１１１の基部１１１ｂおよび先端部１１１ｔの境界の段差部分で光導波路アレイ１０３はＩＣソケット１０２ａ，１０２ｂの面に押圧された状態となる。これにより、光導波路アレイ１０３がＩＣソケットの面から浮き上がることを防止でき、各光導波路の光入射面や光出射面が傾くことによる光量損失を回避できる。
なお、詳細説明は省略するが、インターポーザ１０５ａ，１０５ｂは、それぞれ、例えばその四隅にＩＣソケット１０２ａ，１０２ｂ側への付勢力が与えられ、ＩＣソケット１０２ａ，１０２ｂに押し付けられた状態で、当該ＩＣチケット１０２ａ，１０２ｂ上に固定される。
図２は、上述した光電複合装置１００の概略斜視図を示している。なお、この図２においては、プリント配線基板１０１およびアルミニウム製のフィン１０９の図示は省略している。
次に、上述した光電複合装置１００を構成する各部材について、さらに詳細に説明する。図３Ａ，Ｂは、ＩＣソケット１０２（ＩＣソケット１０２ａ，１０２ｂのそれぞれに対応）の構成を示している。図３Ａは、ＩＣソケット１０２を表面側から見た概略斜視図であり、図３ＢはＩＣソケット１０２を裏面側から見た概略斜視図である。
ＩＣソケット１０２の表面側は、図３Ａに示すように、十字型の溝状の凹部１０２ｄを持つ凹凸構造とされている。凹部１０２ｄの深さは、光導波路アレイ１０３の厚さよりも大きくされ、実装時に、光導波路アレイ１０３と、発光素子アレイ１０６および受光素子アレイ１０７との間に空間が形成されるようになされる。
このＩＣソケット１０２の凸面には、この凸面上に固定されるインターポーザ１０５ａ，１０５ｂ（図１参照）の裏面に設けられた電極パッド１５１との電気的接触をとるための、棒状、板バネ状、渦巻き状などの電極ピン１２１が複数個設けられている。なお、図３Ａには、棒状の電極ピン１２１を示している。
また、このＩＣソケット１０２の裏面には、図３Ｂに示すように、プリント配線基板１０１（図１参照）上の電極との電気的接続をとるための、例えばはんだバンプ等の電極コンタクト１２２が複数個設けられている。この電極コンタクト１２２は、上述の凸面に設けられている電極ピン１２１とＩＣソケット１０２内で電気的に接続されている。
また、このＩＣソケット１０２の凹部１０２ｄの底面には、図３Ａに示すように、上述したインターポーザ１０５ａ，１０５ｂの裏面に設けられた位置決め用ピン１１１を挿入するための位置決め用穴１１２が設けられている。後述するように、インターポーザ１０５ａ，１０５ｂの裏面には、それぞれ８本の位置決め用ピン１１１が設けられているので、位置決め用穴１１２も８個設けられている。なお、図３Ａには、４個のみ示されている。
なお、このＩＣソケット１０２には、十字型の溝状の凹部１０２ｄを利用して、最大４方向から４本の光導波路アレイ１０３（図１参照）を設置できるようになっている。そのため、上述した８個の位置決め用穴１１２のうち、それぞれの方向に対応した２個ずつの位置決め用穴１１２は、それぞれの方向から設置される光導波路アレイ１０３に対応した２本の位置決め用ピン１１１を挿入するために用いられる。
図４Ａ，Ｂは、インターポーザ１０５（インターポーザ１０５ａ，１０５ｂのそれぞれに対応）の構成を示している。図４Ａは、インターポーザ１０５を表面側から見た概略斜視図であり、図４Ｂはインターポーザ１０５を裏面側から見た概略斜視図である。
インターポーザ１０５の表面には、図４Ａに示すように、半導体チップ１０８（半導体チップ１０８ａ，１０８ｂに相当）が実装されている。なお、実装される半導体チップの個数は１個に限られるものではない。また、このインターポーザ１０５の裏面には、図４Ｂに示すように、発光素子アレイ１０６および受光素子アレイ１０７が実装されている。上述したように、インターポーザ１０５には最大４方向から４本の光導波路アレイ１０３を設置できるようになっているので、このインターポーザ１０５の裏面には、それぞれの方向から設置される光導波路アレイ１０３に対応して、４組の発光素子アレイ１０６および受光素子アレイ１０７が実装されている。これら発光素子アレイ１０６および受光素子アレイ１０７は、インターポーザ１０５を介して、半導体チップ１０８に接続されている。
また、このインターポーザ１０５の裏面には、図４Ｂに示すように、上述したＩＣソケット１０２の凸面に設けられた電極ピン１２１（図３参照）との電気的接触をとるための電極パッド１５１が複数個設けられている。
また、このインターポーザ１０５の裏面には、図４Ｂに示すように、金属製の位置決め用ピン１１１が下方に向かって植立されている。この位置決め用ピン１１１は、上述したＩＣソケット１０２に設けられた８個の位置決め用穴１１２に対応して、８本設けられている。
図５Ａ，Ｂは、光導波路アレイ１０３の構成を示している。図５Ａは、光導波路アレイ１０３を表面側から見た概略斜視図であり、図５Ｂは、光導波路アレイ１０３の概略平面図である。
光導波路アレイ１０３の、両端部には、それぞれ、上述したインターポーザ１０５（インターポーザ１０５ａ，１０５ｂ）の位置決め用ピン１１１（図４参照）を通すための位置決め用貫通穴１１３が設けられている。各端部には、位置決め用貫通穴１１３として、第１の穴１１３ｐおよび第２の穴１１３ｑが、幅方向に所定の間隔を空けて設けられている。
ここで、第１の穴１１３ｐは丸穴とされる。例えば、位置決め用ピン１１１の先端部１１１ｔの直径が２．１mmであるとき、この第１の穴１１３ｐはその直径が２．０mmとされる。また、第２の穴１１３ｑは、長径方向が光導波路アレイ１０３の幅方向と一致するように形成された長穴とされる。例えば、位置決め用ピン１１１の先端部１１１ｔの直径が２．１mmであるとき、この第２の穴１１３ｑはその短径が２．０mmとされ、その長径が３．０mmとされる。
この光導波路アレイ１０３の第１の穴１１３ｐにインターポーザ１０５の第１の位置決め用ピン１１１を貫通させるだけでなく、この光導波路アレイ１０３の第２の穴１１３ｑにインターポーザ１０５の第２の位置決め用ピン１１１を貫通させることで、光導波路アレイ１０３の周り止めを行うことができる。また、第２の穴１１３ｑを長穴とすることで、インターポーザ１０５の第１、第２の位置決め用ピン１１１，１１１の幅方向の位置ずれを吸収できる。
次に、図６を参照して、光導波路アレイ１０３、発光素子アレイ１０６および受光素子アレイ１０７の詳細構成について説明する。
図６Ｃは光導波路アレイ１０３を表面側から見た斜視図、図６Ｄは光導波路アレイ１０３を横方向（長手方向）に切った断面図、図６Ｅは光導波路アレイ１０３を縦方向（幅方向）に切った断面図である。図６Ｃは光導波路アレイ１０３の片方の端部のみを示しているが、もう片方の端部も同様に構成されている。
光導波路アレイ１０３は、基本的には、コア層１３１を、上下のクラッド層１３２，１３３で挟み込んだ構造とされている。この場合、コア層１３１の屈折率がクラッド層１３２，１３３の屈折率より高くされることで、光導波路が構成される。例えば、コア層１３１の材料としてＵＶ硬化光学用樹脂（例えば、屈折率は１．６）が使用され、クラッド層１３２，１３３の材料として光学用射出成型樹脂（例えば、屈折率は１．５）が使用される。
コア層１３１には、複数チャネルの光導波路、つまり複数本の送信用光導波路１３５および複数本の受信用光導波路１３６が形成されている。なお、他方の端部では、送信用光導波路１３５は受信用光導波路１３６となり、受信用光導波路１３６は送信用光導波路１３５となる。
この場合、送信用光導波路１３５および受信用光導波路１３６は、光導波路アレイ１０３の幅方向に交互に配置されている。また、光導波路アレイ１０３の幅方向に並ぶ複数本の送信用光導波路１３５の端部位置が長さ方向に順次ずれるようにされている。同様に、光導波路アレイ１０３の幅方向に並ぶ複数本の受信用光導波路１３６の端部位置が長さ方向に順次ずれるようにされている。また、複数本の送信用導波路１３５の端部は、複数本の受信用導波路１３６の端部より、光導波路アレイ１０３の端部側に位置するようにされている。
送信用光導波路１３５の端部１３５ａは４５゜ミラー面とされている。これにより、発光素子アレイ１０６の発光素子で発生された光信号をこの端部１３５ａで光導波路１３５の長手方向側に反射させることができ、当該光信号を効率よく送信できる。また、受信用光導波路１３６の端部１３６ａも４５゜ミラー面とされている。これにより、光導波路１３６で伝送されてきた光信号をこの端部１３６ａで受光素子アレイ１０７の受光素子側に反射させることができ、当該光信号を効率よく受信できる。
また、各送信用光導波路１３５の端部１３５ａおよび各受信用光導波路１３６の端部１３６ａにそれぞれ対応して、上側のクラッド層１３２と一体的にレンズ１０４が形成されている。この場合、送信用光導波路１３５の端部１３５ａに対応したレンズ１０４は、発光素子アレイ１０６の発光素子側からの平行光を当該端部１３５ａに集光する集光レンズの働きをする。一方、受信用光導波路１３６の端部１３６ａに対応したレンズ１０４は、当該端部１３６ａからの発散光を平行光にするコリメートレンズの働きをする。
また、光導波路アレイ１０３の端部において、上側のクラッド層１３２の両側および前側が下方に延長され、両側面および前面に所定の高さの壁板１３７が形成されている。このように壁板１３７が形成されることで、光導波路アレイ１０３がＩＣソケット１０２ａ，１０２ｂの面に押し付けられた状態でも、光導波路１３５，１３６の部分は、ＩＣソケット１０２ａ，１０２ｂの面から浮いた状態に置かれ、破損などを良好に回避できる。
なお、位置決め用貫通穴１１３としての第１の穴１１３ｐおよび第２の穴１１３ｑは、上側のクラッド層１３２に形成される。
図６Ａは、発光素子アレイ１０６およびそれに装着されるレンズアレイ１４１（図１には図示せず）を示している。発光素子アレイ１０６は、上述した光導波路アレイ１０３の複数本の送信用光導波路１３５の端部１３５ａに対応して、複数個の発光素子１６１を備えている。この発光素子１６１は例えば面発光レーザーであって、下面側から光信号としてのレーザー光が出射される。また、この発光素子アレイ１０６の上面側には、各発光素子１６１に金属配線を介して接続された電極パッド１６２が設けられている。また、レンズアレイ１４１には、発光素子アレイ１０６の複数個の発光素子１６１にそれぞれ対応した複数個のレンズ１４２が形成されている。このレンズ１４２は、発光素子１６１からの発散光を平行光にするコリメートレンズの働きをする。
図６Ｂは、受光素子アレイ１０７およびそれに装着されるレンズアレイ１４３（図１には図示せず）を示している。受光素子アレイ１０７は、上述した光導波路アレイ１０３の複数本の受信用光導波路１３６の端部１３６ａに対応して、複数個の受光素子１６３を備えている。この受光素子１６３は例えばフォトダイオードであって、下面側から光信号としてのレーザー光が入射される。また、この受光素子アレイ１０７の上面側には、各受光素子１６３に金属配線を介して接続された電極パッド１６４が設けられている。また、レンズアレイ１４３には、受光素子アレイ１０７の複数個の受光素子１６３にそれぞれ対応した複数個のレンズ１４４が形成されている。このレンズ１４４は、光導波路アレイ１０３の受信用光導波路１３６側からの平行光を受光素子１６３の光入射面に集光する集光レンズの働きをする。
次に、図１に示す光電複合装置１００の製造方法の一例について説明する。
まず、プリント配線基板１０１上に、ＩＣソケット１０２ａ，１０２ｂを実装する。この場合、プリント配線基板１０１上の電極とＩＣソケット１０２ａ，１０２ｂの裏面の電極コンタクト１２２とを位置合わせして、プリント配線基板１０１上の電極とＩＣソケット１０２ａ，１０２ｂとが電気的に接続されるように実装する。なお、プリント配線基板１０１上には、予めその他の電子部品などの実装および電気配線を行っておく。
次に、ＩＣソケット１０２ａ，１０２ｂに光導波路アレイ１０３を設置し、これらＩＣソケット１０２ａ，１０２ｂ間に光導波路アレイ１０３が架け渡された状態とする。この場合、光導波路アレイ１０３の両端部は、それぞれ、ＩＣソケット１０２ａ，１０２ｂの溝状の凹部１０２ｄに配置される。この場合、ＩＣソケット１０２ａ，１０２ｂに設置される光導波路アレイ１０３の長さが、これらＩＣソケット１０２ａ，１０２ｂの距離より長いことが望ましい。これにより、光導波路アレイ１０３を撓ませた状態で固定でき、ＩＣソケット１０２ａ，１０２ｂのプリント配線基板１０１上における位置決め誤差を吸収できる。
次に、ＩＣソケット１０２ａの凸面上にインターポーザ１０５ａを固定する。この場合、インターポーザ１０５ａの裏面に設けられている８本の位置決め用ピン１１１の先端部１１１ｔが、ＩＣソケット１０２ａの凹部１０２ｄの底面に設けられた位置決め用穴１１２に挿入されることで、インターポーザ１０５ａの位置決めが行われる。なおこの場合、光導波路アレイ１０３に対応した２本の位置決め用ピン１１１は、当該光導波路アレイ１０３の位置決め用貫通穴１１３（第１の穴１１３ｐ、第２の穴１１３ｑ）を通された後に、位置決め用穴１１２に挿入される。これにより、光導波路アレイ１０３の位置決めも同時に行われる。
なお、このようにＩＣソケット１０２ａの凸面上にインターポーザ１０５ａが固定されるとき、このインターポーザ１０５ａには、例えばその四隅にＩＣソケット１０２ａ側への付勢力が与えられ、当該インターポーザ１０５ａはＩＣソケット１０２ａに押し付けられた状態とされる。
次に、インターポーザ１０５ａの表面に実装されている半導体チップ１０８ａの上面に、アルミニウム製のフィン１０９を設置する。これにより、半導体チップ１０８ａで発生される熱をフィン１０９を通して効率的に放熱できるようになる。
次に、ＩＣソケット１０２ｂの凸面上にインターポーザ１０５ｂを固定する。この場合、インターポーザ１０５ｂの裏面に設けられている８本の位置決め用ピン１１１の先端部１１１ｔが、ＩＣソケット１０２ｂの凹部１０２ｄの底面に設けられた位置決め用穴１１２に挿入されることで、インターポーザ１０５ｂの位置決めが行われる。なおこの場合、光導波路アレイ１０３に対応した２本の位置決め用ピン１１１は、当該光導波路アレイ１０３の位置決め用貫通穴１１３（第１の穴１１３ｐ、第２の穴１１３ｑ）を通された後に、位置決め用穴１１２に挿入される。これにより、光導波路アレイ１０３の位置決めも同時に行われる。
なお、このようにＩＣソケット１０２ｂの凸面上にインターポーザ１０５ｂが固定されるとき、このインターポーザ１０５ｂには例えばその四隅にＩＣソケット１０２ｂ側への付勢力が与えられ、当該インターポーザ１０５ｂはＩＣソケット１０２ｂに押し付けられた状態とされる。
図７は、インターポーザ１０５ａ，１０５ｂの両面実装構造を概略的に示している。ここでは、インターポーザ１０５ａの裏面側には発光素子アレイ１０６のみを示し、逆にインターポーザ１０５ｂの裏面側には受光素子アレイ１０７のみを示している。この図７において、図１、図６と対応する部分には同一符号を付し、適宜その説明を省略する。
インターポーザ１０５ａの表面側には半導体チップ１０８ａが実装されている。この場合、インターポーザ１０５ａの表面の電極パッド１５２ａと半導体チップ１０８ａの下面の電極パッド１８１ａとの間にはんだバンプ１５４ａが介在され、半導体チップ１０８ａはインターポーザ１０５ａの表面にはんだ付される。このインターポーザ１０５ａの裏面には発光素子アレイ１０６が実装されている。この場合、インターポーザ１０５ａの裏面の電極パッド１５３ａと発光素子アレイ１０６の上面の電極パッド１６２との間にはんだバンプ１５５ａが介在され、発光素子アレイ１０６はインターポーザ１０５ａの裏面にはんだ付される。なお、この発光素子アレイ１０６の下面にレンズアレイ１４１が装着されている。
また、インターポーザ１０５ｂの表面には半導体チップ１０８ｂが実装されている。この場合、インターポーザ１０５ｂの表面の電極パッド１５２ｂと半導体チップ１０８ｂの下面の電極パッド１８１ｂとの間にはんだバンプ１５４ｂが介在され、半導体チップ１０８ｂはインターポーザ１０５ｂの表面にはんだ付される。このインターポーザ１０５ｂの裏面には受光素子アレイ１０７が実装されている。この場合、インターポーザ１０５ｂの裏面の電極パッド１５３ｂと受光素子アレイ１０７の上面の電極パッド１６４との間にはんだバンプ１５５ｂが介在され、受光素子アレイ１０７はインターポーザ１０５ｂの裏面にはんだ付される。なお、この受光素子アレイ１０７の下面にレンズアレイ１４３が装着されている。
上述した光電複合装置１００（図１、図６、図７参照）の動作を説明する。
ＩＣソケット１０２ａ側で、半導体チップ１０８ａからの電気信号はインターポーザ１０５ａの内部を通ってその裏面に実装された発光素子アレイ１０６の発光素子（例えば面発光レーザー）１６１に供給され、この発光素子１６１からは電気信号に対応して強度変調された光信号が発生される。
この発光素子１６１からの光信号は発光素子アレイ１０６に装着されたレンズアレイ１４１のレンズ１４２により発散光から平行光とされる。この平行光は光導波路アレイ１０３の上面側のクラッド層１３２と一体的に形成されたレンズ１０４により送信用光導波路１３５の端部（４５゜ミラー面）１３５ａに集光され、光導波路１３５の長手方向側に反射される。これにより、ＩＣソケット１０２ａ側の発光素子アレイ１０６の発光素子１６１で発生された光信号は、送信用光導波路１３５を通じて、ＩＣソケット１０２ｂ側に送信される。
ＩＣソケット１０２ｂ側で、受信用光導波路１３６（ＩＣソケット１０２ａ側では送信用光導波路１３５）を通じて送られてくる光信号は、端部（４５゜ミラー面）１３６ａで受光素子アレイ１０７の受光素子１６３側に反射される。この反射された光信号は光導波路アレイ１０３の上面側のクラッド層１３２と一体的に形成されたレンズ１０４により発散光から平行光とされる。この平行光は受光素子アレイ１０７に装着されたレンズアレイ１４３のレンズ１４４で集光されて受光素子（例えばフォトダイオード）１６３の光入射面に入射される。
そして、その光信号は受光素子１６３で電気信号に変換される。この電気信号は、インターポーザ１０５ｂの内部を通ってその表面に実装された半導体チップ１０８ｂに供給される。これにより、ＩＣソケット１０２ａ側のインターポーザ１０５ａに実装された半導体チップ１０８ａからの電気信号が、ＩＣソケット１０２ｂ側のインターポーザ１０５ｂに実装された半導体チップ１０８ｂに供給される。
なお、説明は省略するが、ＩＣソケット１０２ｂ側の半導体チップ１０８ｂからＩＣソケット１０２ａ側の半導体チップ１０８ａにも、同様にして電気信号が供給される。
次に、インターポーザ１０５ａ，１０５ｂにおける両面実装プロセスを、図８を参照して説明する。
まず、図８Ａに示すように、裏面側に光素子１０（発光素子アレイ１０６、受光素子アレイ１０７に対応）が実装されたインターポーザ２０（インターポーザ１０５ａ，１０５ｂに対応）の表面側に、半導体チップ３０（半導体チップ１０８ａ，１０８ｂに対応）を配置する。この場合、半導体チップ３０の電極パッド３１にマウントされたはんだバンプ３２を、インターポーザ２０の表面の電極パッド２２に軽く押し付ける。
なお、光素子１０は、一般的なリフロー実装プロセス（図１６参照）により、インターポーザ２０の裏面側に実装される。この場合、インターポーザ２０の裏面の電極パッド２１と光素子１０の上面の電極パッド１１との間にはんだバンプ１２が介在され、光素子１０はインターポーザ２０の裏面にはんだ付される。
ここで、図９を参照して、インターポーザ２０の裏面側に光素子１０を実装するリフロー実装プロセスの詳細を説明する。
インターポーザ２０側の処理を説明する。まず、図９Ａに示すように、インターポーザ２０を用意する。次に、図９Ｂに示すように、このインターポーザ２０の裏面の電極パッド２１に対してはんだ２３をプリコーティングする。次に、図９Ｃに示すように、複数個の電極パッド２１（図９Ａ〜Ｃには図面の簡単化のために電極パッド２１を１個だけ示しているが実際には複数個ある）にプリコーティングされたはんだ２３の高さを揃える。次に、図９Ｄに示すように、フラックス２４をコーティングする。
光素子１０側の処理を説明する。まず、図９Ｅに示すように、光素子１０を用意する。次に、図９Ｆに示すように、この光素子１０の表面の電極パッド１１にはんだバンプ１２をマウントする。
次に、インターポーザ２０に光素子１０を実装する処理を説明する。まず、図９Ｇに示すように、図９Ｄに示すようにフラックス２４のコーティング処理が施されたインターポーザの表面２０に、図９Ｆに示すようにはんだバンプ１２のマウント処理が施された光素子１０を配置する。この場合、光素子１０の電極パッド１１にマウントされたはんだバンプ１２を、インターポーザ２０の電極パッド２１上のはんだ２３に軽く押し付ける。
次に、図９Ｈに示すように、図９Ｇに示すように光素子１０が配置されたインターポーザ２０をリフロー炉（図示せず）に投入して、はんだバンプ１２（はんだ２３も含む）を溶解させる。そして、図９Ｉに示すように、フラックス２３を洗浄し、その後に、図９Ｊに示すように、インターポーザ２０と光素子１０との間にフィラー（充填材）２５を充填する。これにより、インターポーザ２０への光素子１０の実装が完了する。
図８に戻って、上述したようにインターポーザ２０の表面側に半導体チップ３０が配置されるが、この状態は、例えば、上述した図９Ｇの状態に対応している。すなわち、インターポーザ２０に関しては、はんだプリコーティング処理、フラットニング処理、さらにはフラックスのコーティング処理が施されている（図９Ａ〜Ｄ参照）。また、半導体チップ３０に関しては、バンプマウント処理が施されている（図９Ｅ，Ｆ参照）。
次に、図８Ｂに示すように、レーザー光４０をレンズアレイ５０を介して、複数のはんだバンプ３２に照射し、当該はんだバンプ３２を溶解させる。例えば、レーザー光４０はレンズアレイ５０に平行光で入射される。レンズアレイ５０は、複数のはんだバンプ３２に対応したレンズ（集光レンズ）５１を持っている。
ここで、はんだバンプ３２とレンズ５１とは必ずしも一対一に対応している必要はなく、例えばはんだバンプ３２の数個に一個のレンズ５１が対応していてもよい。レンズアレイ５０に入射されるレーザー光４０の径は、少なくとも、このレンズアレイ５０が持つ複数のレンズ５１にレーザー光４０を同時に入射し得る径とされる。
この場合、各レンズ５１は、それぞれ、入射されたレーザー光４０を集光し、対応するはんだバンプ３２に照射する。これにより、レーザー光４０により、複数のはんだバンプ３２をそれぞれ局所的に加熱して溶解でき、裏面側のはんだバンプ１２を溶解させるということはない。図８Ｂの破線Ｗは、加熱範囲を示している。
なお例えば、レンズアレイ５０は、複数のはんだバンプ３２に対応したレンズ５１のみを有するものとされる。この場合、半導体チップ３０の電極パッド３１にマウントされたはんだバンプ３２が例えば図１０Ａに示すようなパターンにあるとき、レンズアレイ５０は、図１０Ｂに示すように、複数のはんだバンプ３２に対応したレンズ５１のみを有する。この場合、はんだバンプ３２が存在しない不必要な部分の加熱を回避でき、それによる不都合の発生を防止できる。
また例えば、レンズアレイ５０は、半導体チップ３０の全面に対応してレンズ５１を有するものとされる。この場合、半導体チップ３０の電極パッド３１にマウントされたはんだバンプ３２が例えば図１０Ａに示すようなパターンにあるとき、レンズアレイ５０は、図１０Ｃ示すように、半導体チップ３０の全面に対応してレンズ５１を有する。この場合、はんだバンプ３２の配置パターンに拘わらず同一のレンズアレイ５０を用いて半導体チップ３０の実装を行うことができ、レンズアレイ５０の汎用性を高めることができる。
図８Ｃは、レーザー光４０を照射した後の状態を示している。この場合、裏面側に光素子１０が実装されたインターポーザ２０の表面側に半導体チップ３０が実装され、インターポーザ２０における両面実装が完了する。なお、詳細説明は省略するが、レーザー光４０を照射した後、実際には、フラックス洗浄処理、フィラー充填処理等の処理が存在する（図９Ｉ，Ｊ参照）。
上述した光電複合装置１００によれば、プリント配線基板１０１に実装されたＩＣソケット１０２ａ，１０２ｂに光導波路アレイ１０３を設置するものであり、既存のプリント配線基板１０１の実装構造をそのまま利用でき、従ってプリント配線基板１０１上にＩＣソケットを設置できる領域を設ければ、その他の一般の電気配線は従来通りのプロセスで形成できる。
また、上述した光電複合装置１００によれば、プリント配線基板１０１にＩＣソケット１０２ａ，１０２ｂを固定し、さらにはんだリフロー、アンダーフィル樹脂封止などの高温プロセスを含む、全ての実装プロセスを完了した後、当該ＩＣソケット１０２ａ，１０２ｂに光導波路アレイ１０３を設置すればよいので、光導波路アレイ１０３が高温プロセスに弱いものであっても、高温によるダメージをこうむることなく実装できる。
また、上述した光電複合装置１００によれば、プリント配線基板１０１と比較して剛性の高い樹脂で作製できるＩＣソケット１０２ａ，１０２ｂ上で、発光素子アレイ１０６および受光素子アレイ１０７と、光導波路アレイ１０３との光結合を行うものであり、光結合に必要とされる実装精度を容易に確保できる。例えば、現状のモールド技術により数μｍオーダーの組立て精度を確保でき、従って光バスの高密度化が可能となる。
また、上述した光電複合装置１００によれば、半導体チップ１０８ａ，１０８ｂと、発光素子アレイ１０６および受光素子アレイ１０７とを、インターポーザ１０５ａ，１０５ｂを介して近接した状態で設置できるので、それらの間の配線長を短くでき、従って電気信号のノイズ対策、クロストーク対策も容易となり、光変調速度を向上させることができる。
また、上述した光電複合装置１００によれば、プリント配線基板１０１に実装されたＩＣソケット１０２ａ，１０２ｂに光導波路アレイ１０３を設置するものであり、プリント配線基板１０１の高密度配線とその設計の自由度を確保しながら、光配線システムを安価かつ高い自由度でプリント配線基板１０１上に展開できる。
また、上述した光電複合装置１００によれば、ＩＣソケット１０２ａ，１０２ｂの凸面上にインターポーザ１０５ａ，１０５ｂが固定され、光導波路アレイ１０３は溝状の凹部１０２ｄに配置され、またインターポーザ１０５ａ，１０５ｂの裏面に、光導波路アレイ１０３に対向した位置に、発光素子アレイ１０６および受光素子アレイ１０７が実装されており、光導波路アレイ１０３と、発光素子アレイ１０６および受光素子アレイ１０７との間に空間が形成されているので、インターポーザ１０５ａ，１０５ｂの表面に実装された半導体チップ１０８ａ，１０８ｂの発熱による光導波路アレイ１０３の破壊を良好に防止できる。
また、上述した光電複合装置１００によれば、インターポーザ１０５ａ，１０５ｂの裏面に設けられた位置決め用ピン１１１が、光導波路アレイ１０３の位置決め用貫通穴１１３を貫通してＩＣソケット１０２ａ，１０２ｂの位置決め用穴１１２に挿入されることで、インターポーザ１０５ａ，１０５ｂと光導波路アレイ１０３の位置決めを同時に行うものであり、インターポーザ１０５ａ，１０５ｂと光導波路アレイ１０３との間の相対位置決め精度を高めることができる。これにより、発光素子アレイ１０６、受光素子アレイ１０７における隣接する素子間のスペースを小さくでき、同じ面積に配する素子数を増やすことができ、チャネル数を増加できる。あるいは、素子数が同じであるとき、発光素子アレイ１０６、受光素子アレイ１０７の各素子に対応したレンズの径を大きくして光量損失を軽減でき、低消費電力化を図ることができる。
また、上述した光電複合装置１００によれば、インターポーザ１０５ａ，１０５ｂの位置決め用ピン１１１の先端部１１１ｔが光導波路アレイ１０３の位置決め用貫通穴１１３を通る際には、この位置決め用貫通穴１１３の樹脂変形によって圧入状態となるものであり、位置決め後の光導波路アレイ１０３のガタを良好に抑制できる。
また、上述した光電複合装置１００によれば、光導波路アレイ１０３には位置決め用貫通穴１１３として、丸穴である第１の穴１１３ｐ、および長径方向が光導波路アレイ１０３の幅方向と一致するように形成された長穴である第２の穴１１３ｑが設けられている。そのため、第１の穴１１３ｐにインターポーザ１０５ａ，１０５ｂの第１の位置決め用ピン１１１を貫通させるだけでなく、第２の穴１１３ｑにインターポーザ１０５ａ，１０５ｂの第２の位置決め用ピン１１１を貫通させることで、光導波路アレイ１０３の周り止めを行うことができる。また、第２の穴１１３ｑが長穴であることから、インターポーザ１０５ａ，１０５ｂの第１、第２の位置決め用ピン１１１，１１１の幅方向の位置ずれを良好に吸収できる。
また、上述した光電複合装置１００によれば、インターポーザ１０５ａ，１０５ｂの位置決め用ピン１１１の基部１１１ｂおよび先端部１１１ｔの境界の段差部分で光導波路アレイ１０３をＩＣソケット１０２ａ，１０２ｂの面に押圧するものであり、光導波路アレイ１０３がＩＣソケット１０２ａ，１０２ｂの面から浮き上がることを防止でき、送信用光導波路１３５、受信用光導波路１３６の端部１３５ａ，１３６ａである４５゜ミラー面が傾くことによる光量損失を良好に回避できる。
また、上述した光電複合装置１００によれば、インターポーザ２０（インターポーザ１０５ａ，１０５ｂ）の裏面側に光素子１０（発光素子アレイ１０６、受光素子アレイ１０７）を実装し、その表面側に半導体チップ３０（半導体チップ１０８ａ，１０８ｂ）を実装してなるものである。この場合、光素子１０はインターポーザ２０に一般的なリフロー実装プロセスで実装され、その後に半導体チップ３０はインターポーザ２０にレーザー光４０を用いて実装される。
そしてこの場合、複数のはんだバンプ３２に対応したレンズ５１を持つレンズアレイ５０を介して、この複数のはんだバンプ３２にレーザー光４０を照射してこの複数のはんだバンプ３２を溶解させるものであり、この複数のはんだバンプ３２のみを局所的に加熱溶解させることができ、例えば両面実装に関連する種々の制約がなくなり、ボード設計の自由度が増し、ボードの高機能化を実現できる。
なお、上述実施の形態においては、レンズアレイ５０に入射されるレーザー光４０の径は、少なくとも、このレンズアレイ５０が持つ複数のレンズ５１にレーザー光４０を同時に入射し得る径とされている（図８Ｂ参照）。しかし、レンズアレイ５０に入射されるレーザー光４０の径は、図１１に示すように、レンズアレイ５０が持つ複数のレンズ５１にレーザー光４０を同時に入射できない径であってもよい。ただし、この場合には、当該レーザー光４０はレンズアレイ５０上を高速に走査される。
また、上述実施の形態においては、インターポーザ２０に半導体チップ３０を取り付ける実装時にレンズアレイ５０を介してレーザー光４０を照射するものを示したが、リペア時にあってこの半導体チップ３０を取り外す際にも良好に適用できる。また、片面実装の場合であっても、この発明のように、レンズアレイ５０を介してレーザー光４０を照射すして実装を行うことで、効率よくはんだバンプを加熱溶解させることができる。
次に、上述した光電複合装置１００（図１参照）を実際に適用し得る電子機器の一例を簡単に説明する。
図１２は、コンピュータシステム２００の構成を示している。このコンピュータシステム２００は、ＣＰＵ(Central Processing Unit)２０１と、メモリコントローラとしてのノースブリッジ２０２と、ＤＲＡＭ(Dynamic Random Access Memory)２０３と、Ｉ／Ｏコントローラとしてのサウスブリッジ２０４と、バス２０５と、ネットワークインタフェース（ネットワークＩ／Ｆ）２０６と、記憶装置２０７と、その他の入出力装置（Ｉ／Ｏ装置）２０８とを備えている。
ノースブリッジ２０２は、光配線２１１を介してＣＰＵ２０１に接続されている。また、サウスブリッジ２０４は、光配線２１２を介してノースブリッジ２０２に接続されていると共に、さらに光配線２１１を介してＣＰＵ２０１に接続されている。また、ＤＲＡＭ２０３は、光配線２１３を介してノースブリッジ２０２に接続されている。ＣＰＵ２０１は、ＯＳ(Operating System)およびアプリケーションプログラムに基づいて各部を制御する。ノースブリッジ２０２は、メモリ２０３へのアクセスを統括制御する。
バス２０５は電気配線２１４を介してサウスブリッジ２０４に接続されている。また、ネットワークインタフェース２０６、記憶装置２０７およびその他のＩ／Ｏ装置２０８は、それぞれ、バス２０５に接続されている。記憶装置２０７は、ＨＤＤ(Hard Disk Drive)、ＤＶＤ(Digital Versatile Disk)ドライブ、ＣＤ(Compact Disc)ドライブなどである。Ｉ／Ｏ装置２０８は、ビデオ入出力装置、シリアルやパラレルのインタフェースなどである。
図１３は、光配線２１０（光配線２１１〜２１３のそれぞれに対応している）の構成例を示している。この光配線２１０は、Ｎチャネル分の光伝送系２２０-1〜２２０-Nを有している。光伝送系２２０-1〜２２０-Nのそれぞれは、第１の回路（第１の電子部品）から第２の回路（第２の電子部品）に光信号を伝送する第１の伝送系２２１と、第２の回路から第１の回路に光信号を伝送する第２の伝送系２２２とからなっている。
第１の伝送系２２１は、パラレル／シリアル変換器（Ｐ／Ｓ変換器）２２１ａ、ドライバアンプ２２１ｂ、発光素子としての半導体レーザー２２１ｃ、光導波路２２１ｄ、受光素子としてのフォトダイオード２２１ｅ、トランスインピーダンスアンプ（ＴＩＡ）２２１ｆ、Ｉ／Ｖ変換アンプ（ＩＶＡ）２２１ｇおよびシリアル／パラレル変換器（Ｓ／Ｐ変換器）２２１ｈを備えている。この場合、Ｐ／Ｓ変換器２２１ａ、ドライバアンプ２２１ｂおよび半導体レーザー２２１ｃは第１の回路側に配置され、フォトダイオード２２１ｅ、ＴＩＡ２２１ｆ、ＩＶＡ２２１ｇおよびＳ／Ｐ変換器２２１ｈは第２の回路側に配置され、光導波路２２１ｄは第１の回路と第２回路の間に配置される。
同様に、第２の伝送系２２１は、Ｐ／Ｓ変換器２２２ａ、ドライバアンプ２２２ｂ、半導体レーザー２２２ｃ、光導波路２２２ｄ、フォトダイオード２２２ｅ、ＴＩＡ２２２ｆ、ＩＶＡ２２２ｇおよびＳ／Ｐ変換器２２２ｈを備えている。この場合、Ｐ／Ｓ変換器２２２ａ、ドライバアンプ２２２ｂおよび半導体レーザー２２２ｃは第２の回路側に配置され、フォトダイオード２２２ｅ、ＴＩＡ２２２ｆ、ＩＶＡ２２２ｇおよびＳ／Ｐ変換器２２２ｈは第１の回路側に配置され、光導波路２２２ｄは第２の回路と第１回路の間に配置される。
ここで、Ｓ／Ｐ変換器２２１ａ，２２２ａは、それぞれ、伝送すべきデータ、例えばｂ0〜ｂ7の８ビットパラレルデータをシリアルデータに変換する。ドライバアンプ２２１ｂ，２２２ｂは、それぞれ、Ｓ／Ｐ変換器２２１ａ，２２２ａで得られたシリアルデータに基づいて半導体レーザー２２１ｃ，２２２ｃを駆動し、この半導体レーザー２２１ｃ，２２２ｃからシリアルデータに対応した光信号を発生させる。ＴＩＡ２２１ｆ，２２２ｆは、それぞれ、フォトダイオード２２１ｅ，２２２ｅからの光電変換による電流信号を、後続のＩ／Ｖ変換アンプ２２１ｇ，２２２ｇに供給する際に、インピーダンスマッチングをとる。ＩＶＡ２２１ｇ，２２２ｇは、それぞれ、ＴＩＡ２２１ｆ，２２２ｆの出力信号である電流信号を電圧信号に変換する。Ｓ／Ｐ変換器２２１ｈ，２２２ｈは、それぞれ、ＩＶＡ２２１ｇ，２２２ｇの出力信号である、伝送されてきたシリアルデータをパラレルデータに変換する。
第１の回路から第２の回路にデータを伝送する際の動作について説明する。第１の回路側では、伝送すべき８ビットのパラレルデータはＰ／Ｓ変換器２２１ａでシリアルデータに変換され、このシリアルデータはドライバアンプ２２１ｂに供給される。このドライバアンプ２２１ｂにより半導体レーザー２２１ｃが駆動され、この半導体レーザー２２１cからはシリアルデータに対応した光信号が発生される。そして、この光信号が光導波路２２１ｄを通って第２の回路側に伝送される。
第２の回路側では、光導波路２２１ｄで伝送されてきた光信号がフォトダイオード２２１ｅに照射される。このフォトダイオード２２１ｅからの光電変換による電流信号は、インピーダンスマッチング用のＴＩＡ２２１ｆを介してＩＶＡ２２１ｇに供給され、電圧信号に変換される。そして、このＩＶＡ２２１ｇの出力信号である、伝送されてきたシリアルデータはＳ／Ｐ変換器２２１ｈでパラレルデータに変換される。
このようにして、第１の回路から第２の回路にデータの伝送が行われる。なお、詳細説明は省略するが、第２の回路から第１の回路にデータを伝送する際の動作についても同様に行われる。図１３に示す光配線２１０では、Ｎチャネル分の光伝送系２２０-1〜２２０-Nを有しているので、Ｎチャネル分のデータ送受信を並行して行うことができる。
上述したコンピュータシステム２００においては、図示しないプリント配線基板（マザーボード）上に、上述した電子部品としてのＣＰＵ２０１、ノースブリッジ２０２、ＤＲＡＭ２０３、サウスブリッジ２０４およびバス２０５をそれぞれ構成する半導体チップが実装される。この場合、ＣＰＵ２０１、ノースブリッジ２０２、ＤＲＡＭ２０３およびサウスブリッジ２０４の部分に、図１に示す光電複合装置１００を適用でき、ＣＰＵ２０１とノースブリッジ２０２の間、ＤＲＡＭ２０３とノースブリッジ２０２の間、ノースブリッジ２０２とサウスブリッジ２０４の間で、光信号を用いた信号伝送を良好に行うことができる。
図１４は、ゲーム機３００の構成を示している。このゲーム機３００は、ゲームアプリケーションプログラム等の各種アプリケーションプログラムに基づいて信号処理や内部構成要素の制御を行うメインＣＰＵ３０１と、画像処理を行うグラフィックプロセッサ（ＧＰ）３０２と、インターネット等のネットワークとのインタフェースを行うためのネットワークインタフェース（ネットワークＩ／Ｆ）３０３と、インタフェース処理を行うＩＯプロセッサ（ＩＯＰ）３０４と、ＤＶＤやＣＤ等の光ディスク３０５の読み出し制御や当該読み出されたデータのデコードを行う光ディスク制御部３０６と、メインＣＰＵ３０１に接続されるメインメモリとしてのＤＲＡＭ３０７と、ＩＯプロセッサ３０４が実行する命令やデータを保持するためのＩＯＰメモリ３０８と、主にオペレーティングシステム用のプログラムが格納されたＯＳ−ＲＯＭ３０９と、音声信号処理を行うサウンドプロセッサユニット（ＳＰＵ）３１０と、圧縮波形データを格納するサウンドバッファ３１１とを基本構成として備えている。
メインＣＰＵ３０１とネットワークＩ／Ｆ３０３は、光配線３１２により接続されている。メインＣＰＵ３０１とグラフィックプロセッサ３０２は、光配線３１３により接続されている。メインＣＰＵ３０１とＩＯプロセッサ３０４は、ＳＢＵＳ３１４により接続されている。ＩＯプロセッサ３０４と、光ディスク制御部３０６、ＯＳ−ＲＯＭ３０９およびサウンドプロセッサユニット３１０は、ＳＳＢＵＳ３１５により接続されている。
メインＣＰＵ３０１は、ＯＳ−ＲＯＭ３０９に格納されたプログラムや、光ディスク３０５から読み出されてＤＲＡＭ３０７にロードされたり、通信ネットワークを介してダウンロードされた、各種のゲームアプリケーションプログラム等を実行する。グラフィックプロセッサ３０２は、例えばビデオゲームにおけるレンダリング処理等を行い、ビデオ信号をディスプレイに出力する。
ＩＯプロセッサ３０４には、コントローラ（図示せず）が接続されるコントローラポート３２１、メモリカード（図示せず）が装填されるメモリカードスロット３２２、ＵＳＢ接続端子３２３およびＩＥＥＥ１３９４接続端子３２４が接続されている。これにより、ＩＯプロセッサ３０４は、コントローラポート３２１を介して接続されたコントローラ、メモリカードスロット３２２を介して接続されたメモリカード、ＵＳＢ接続端子３２３を介して接続された図示しない携帯電話機やパーソナルコンピュータとの間でデータの送受や、プロトコル変換等を行う。
サウンドプロセッサユニット３１０は、サウンドバッファ３１１に格納されている圧縮波形データを、メインＣＰＵ３０１からの命令に基づいて所定のサンプリング周波数で再生することなどにより、様々なサウンドを合成し、オーディオ信号をスピーカに出力する。
なお、光配線３１２，３１３は、それぞれ、上述の図１３に示すように構成されており、メインＣＰＵ３０１とネットワークＩ／Ｆ３０３の間、およびメインＣＰＵ３０１とグラフィックプロセッサ３０２の間では、光信号によってデータの送受信が行われる。
上述したゲーム機３００においては、図示しないプリント配線基板（マザーボード）上に、上述したメインＣＰＵ３０１等の基本構成電子部品としての半導体チップが実装される。
この場合、メインＣＰＵ３０１、グラフィックプロセッサ３０２およびネットワークＩ／Ｆ３０３の部分に、図１に示す光電複合装置１００を適用でき、メインＣＰＵ３０１とネットワークＩ／Ｆ３０３の間、メインＣＰＵ３０１とグラフィックプロセッサ３０２の間で、光信号を用いた信号伝送を良好に行うことができる。
図１５は、サーバ４００の構成を示している。このサーバ４００は、ＣＰＵ４０１，４０２と、チップセット４０３と、ネットワークインタフェース（ネットワークＩ／Ｆ）４０４と、メモリ４０５と、ＰＣＩブリッジ４０６と、ルータ４０７とを基本構成として備えている。
チップセット４０３には、光配線４１１，４１２を介してＣＰＵ４０１，４０２が接続されていると共に、光配線４１３を介して、ネットワークＩ／Ｆ４０４が接続されている。また、チップセット４０３には、電気配線により、メモリ４０５、ＰＣＩブリッジ４０６およびルータ４０７が接続されている。ネットワークＩ／Ｆ４０４は、ネットワークとのインタフェースを行う。チップセット４０３は、ＣＰＵ４０１，４０２、ネットワークＩ／Ｆ４０４、メモリ４０５およびＰＣＩブリッジ４０６などを制御する。
ＰＣＩブリッジ４０６には、ＰＣＩバス４１４を介して、記憶装置などのＰＣＩデバイス４１５〜４１６が接続されている。ルータ４０７は、例えば、スイッチカード４２１およびラインカード４２２〜４２５から構成されている。ラインカード４２２〜４２５は、パケットの前処理を行うプロセッサであり、スイッチカード４２１はパケットの行き先をアドレスに従い切り替えるスイッチである。
なお、光配線４１１〜４１３は、それぞれ、上述の図１３に示すように構成されており、ＣＰＵ４０１，４０１とチップセット４０３の間、およびチップセット４０３とネットワークＩ／Ｆ４０４の間では、光信号によってデータの送受信が行われる。
上述したサーバ４００においては、図示しないプリント配線基板（マザーボード）上に、上述したメインＣＰＵ４０１，４０２、チップセット４０３等の基本構成電子部品としての半導体チップが実装される。
この場合、ＣＰＵ４０１，４０１、チップセット４０３、ネットワークＩ／Ｆ４０４の部分に、図１に示す光電複合装置１００を適用でき、ＣＰＵ４０１，４０１とチップセット４０３の間、およびチップセット４０３とネットワークＩ／Ｆ４０４の間で、光信号を用いた信号伝送を良好に行うことができる。
この発明は、バンプを局所的に加熱溶解できるものであり、例えば両面実装において半導体チップの取り付け、あるいは取り外しに良好に適用できる。
実施の形態としての光電複合装置の概略断面図である。 実施の形態としての光電複合装置の概略斜視図である。 ＩＣソケットの構成を示す概略斜視図である。 インターポーザの構成を示す概略斜視図である。 光導波路アレイの構成を示す概略斜視図および概略平面図である。 光導波路アレイ、発光素子アレイおよび受光素子アレイの詳細構成を示す図である。 インターポーザの両面実装構造を示す概略断面図である。 インターポーザにおける両面実装プロセスを示す工程図である。 リフロー実装プロセスの詳細を説明するための工程図である。 レンズアレイのレンズパターンを説明するための図である。 レーザー照射の他の例を示す概略断面図である。 コンピュータシステムの構成を示すブロック図である。 光配線の構成例を説明するための図である。 ゲーム機の構成を示すブロック図である。 サーバの構成を示すブロック図である。 一般的なリフロー実装プロセスを示す工程図である。 リフロー炉内における温度プロファイルの一例を示す図である。 両面リフロー実装プロセスを示す工程図である。 レーザー実装法を併用した両面実装プロセスを示す工程図である。
符号の説明
１０・・・光素子、１１，２１，２２，３１・・・電極パッド、２０・・・インターポーザ、３０・・・半導体チップ、３２・・・はんだバンプ、４０・・・レーザー光、５０・・・レンズアレイ、５１・・・レンズ、１００・・・光電複合装置、１０１・・・プリント配線基板、１０２，１０２ａ，１０２ｂ・・・ＩＣソケット、１０２ｄ・・・凹部、１０３・・・光導波路アレイ、１０４・・・レンズ、１０５，１０５ａ，１０５ｂ・・・インターポーザ、１０６・・・発光素子アレイ、１０７・・・受光素子アレイ、１０８，１０８ａ，１０８ｂ・・・半導体チップ、１０９・・・フィン、１１１・・・位置決め用ピン、１１１ｂ・・・基部、１１１ｔ・・・先端部、１１２・・・位置決め用穴、１１３・・・位置決め用貫通穴、１１３ｐ・・・第１の穴、１１３ｑ・・・第２の穴、１３１・・・コア層、１３２，１３３・・・クラッド層、１３５・・・送信用光導波路、１３５ａ・・・送信用光導波路の端部（４５゜ミラー面）、１３６・・・受信用光導波路、１３６ａ・・・受信用光導波路の端部（４５゜ミラー面）、１３７・・・壁板、１４１，１４３・・・レンズアレイ、１４２，１４４・・・レンズ、１６１・・・発光素子、１６３・・・受光素子、２００・・・コンピュータシステム、２１０・・・光配線、３００・・・ゲーム機、４００・・・サーバ

Claims (6)

  1. 複数のバンプを有する半導体チップを基板に実装する際に、あるいは上記複数のバンプを有する半導体チップを上記基板より取り外す際に、
    上記複数のバンプに対応したレンズを持つレンズアレイを介して、上記複数のバンプにレーザー光を照射して該複数のバンプを溶解させる
    ことを特徴とする半導体装置の製造方法。
  2. 上記レンズアレイは、上記複数のバンプに対応したレンズのみを有する
    ことを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 上記レンズアレイは、上記半導体チップの全面に対応してレンズを有する
    ことを特徴とする請求項１に記載の半導体装置の製造方法。
  4. 上記レーザー光は、上記レンズアレイに平行光で入射される
    ことを特徴とする請求項１に記載の半導体装置の製造方法。
  5. 上記レンズアレイに入射される上記レーザー光の径は、少なくとも、上記レンズアレイが持つ複数のレンズに該レーザー光が同時に入射し得る径とされる
    ことを特徴とする請求項１に記載の半導体装置の製造方法。
  6. 上記レンズアレイに入射される上記レーザー光の径は、上記レンズアレイが持つ複数のレンズに同時に入射できない径とされ、
    上記レーザー光は、上記レンズアレイ上を高速に走査するようにされる
    ことを特徴とする請求項１に記載の半導体装置の製造方法。
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