JP2009206431A - シリコン基板とその製造方法 - Google Patents

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Abstract

【課題】薄厚化に対応しゲッタリング能力の確実性とその向上を図る。
【解決手段】ＣＺ法により炭素濃度が１.０×１０１６〜１.６×１０１７ａｔｏｍｓ／ｃｍ３、初期酸素濃度が１．４×１０１８〜１.６×１０１８ａｔｏｍｓ／ｃｍ３として育成されたシリコン単結晶から製造されたシリコン基板であって、
表面にデバイスが形成され、その厚みが４０μｍ以下５μ以上とされるとともに、
前記シリコン基板の裏面に200Mpa以下〜5Mpa以上の残留応力が生じる外因性ゲッタリングが付与される。
【選択図】なし

Description

本発明は、シリコン基板とその製造方法に関し、特に、ゲッタリング能を向上し、メモリ、ロジック等の薄厚のデバイス製造に供されるシリコン基板に用いて好適な技術に関する。
シリコンからなる薄厚の半導体デバイスは、ＣＺ（チョクラルスキー）法等により引き上げられたシリコン単結晶からスライスしたシリコン基板に回路を形成することにより製造されるものである。シリコン基板に重金属が不純物混入した場合、デバイス特性が著しく劣化することになる。
シリコン基板に重金属が不純物混入する要因としては、第一に、単結晶引き上げ、スライス、面取り、および、研磨、研削、エッチング等の表面処理からなるシリコン基板の製造工程における金属汚染、第二にシリコン基板に回路を形成する、回路形成後にウェーハ裏面を削って５０μｍ程度まで薄厚化する等の工程であるデバイスの製造工程における重金属汚染があげられる。
そこで、従来からシリコン基板に酸素析出物を形成するＩＧ（イントリンシックゲッタリング）法、シリコン基板の裏面にバックサイドダメージなどのゲッタリングサイトを形成するＥＧ（エキシントリックゲッタリング）法が利用されている。
特許文献１には、ＩＧ処理する技術が提案されている。
特許文献２には、０００５段にＥＧ法の例が、また、炭素イオン注入に関する技術が記載されている。
特開平６−３３８５０７号公報 特開２００６−３１３９２２号公報
このように、固体撮像素子に用いられるシリコン基板として、エピタキシャル成長前に酸素析出熱処理を実施し酸素析出物を形成するイントリンシックゲッタリング法あるいはシリコン基板に炭素イオンなどのイオンをイオン注入するイオン注入法が用いられている。
しかしながら、最近デバイスの薄厚化が進み、厚みとして５０μｍから４０μｍ以下、３０μｍ程度が要求されるとともに、重金属汚染の発生は、特に、デバイス製造最終工程の薄厚化工程において最も発生するため、上記のような従来のＩＧ（イントリンシックゲッタリング）法の場合は、デバイスの薄厚化がこの程度になると、その薄厚化工程でＩＧ効果を奏するＩＧ層の大部分が除去されてしまうため、充分なゲッタリング能を呈さなくなって、デバイスの不良要因を形成するという問題があった。
また、特許文献２のように高温の熱処理が炭素注入基板に施された場合、炭素注入で形成された結晶欠陥（結晶格子歪みなど）が緩和されゲッタリングシンクとしての機能が低下することが懸念される。
本発明は、上記の事情に鑑みてなされたもので、デバイスの薄厚化によっても、充分なゲッタリング能を有するとともに、シリコン基板の割れあるいは欠けなどの発生を防止可能として、デバイス収率の向上か可能なシリコン基板およびその製造方法を提供することを目的とする。
本発明のシリコン基板は、ＣＺ法により炭素濃度が１.０×１０１６〜１.６×１０１７ａｔｏｍｓ／ｃｍ３、初期酸素濃度が１．４×１０１８〜１.６×１０１８ａｔｏｍｓ／ｃｍ３として育成されたシリコン単結晶から製造されたシリコン基板であって、
表面にデバイスが形成され、その厚みが４０μｍ以下５μ以上とされるとともに、
前記シリコン基板の裏面に２００Ｍｐａ以下、５Ｍｐａ以上の残留応力が生じる外因性ゲッタリングが付与されたことにより上記課題を解決した。
本発明のシリコン基板は、前記残留応力は、前記シリコン基板裏面に研削加工をした後ＣＭＰ加工されたものであることができる。
本発明のシリコン基板は、前記残留応力は、前記シリコン基板裏面に研削加工をした後ＣＭＰ加工においてコロイダルシリカまたはシリコン結晶あるいはダイヤモンドライクカーボンからなる硬度２００ＨＶ〜１０００ＨＶ程度の硬質なスラリーでＣＭＰ加工したことが好ましい。

本発明のシリコン基板の製造方法は、ＣＺ法により炭素濃度が１.０×１０１６〜１.６×１０１７ａｔｏｍｓ／ｃｍ３、初期酸素濃度が１．４×１０１８〜１.６×１０１８ａｔｏｍｓ／ｃｍ３としてシリコン単結晶を育成し、
該シリコン単結晶をスライスして、その表面にデバイスを形成した後、厚みを４０μｍ以下５μ以上まで減厚し、
その裏面に２００Ｍｐａ以下、５Ｍｐａ以上の残留応力が生じる外因性ゲッタリングを付与する加工を施すことにより上記課題を解決した。
本発明のシリコン基板の製造方法は、前記残留応力を生じる加工は、前記シリコン基板裏面に研削加工、および、その後ＣＭＰ加工であることができる。
本発明のシリコン基板の製造方法は、前記残留応力を生じる加工は、前記シリコン基板裏面に研削加工、および、その後におこなうＣＭＰ加工においてコロイダルシリカまたはシリコン結晶あるいはダイヤモンドライクカーボンからなる硬度２００ＨＶ〜１０００ＨＶ程度の硬質なスラリーによるＣＭＰ加工であることが好ましい。
本発明のメモリ素子のシリコン基板は、上記のいずれか記載の製造方法により製造されることができる。
ここで、上記の酸素濃度はＡＳＴＭ Ｆ１２１−１９７９によるものである。
本発明に係わるメモリ、ロジック、固体撮像素子等の製造に適したシリコン基板は、炭素添加による析出物の核（重金属のゲッタリングシンク）を有し、特に、デバイス製造最終工程における薄厚化工程やその後においても、ＩＧ・ＥＧにより充分なゲッタリング能を呈するとともに、割れ、欠けの発生を防止することができる。
このようなシリコン基板をメモリ、ロジック素子等の製造に用いることにより素子を構成する回路、トランジスタ、埋め込み型ダイオード等に重金属汚染起因の欠陥が生じることがなくなり、デバイス素子の歩留まりを向上させることができるものである。
したがって、本発明によれば、高いゲッタリング能を有するので、金属汚染の影響を低減可能なシリコン基板を提供でき、これにより、製造コスト、デバイス工程における歩留まり悪化などの問題点を解決できるという効果を奏することができる。
以下、本発明に係るシリコン基板とその製造方法における一実施形態を、図面に基づいて説明する。
図１および図２は、本実施形態に係るシリコン基板の製造方法の各工程におけるシリコン基板を示す正断面図であり、図３は、本実施形態におけるシリコン基板の製造方法を示すフローチャートであり、図において、符号Ｗ０はシリコン基板である。
本実施形態では、メモリ素子とされるデバイス製造に用いるシリコン基板について説明する。
本実施形態の製造方法においては、図３に示すように、シリコン単結晶引き上げ工程Ｓ１、ウェーハ加工工程Ｓ２、エピタキシャル層成膜工程Ｓ３とされるウェーハ製造工程、および、デバイス作り込み工程Ｓ４、薄厚化工程Ｓ５、仕上げ工程Ｓ６とされるデバイス製造工程とを有するものとされる。
図１に示す例では、まず、図３にシリコン単結晶引き上げ工程Ｓ１で示すように、石英ルツボ内にシリコン結晶の原料であるポリシリコンを積層配置し、さらにこのポリシリコン表面上にグラファイト粉を適量塗布し、同時にドーパントとしてＢ（ボロン）を投入して、例えばチョクラルスキー法（ＣＺ法）に従って、炭素を添加したＣＺ結晶を後述するように水素雰囲気として引き上げる。なお、ＣＺ結晶とは、磁場印加ＣＺ結晶も含めたチョクラルスキー法で製造された結晶の呼称である。
ここで、ボロンを含むｐ型のシリコン単結晶としては、原料段階で炭素を添加し、炭素添加原料からシリコン単結晶を作製するとともに、その酸素濃度Ｏｉを制御して引き上げられる。以下、炭化添加ＣＺシリコン単結晶の引き上げについて説明する。直径３００ｍｍのウェーハについて説明するが、該発明はこれに限定されるものではない。
図４は、本実施形態におけるシリコン単結晶の製造を説明するのに適したＣＺ炉の縦断面図である。ＣＺ炉は、チャンバー内の中心部に配置されたルツボ（石英ルツボ）１０１と、ルツボ１０１の外側に配置されたヒータ１０２とを備えている。ルツボ１０１は、内側に原料融液１０３を収容する石英ルツボ１０１を外側の黒鉛ルツボ１０１ａで保持する二重構造であり、ペディスタルと呼ばれる支持軸１０１ｂにより回転および昇降駆動される。ルツボ１０１の上方には、円筒形状の熱遮蔽体１０７が設けられている。熱遮蔽体１０７は、黒鉛で外殻を作り、内部に黒鉛フェルトを充填した構造である。熱遮蔽体１０７の内面は、上端部から下端部にかけて内径が漸減するテーパー面になっている。熱遮蔽体１０７の上部外面は内面に対応するテーパー面であり、下部外面は、熱遮蔽体１０７の厚みを下方に向かって漸増させるようにほぼストレート（鉛直）面に形成されている。
このＣＺ炉は、例えば、目標直径が３１０ｍｍ、ボディ長が例えば１２００ｍｍの３００ｍｍの単結晶育成が可能なものとされる。
熱遮蔽体１０７の仕様例を挙げると次のとおりである。ルツボに入る部分の外径は例えば５７０ｍｍ、最下端における最小内径Ｓは例えば３７０ｍｍ、半径方向の幅（厚み）Ｗは例えば１００ｍｍとする。また、ルツボ１０１の外径は例えば６５０ｍｍであり、熱遮蔽体１０７の下端の融液面からの高さＨは例えば６０ｍｍである。
次に、炭化添加ＣＺシリコン単結晶を育成するための操業条件の設定方法について説明する。
まず、ルツボ内に高純度シリコンの多結晶を装入し、結晶中の抵抗率がｐ−タイプとなるようドーパント（Ｂ）を添加する。
本発明において、ボロン（Ｂ）濃度がｐ＋タイプとは、抵抗率８ｍΩｃｍ〜１０ｍΩｃｍに相当する濃度であり、ｐタイプとは抵抗率０．１〜１００Ωｃｍに相当する濃度であり、ｐ−タイプとは抵抗率０．１Ωｃｍ〜０．０１Ωｃｍに相当する濃度である。
また、ｐ／ｐ−タイプとは、ｐ−タイプ基板の上にｐタイプのエピタキシャル層を積層したウェーハを意味する。
本実施形態においては、炭素濃度が上述した範囲となるようにシリコン溶融液にドーパントを添加する。
また、上述した酸素濃度となるように、結晶回転速度、ルツボ回転速度、加熱条件、印加磁場条件、引き上げ速度等を制御する。
そして、装置内を不活性ガス雰囲気で、減圧の１．３３〜２６．７ｋＰａ（１０〜２００ｔｏｒｒ）とし、不活性ガス（Ａｒガス等）中に水素ガスを３〜２０体積％となるように混合して炉内に流入させる。圧力は、１．３３ｋＰａ（１０ｔｏｒｒ）以上、好ましくは４〜２６．７ｋＰａ（３０〜２００ｔｏｒｒ）、さらに、好ましくは、４〜９．３ｋＰａ（３０〜７０ｔｏｒｒ）が望ましい。圧力の下限は、水素の分圧が低くなると、融液および結晶中の水素濃度が低くなるため、これを防止するために上記の下限の圧力を規定した。圧力の上限は、炉内の圧力が増大するとＡｒ等の不活性ガスの融液上でのガス流速が低下することにより、カーボンヒーターやカーボン部材から脱ガスした炭素や、融液から蒸発したＳｉＯ等の反応物ガスが排気しにくくなることにより、結晶中の炭素濃度が所望値より高くなり、また、ＳｉＯが炉内の融液上部の１１００℃程度またはより低温の部分に凝集することで、ダストを発生させ融液に落下することで結晶の有転位化を引き起こすため、これらを防止するために上記の上限の圧力を規定した。
次いで、ヒータ２により加熱してシリコンを溶融させ融液３とする。次に、シードチャック５に取り付けた種結晶を融液３に浸漬し、ルツボ１および引き上げ軸４を回転させつつ結晶引き上げを行う。結晶方位は｛１００｝、｛１１１｝または｛１１０｝のいずれかとし、結晶無転位化のためのシード絞りを行った後、ショルダー部を形成させ、肩変えして例えば３１０ｍｍの目標ボディ径とする。
その後は一定の引き上げ速度で例えば１２００ｍｍまでボディ部を育成し、通常条件で縮径しテイル絞りを行った後、結晶成長を終了する。ここで、引き上げ速度は、抵抗率、シリコン単結晶径サイズ、使用する単結晶引き上げ装置のホットゾーン構造（熱環境）などに応じて適宜選定されるが、例えば、定性的には単結晶面内でＯＳＦリングが発生する領域が含まれる引き上げ速度を採用することができ、その下限は単結晶面内にＯＳＦリング領域が発生しかつ転位クラスタが発生しない引き上げ速度以上とすることができる。
また、前記不活性雰囲気中における水素濃度を、炉内圧は、４．０〜９．３３ｋＰａ（３０〜７０ｔｏｒｒ）に対して３％以上２０％以下の範囲に設定することができる。炉内圧は、１．３３ｋＰａ（１０ｔｏｒｒ）以上、好ましくは４．０〜２６．７ｋＰａ（３０ｔｏｒｒ〜２００ｔｏｒｒ）、さらに、好ましくは、４．０〜９．３ｋＰａ（３０ｔｏｒｒ〜７０ｔｏｒｒ）が望ましい。この下限値は、水素の分圧が低くなると、融液および結晶中の水素濃度が低くなるため、これを防止するために上記の下限の圧力を規定した。上限値は、炉内の圧力が増大するとＡｒ等の不活性ガスの融液上でのガス流速が低下することにより、カーボンヒーターやカーボン部材から脱ガスした炭素や、融液から蒸発したＳｉＯ等の反応物ガスが排気しにくくなることにより、結晶中の炭素濃度が所望値より高くなり、また、ＳｉＯが炉内の融液上部の１１００℃程度またはより低温の部分に凝集することで、ダストを発生させ融液に落下することで結晶の有転位化を引き起こすため、これらを防止するために上記の上限の圧力を規定した。水素分圧として、４０ｐａ以上、４００Ｐａ以下となることが好ましい。
水素を含む不活性雰囲気中で育成時のシリコン単結晶中の水素濃度は、雰囲気中の水素分圧によって制御できる。水素の結晶への導入は、雰囲気中の水素がシリコン融液に溶解して定常（平衡）状態となり、さらに、結晶へは凝固時に濃度偏析によって液相と固相中の濃度が分配される。
融液中の水素濃度は、ヘンリーの法則から気相中の水素分圧に依存して決まり、凝固直後の結晶中水素濃度は雰囲気中の水素分圧を制御することで結晶の軸方向に一定に所望する濃度で制御できる。
このようなシリコン単結晶育成方法によれば、水素を含む不活性雰囲気中でシリコン単結晶を引き上げることにより、結晶径方向全域にＣＯＰおよび転位クラスタを含まず、かつ、格子間シリコン優勢領域（ＰＩ領域）の単結晶を引き上げ可能なＰＩ領域引き上げ速度の範囲を拡大して引き上げて、単結晶直胴部を転位クラスタを含まない格子間シリコン優勢領域（ＰＩ領域）とすることができる。同時に、このようなシリコン単結晶育成方法によれば、ＯＳＦリングの幅が縮小していることにより、従来、Ｇｒｏｗｎ−ｉｎ欠陥フリー単結晶を引き上げる際には、非常に狭い範囲に設定しなくてはならなかったＰＩ領域引き上げ速度を広げて、極めて容易に、かつ従来よりもはやい引き上げ速度でＧｒｏｗｎ−ｉｎ欠陥フリー単結晶を育成することが可能となるとともに、結晶面内にＯＳＦリング領域が発生する条件でシリコン単結晶を引き上げた場合には、ＯＳＦリングの幅を縮小してその影響を低減することが可能となる。
なお、ここで、ＰＩ領域引き上げ速度範囲は水素雰囲気中と水素のない不活性雰囲気中とで比較する際に、上述した凝固直後の結晶内の軸方向温度勾配Ｇの値が一定で変化しない状態で比較するものとする。
具体的には、格子間シリコン型のＧｒｏｗｎ−ｉｎ欠陥フリー領域（ＰＩ領域）からなるＧｒｏｗｎ−ｉｎ欠陥フリー単結晶を引き上げ可能なＰＩ領域引き上げ速度範囲を、水素雰囲気とすることによって、水素のない時に比べて４倍以上、さらには、図５に示すように、４．５倍のマージンに拡大して引き上げをおこなうことができ、このような範囲の引き上げ速度によって所望の単結晶を引き上げることが可能となる。
このとき、ＯＳＦリングの発生領域を小さくすることができる。なお、ＰＶ領域（空孔型のＧｒｏｗｎ−ｉｎ欠陥フリー領域）の大きさは水素添加によって変化しない。
本実施形態においては、上述したように水素添加をおこなうことで、Ｇｒｏｗｎ−ｉｎ欠陥フリー単結晶を引き上げ容易とするとともに、炭素を添加することによって、ＯＳＦリングの影響も低減することができるため、これら相乗効果により、このウェーハ上にエピタキシャル層を成長させた際にＯＳＦリングに起因する欠陥を低減することができ、前述した所望の品質を有する単結晶の引き上げをおこなうことができ、作業効率を向上して、シリコン単結晶、あるいはこのシリコン単結晶から製造するシリコン基板の製造コストを大幅に削減することが可能となる。
図３に示すシリコン単結晶引き上げ工程Ｓ１の次に、図３にウェーハ加工工程Ｓ２で示すように、この炭素添加高濃度ボロンＣＺシリコン単結晶から加工して、図１（ａ）に示すように、炭素を含むシリコン基板Ｗ０を得る。
ウェーハ加工工程Ｓ２におけるシリコン基板（ウェーハ）Ｗ０の加工方法は通常に従い、ＩＤソーまたはワイヤソー等の切断装置によってスライスし、得られたシリコンウェーハをアニールした後、表面を研磨・洗浄等の表面処理工程とおこなう。なお、これらの工程の他にもラッピング、洗浄、研削等種々の工程があり、工程順の変更、省略等目的に応じ適宜工程は変更使用される。
このようにして得られたシリコン基板１は、ボロン（Ｂ）濃度がｐ−タイプとされ、炭素濃度が１.０×１０１６〜１.６×１０１７ａｔｏｍｓ／ｃｍ３、および酸素濃度が１．４×１０１８〜１.６×１０１８ａｔｏｍｓ／ｃｍ３とされる。
炭素は固溶形態でシリコンに含有されるので、シリコン格子中に炭素をシリコンと置換する形で導入される。すなわち、炭素の原子半径はシリコン原子と比較して小さいため置換位置に炭素を配位した場合、結晶の応力場は圧縮応力場となり格子間の酸素および不純物が圧縮応力場に捕獲されやすくなる。この置換位置炭素を起点に、例えばデバイス工程において、転位を伴う酸素との析出物が高密度で発現しやすくなり、シリコン基板Ｗ０に高いゲッタリング効果を付与することができる。これにより、後述するデバイス作り込み工程Ｓ４においても、充分なゲッタリング能を有することが可能となる。
このような炭素の添加濃度は、上述の範囲に規制する必要がある。なぜなら、炭素濃度が上記の範囲未満では、炭素・酸素系析出物の形成促進が活発にならないため、上記した高密度な炭素・酸素系析出物の形成を実現できない。
一方、上記の範囲を超えると、炭素・酸素系析出物の形成が促進され高密度な炭素・酸素系析出物を得られるが、析出物のサイズが抑制される結果、析出物周りの歪みが弱くなる傾向が強くなる。従って、歪みの効果が弱いことから不純物を捕獲するための効果が減少する。
さらに、シリコン基板Ｗ０中の酸素濃度を、上記の範囲に規制する必要がある。なぜなら、酸素濃度が上記の範囲未満では、炭素・酸素系析出物の形成が促進されないために、上記した高密度な析出物が得られない。
一方、上記の範囲を超えると、酸素析出物のサイズが減少し母体シリコン原子と析出物界面における歪みの効果が緩和され歪みによるゲッタリング効果が低下することが懸念されるからである。
さらに、これらの析出物への影響として、より高ボロン濃度とすることで、ボロン・炭素・酸素による複合欠陥形成が促進される。
次に、図３にウェーハ加工工程Ｓ２で示すように、炭素添加ＣＺ結晶である上記シリコン基板Ｗ０の表面を鏡面加工してから、例えばＳＣ１およびＳＣ２を組み合わせたＲＣＡ洗浄を行う。その後、図３にエピタキシャル層成膜工程Ｓ３で示すように、エピタキシャル層を成長するためにエピタキシャル成長炉に装入し、各種ＣＶＤ法（化学気相成長法）を用いて、図１（ｂ）に示すように、ボロン（Ｂ）濃度がｐタイプとされるエピタキシャル層Ｗ０ａを成長させる。
エピタキシャル層Ｗ０ａを形成したｐ／ｐ−タイプのシリコン基板Ｗ１は、図１（ｃ）に示すように、該エピタキシャル層Ｗ０ａ上に、必要に応じて酸化膜Ｗ１ｂ、さらに窒化膜Ｗ１ｃを形成してシリコンウェーハＷ２としてから、デバイス製造工程に供する。
ここで、デバイス製造工程に供されるシリコン基板Ｗ１またはシリコン基板Ｗ２におけるシリコン基板Ｗ０は、ボロン並びに固溶炭素を含むＣＺ結晶であるが、該結晶成長中に形成された酸素析出核、あるいは酸素析出物がエピタキシャル成長時の熱処理によりシュリンクするため、シリコン基板Ｗ１段階のシリコン基板Ｗ０には、顕在化された酸化析出物は光学顕微鏡では観察されない。
そのため、重金属をゲッタリングするためのゲッタリングシンクを確保するためには、エピタキシャル層Ｗ０ａ成長後に、この条件を付与することにより更なる析出促進が期待できる温度条件として、好ましくは６００〜８００℃程度で０．２５〜３時間の低温熱処理を施し、置換位置炭素を起点にしてボロン・炭素・酸素系の酸素析出物Ｗ０７を析出させる必要がある。
なお、本発明においてボロン・炭素・酸素系析出物とは、ボロン・炭素を含有した複合体（クラスター）である析出物を意味する。
この酸素析出物Ｗ０７は、固溶炭素を含有するシリコン基板Ｗ１を出発材とすれば、デバイス製造工程の初期段階を経る過程でシリコン基板Ｗ０の全体にわたって自然発生的に析出するため、デバイス製造工程での金属汚染に対するゲッタリング能力の高いゲッタリングシンクを、エピタキシャル層の直下からシリコン基板Ｗ０の全厚にわたって形成することができる。従って、エピタキシャル層の近接領域におけるゲッタリングが実現される。
このゲッタリングを実現するには、ボロン・炭素・酸素系の複合体である酸素析出物（ＢＭＤ）Ｗ０７は、サイズが１０〜１００ｎｍあり、かつシリコン基板Ｗ０中に１．０×１０６〜１．０×１０１１個／ｃｍ３ で存在することが好ましい。
なお、この場合のＢＭＤサイズとは、シリコン基板の厚み方向断面のＴＥＭ観察像における析出物の対角線長を意味し、該観察視野内の析出物の平均値で示すこととする。
酸素析出物Ｗ０７のサイズを上記の範囲のうち下限以上にするのは、母体シリコン原子と酸素析出物の界面に生じる歪みの効果を用いて格子間不純物（例えば重金属など）を捕獲（ゲッタリング）する確率を増加するためである。また、酸素析出物Ｗ０７のサイズが上記の範囲以上であると、基板強度が低下する、あるいは、エピタキシャル層での転位発生等の影響が出るため、好ましくない。
また、酸素析出物Ｗ０７のシリコン基板中における密度は、シリコン結晶中における重金属の捕獲（ゲッタリング）は、母体シリコン原子と酸素析出物との界面に生じる歪みおよび界面準位密度（体積密度）に依存するために、上記の範囲とすることが好ましい。
図３にデバイス作り込み工程Ｓ４で示すように、シリコンウェーハＷ２表面上にデバイスとなる構造を形成し、図２（ａ）に示すように、厚さＴ３が１０００〜５００μｍ、８００〜６００μｍ、７００μｍ程度とされるシリコン基板Ｗ３を製造する。
デバイス作り込み工程Ｓ４としては、メモリ素子の一般的な製造工程も採用することができる。その一例を示すが、特にこの構造・工程に限定する必要はない。
デバイス作り込み工程Ｓ４では、フローティングゲートを有するMOS-FET（金属酸化物半導体接合トランジスタ）を形成する。これにより、表面にメモリ素子Ｍとなる部分が形成されたシリコン基板Ｗ３を製造する。
上記のデバイス作り込み工程Ｓ４においては、例えば、ゲート酸化膜形成工程、素子分離工程およびポリシリコンゲート電極形成などの工程において、６００℃〜１０００℃程度の熱処理が行われるのが通例であり、この熱処理において、上述した酸素析出物Ｗ０７の析出を図ることができ、以降の工程においてゲッタリングシンクとして作用させることができる。
なお、これらのデバイス作り込み工程Ｓ４における熱処理条件は、図６に示す各条件に対応することができる。
なお上記の熱処理をデバイス製造工程より前に行う場合には、６００〜８００℃で０．２５〜３時間、酸素と、アルゴン、窒素等の不活性ガスとの混合雰囲気中で行う熱処理を行うことが望ましい。これにより、シリコン基板にＩＧ（ゲッタリング）効果を持たせることができる。ここで、高濃度ボロン基板に関しては、この熱処理工程をおこなうことは必ずしも必須ではないため、省略することができる。
なお、ＩＧ効果を持たせる熱処理が、デバイス製造工程かそれより前かに関わらず、この熱処理が上記の温度範囲より低いとボロン・炭素・酸素の複合体形成が不足し、基板の金属汚染が生じた場合に充分なゲッタリング能を発現できないため好ましくなく、また上記の温度範囲より高いと、酸素析出物の凝集が過剰におこり、結果的に、ゲッタリングシンクの密度が足りなくなるため、好ましくない。
また、この熱処理においては、６００℃、３０分の条件と同等な析出の発現が可能な熱処理温度・時間以上であれば、温度の上下および処理時間の増減は異なる条件に設定することも可能であり、また、８００℃、４時間の条件と同等な析出の発現が可能な熱処理温度・時間以下であれば、温度の上下および処理時間の増減は異なる条件に設定することも可能である。
次いで、図３に示すように、デバイス製造工程としての薄厚化工程Ｓ５により、厚さ、３０μｍ程度の基板Ｗ５とする。
図３に示す薄厚化工程Ｓ５においては、まず、研削処理工程として、図２（ａ）に示す厚さＴ３とされる前記シリコン基板Ｗ３の裏面Ｗ３ａを研削加工によって薄厚化して、図２（ｂ）に示す厚さＴ４の基板Ｗ４とする。
このときの条件としては、次のように設定される。
厚さＴ３；７００μｍ、
厚さＴ４；６０μｍ（５０〜８０μｍ）
裏面にランダムな加工変質層を形成
表面状態；粗さ５ｎｍ程度
薄厚化工程Ｓ５においては、研削処理工程の後、コロイダルシリカまたはシリコン結晶あるいはダイヤモンドライクカーボンからなる硬度２００ＨＶ〜１０００ＨＶ程度程度の硬質なスラリーでＣＭＰ加工工程により、図２（ｃ）に示す厚さＴ５の基板Ｗ５とする。
このときの条件としては、次のように設定される。
厚さＴ５；３０μｍ
表面状態；粗さ５ｎｍ程度
このＣＭＰ処理条件としては、次のように設定される。
硬度２００ＨＶ〜１０００ＨＶ程度、粒径１０〜１００ｎｍ程度のコロイダルシリカまたはシリコン結晶あるいはダイヤモンドライクカーボンからなる砥粒が重量比１％〜５％ｗｔのスラリーにより、アルミナからなる定盤上で、圧力１００ｇ／ｃｍ２〜５００ｇ／ｃｍ２、処理時間１０〜６０ｓｅｃ程度の処理をおこなう。
その後、研磨工程として、圧力１００ｇ／ｃｍ２〜５００ｇ／ｃｍ２、処理時間１０〜６０ｓｅｃ程度の処理をおこなう。これにより、基板Ｗ５は、その厚みが４０μｍ以下５μ以上とされるとともに、その裏面Ｗ５ａに２００Ｍｐａ以下、５Ｍｐａ以上の残留応力が生じる外因性ゲッタリングが付与されることになる。この際、裏面Ｗ５ａの表面状態は、割れ、欠けが発生しない程度である、粗さ５ｎｍ程度とされる。
ここで、残留応力の測定は、顕微ラマン装置により、断面入射の方法でおこなうものである。
本実施形態のシリコン基板では、インゴット引き上げ時に炭素をドープして酸素濃度を所定の範囲とすることで、ＤＺ層下のバルクにおいてＩＧ能を有するとともに、裏面における薄厚化処理におけるＣＭＰ加工を途中で止めて、その後裏面をハーフポリッシュすることによりＥＧ能を有しているので、薄厚化によって、ＩＧ層の膜厚が減少した状態においても、裏面ＥＧにより充分なゲッタリング能を有する状態を維持することが可能なため、厚さＴ５が３０μｍ程度のメモリ、ＭＣＰ対応メモリ基板、特に、Flashメモリとした場合でも、金属汚染の影響を排除して、同時に、ＣＭＰ処理とハーフポリッシュにより薄厚化をおこない、裏面のテクスチャを制御した状態として処理を終了するので、割れ・欠けの発生を防止して、歩留まりの高いシリコン基板とすることが可能である。
以下、本発明に係るシリコン基板とその製造方法における他の実施形態を、図面に基づいて説明する。
本実施形態において、上述の実施形態と異なるのは、ロジック素子とされるデバイス製造に用いるシリコン基板である点てあり、共通の構成要素には同一の符号を付してその説明を省略する。
本実施形態においては、ウェーハ製造工程において、ボロン（Ｂ）濃度がｐ＋タイプとされるシリコン単結晶インゴットを引き上げるとともに、エピタキシャル層の炭素濃度がｐタイプとされて、シリコン基板Ｗ３がｐ／ｐ＋タイプとされる。
デバイス作り込み工程Ｓ４は、まず、図７（ａ）に示すように、ｐ−タイプシリコン基板３０の上にｐ型のエピタキシャル層（高濃度不純物含有層）３１を形成したシリコン基板Ｗ２を用意し、図７（ｂ）に示すように、このエピタキシャル層３１上にｐタイプよりも不純物濃度の低い低濃度不純物含有層３２を形成する。
次いで、第１プアニール処理として、シリコン基板Ｗ２の表面近傍の酸素を除去することによって欠陥の発生を抑制するために、不活性ガス雰囲気下で温度が１０００℃以上、例えば１２００℃で熱処理をおこない、シリコン基板Ｗ２の表面近傍の酸素を除去する。第１プレアニール処理に後続して、不活性ガス雰囲気下で温度が１０００℃以下、例えば８００℃で第２プレアニール処理を行い、格子間酸素を析出させて多数の結晶欠陥を生成する。
次いで、図７（ｃ）に示すように、基板の表面近傍に不純物注入などによって素子活性領域３３ａを形成する。また、基板の表面に酸化膜や配線層などの積層構造を形成し、トランジスタや容量（図示せず）を形成する。次いで、素子活性領域３３ａが形成された基板の表面を覆う表面保護膜（図示せず）を形成し、シリコン基板Ｗ３とする。
シリコン基板Ｗ３表面近傍には、ｐｎ接合などを有する素子活性領域（デバイス領域）３３ａが形成される。素子活性領域３３ａは、下部半導体チップ３０の表面から２０μｍ程度の深さまで形成される。低濃度不純物含有層３２では、高濃度不純物含有層３１に含まれるボロンが、低濃度不純物含有層３２中に拡散した不純物拡散領域３２ａが形成される。不純物拡散領域３２ａは、数μｍ程度の厚みを有する。
このように、表面にロジック素子となる部分が形成された基板Ｗ３を製造する。
ロジック素子となる部分が形成されたシリコン基板Ｗ３は、上部半導体チップとされ、これは、例えばＤＲＡＭ以外のメモリ半導体装置、ＣＰＵ、ＤＳＰ（Digital Signal Processor）などである。または、下部半導体チップとされることもでき、これは例えばＤＲＡＭ等のメモリ半導体装置である。これら下部半導体チップ及び上部半導体チップは、ＭＣＰ（Multi Chip Package）基板ととともに、ボンディングワイヤによって接続されマルチチップパッケージとなる。
また、デバイス製造工程においては、厚さＴ５が４０μｍ程度とされている。
本実施形態のシリコン基板では、インゴット引き上げ時に炭素をドープして酸素濃度を所定の範囲とすることで、ＤＺ層下のバルクにおいてＩＧ能を有するとともに、裏面における薄厚化処理におけるＣＭＰ加工を途中で止めて、その後裏面をハーフポリッシュすることによりＥＧ能を有しているので、充分なゲッタリング能を有する状態を維持することが可能なため、厚さＴ５が４０μｍ程度のロジック、ＳｏＣとした場合でも、金属汚染の影響を排除して、同時に、割れ・欠けの発生を防止して、歩留まりの高いシリコン基板とすることが可能である。
例えば、NAND-FLASHあるいはNOR-FLASHなどのMulti Chip Package(MCP)用のウェーハとしての利用等が可能である。この場合もデバイス構造はCMOSであることから前記ボロン（Ｂ）濃度が抵抗率８ｍΩｃｍ〜１０ｍΩｃｍに相当する濃度、炭素濃度が１．０×１０１６〜１.６×１０１７ａｔｏｍｓ／ｃｍ３、酸素濃度が１．４×１０１８〜１．６×１０１８ａｔｏｍｓ／ｃｍ３の範囲および、裏面残留応力が上記の範囲にてＩＧおよびＥＧによる高ゲッタリング能力の維持が可能である。
さらに、本発明を固体撮像素子に適応し、上記したデバイス作り込み工程Ｓ４として、固体撮像素子の一般的な製造工程を採用することができる。その一例としてＣＣＤデバイスについて図８に示すが、特にこの工程に限定する必要はない。
すなわち、デバイス作り込み工程Ｓ４は、まず、図８（ａ）に示すように、図１（ｂ）に示したｐ型シリコン基板１の上にｐ 型のエピタキシャル層２を形成したシリコン基板３を用意し、図８（ｂ）に示すように、このエピタキシャル層２の所定位置に第１のｎ型ウエル領域１１を形成する。その後、図８（ｃ）に示すように、表面にゲート絶縁膜１２を形成するとともに、第１のｎ型ウエル領域１１の内部にイオン注入によってｐ型及びｎ型の不純物を選択的に注入して、垂直転送レジスタを構成するｐ型の転送チャネル領域１３、ｎ型のチャネルストップ領域１４および第２のｎ型ウエル領域１５をそれぞれ形成する。
次に、図８（ｄ）に示すように、ゲート絶縁膜１２の表面の所定位置に転送電極１６を形成する。その後、図８（ｅ）に示すように、ｐ型の転送チャネル領域１３と第２のｎ型ウエル領域１５との間にｐ型及びｎ型の不純物を選択的に注入することによって、ｎ型の正電荷蓄積領域１７とｐ型の不純物拡散領域１８とを積層させたフォトダイオード１９を形成する。
さらに、図８（ｆ）に示すように、表面に層間絶縁膜２０を形成した後、フォトダイオード１９の直上方を除いた層間絶縁膜２０の表面に遮光膜２１を形成することによって、固体撮像素子１０となる基板Ｗ３を製造することができる。
なお、固体撮像素子１０となるデバイス作り込み工程Ｓ４における熱処理条件は、図６に示す各条件に対応するものである。
具体的には、エピタキシャル層Ｗ０ａを成膜したシリコン基板Ｗ１に対して、図６に示すinitialから、step1、step2、step3、step4、step5のそれぞれが、フォトダイオードおよび転送用のトランジスタ形成工程の各工程が終了した時点に対応するといえる。
また、エピタキシャル層Ｗ０ａの厚さは、デバイスが固体撮像素子とされる場合、素子の分光感度特性を向上させる理由から、２〜１０μｍの範囲とすることが好ましい。
シリコンウェーハＷ２にデバイス工程においてエピタキシャル層Ｗ０ａに埋め込み型フォトダイオードを形成することによって、固体撮像素子となる。
なお、酸化膜Ｗ０ｂおよび窒化膜Ｗ０ｃの厚みは、転送トランジスタの駆動電圧を設計する際の制約から、それぞれ酸化膜Ｗ０ｂを５０〜１００ｎｍ、および、窒化膜Ｗ０ｃ、具体的には固体撮像素子におけるポリシリコンゲート膜Ｗ１ｂを１．０〜２．０μｍとすることが好ましい。
シリコン基板として、ｐ＋型が望ましい理由は、デバイス設計上の理由として、デバイスが動作する場合に生じる浮遊電荷が意図しなかった寄生トランジスタを動作させてしまう、いわゆるラッチアップ現象をｐ＋ウェーハ（シリコン基板）を用いることで防止でき、デバイスの設計が容易になることがある。また、トレンチ構造のキャパシタを用いる場合にトレンチ周辺の電圧印加時の空乏層広がりがｐ＋ウェーハの場合は防止できる利点がある。
さらに、高濃度ボロン（Ｂ）ドープしたシリコン単結晶では、他のドーパントに比べて熱処理による酸素析出物の凝集が起こりやすい。これは、高濃度ボロン（Ｂ）および酸素などの不純物がクラスタリングし酸素析出物の核とする欠陥を形成しやすいためと考えられる。
さらに、このようなボロン起因の熱処理による酸素析出物の凝集は、高酸素濃度のシリコン結晶中において顕著であることがわかった。
発明者らは、炭素、酸素およびボロンの状態・振る舞いを分析・検討した結果、Ｂ濃度が抵抗率８ｍΩｃｍ〜１０ｍΩｃｍに相当する濃度、炭素濃度が１．０×１０１６〜１.６×１０１７ａｔｏｍｓ／ｃｍ３ 、酸素濃度が１．０×１０１８〜１０×１０１８ａｔｏｍｓ／ｃｍ３、という条件で引き上げたシリコン単結晶において、ウェーハに加工してエピタキシャル層を成膜し、６００〜８００℃とする熱処理工程を経れば、ＢＭＤの大きさ・密度として、重金属のゲッタリングに必要なゲッタリングシンクを形成可能で、充分なゲッタリング能を有するためのシリコン基板を製造可能であることを見出した。
但し、ｐ＋とされるさらなる高濃度ボロンを含有する基板の場合は前記熱処理を実施することなく析出を促進できる。
さらに、本発明は、高濃度ボロン添加シリコン結晶に炭素を１．０×１０１６〜１.６×１０１７ａｔｏｍｓ／ｃｍ３の範囲で添加した場合、結晶成長過程において炭素、ボロンまたは酸素を核とするゲッタリングシンクが形成され、これらは高温熱処理でも安定に存在しエピタキシャル成長後においても存在しうる。したがって、エピタキシャル成長直後から酸素析出の核として作用しデバイス熱処理工程で成長しデバイス熱処理工程での重金属汚染に対してゲッタリングシンクとして有効に働く。
本発明においては、ＣＺ法によりボロン（Ｂ）濃度が抵抗率８ｍΩｃｍ〜１０ｍΩｃｍに相当する濃度、炭素濃度が１．０×１０１６〜１.６×１０１７ａｔｏｍｓ／ｃｍ３、酸素濃度が１．４×１０１８〜１.６×１０１８ａｔｏｍｓ／ｃｍ３を有するシリコン単結晶を引き上げる工程と、
引き上げたシリコン単結晶からスライスしたシリコン基板に、酸素析出物を形成する熱処理をおこなう熱処理工程とを有することができる。
本発明は、前記酸素析出物を形成する熱処理を温度６００℃〜８００℃、処理時間０．２５時間〜３時間、酸素と、アルゴンまたは窒素等の不活性ガスとの混合雰囲気中でおこなうことができる。
また、本発明において、前記酸素析出物を形成する熱処理を行う前に、前記スライスしたシリコン基板表面にボロン（Ｂ）濃度が抵抗率０．１〜１００Ωｃｍのシリコンエピタキシャル層を成膜する工程を有することが好ましい。
さらに、本発明は、前記シリコン単結晶を育成する際の不活性雰囲気ガス中に水素を添加することが可能であり、この際、前記シリコン単結晶を引き上げる工程における不活性ガスに水素を添加した雰囲気の気圧を、減圧の１．３３ｋＰａ〜２６．７ｋＰａとし、前記雰囲気中の水素ガス濃度を３体積％〜２０体積％とすることができる。
また、本発明のシリコン基板は、上記のいずれか記載の製造方法により製造されたものであって、
イントリンシックゲッタリングシンクとなるＢＭＤのうち、大きさ１０〜１００ｎｍのものが密度１．０×１０６〜１．０×１０11個／ｃｍ３存在する手段を採用することもできる。
なお、この場合のＢＭＤサイズとは、シリコン基板の厚み方向断面のＴＥＭ観察像における析出物の対角線長を意味し、該観察視野内の析出物の平均値で示すこととする。
本発明において、固体撮像素子のシリコン基板としては、固体撮像素子の埋め込み型フォトダイオードの直下となる位置に大きさ１０〜１００ｎｍのＢＭＤが密度１．０×１００〜１．０×１０11個／ｃｍ３で存在するゲッタリング層が形成されたシリコン基板であって、
上記の製造方法により製造されたシリコン基板の直上にボロン（Ｂ）濃度が抵抗率０．１〜１００Ωｃｍとされたシリコンエピタキシャル層が形成され、
前記エピタキシャル層の直下には、前記ゲッタリング層が設けられてなることができる。
以下、本発明において、高いゲッタリング能を呈すると考えられるモデルについて説明する。
ドーパント（Ｂ）濃度が、１×１０１５ａｔｏｍｓ／ｃｍ３程度（０．５〜５×１０１５ａｔｏｍｓ／ｃｍ３）とされて、抵抗率が１０Ωｃｍ程度となっているｐ−基板においては、炭素濃度を１×１０１７ａｔｏｍｓ／ｃｍ３程度（０．５〜１×１０１７ａｔｏｍｓ／ｃｍ３）として、ボロン（Ｂ）濃度よりも多く存在するように炭素をドープした場合において、酸素濃度を１.４〜１.６×１０１８ａｔｏｍｓ／ｃｍ３程度とする。すると、ボロン（Ｂ）濃度に比べて、炭素と酸素の濃度が高く、また同程度であるため、このような基板で、ペアリングしやすいのは炭素−酸素であると考えられる。したがって、シリコン結晶中においてゲッタリングシンクに関係する結合状態としては、炭素−酸素ペアが形成されることになると考えられる。
ここで、炭素はシリコンよりも原子半径は小さいので、シリコンの格子点に入ると、その付近がひずみ、歪み場が形成されることになる。この状態の基板にＤＫ（ドナーキラー）あるいはデバイス製造工程での熱処理等をおこなうことで、炭素−酸素ペア付近の歪み場に格子間の酸素が集まり、ＢＭＤが形成されることになる。このように、デバイス領域あるいは重金属汚染が起こりやすいウェーハ表面に近い位置で、炭素がシリコン基板中にドープされており、その付近がひずんでいるため、重金属が拡散してゲッタリングされることで、その結果、ゲッタリング効果が得られる。つまり、炭素−酸素ペアがあることによって、酸素析出物の核生成中心（ニュークリエーションセンター）になる。
これに対し、ドーパント（Ｂ）濃度が、１×１０１８ａｔｏｍｓ／ｃｍ３程度（０．５〜５×１０１８ａｔｏｍｓ／ｃｍ３）のハイドープのｐ＋基板あるいはｐ＋＋基板とされた場合、上記のｐ−基板よりも、ボロン（Ｂ）濃度が３桁程度以上多くなる。このため、上記のｐ−基板に比べて、炭素濃度と酸素濃度と同程度に高くなったボロン（Ｂ）濃度の影響により、炭素−酸素に対して、ボロン−酸素、炭素−ボロンがペアリングしやすくなると考えられる。さらに、これら炭素−酸素、ボロン−酸素、炭素−ボロンの複合体や、これ以外にも、炭素−ボロン−酸素や、これらがシリコンと関連した多くの複合体が形成され、これらも炭素−酸素ペア同様に歪み場を持っているのでこれらすべてのペアおよび複合体が析出核となる。つまり、ハイドープの基板中では、多くの歪み場を形成することができるため、ｐ−程度のボロン（Ｂ）濃度を有する基板に比べて、圧倒的に多くの析出核が存在し、ゲッタリングシンクとなり得る析出密度も圧倒的に高くなる。
なお、上記の複合体形成には、シリコン結晶中の空孔（Ｖａｃａｎｃｙ）と格子間型シリコン（Ｉｎｔｅｒｓｔｉｔｉａｌ−Ｓｉ）も関与していることが予想される。
また、本発明では、これらの析出核をボロン・炭素・酸素による複合欠陥とする。
また、デバイス像素子の製造においては、重金属汚染を防止することが非常に重要であるため、上記のＢ、ＯによるＩＧに、さらに、ＥＧとしてのテクスチャを基板裏面に形成することで、結果的に充分なゲッタリング能を得ることができる。
さらに、ｐ／ｐ＋タイプのシリコン基板はその強力なゲッタリング特性のため、重金属汚染に敏感な素子用のシリコン基板として有効である。また、電子デバイス製造工程においては配線ルールの微細化が進展するほどシリコン基板の平坦度がデバイス歩留に影響するため、高平坦度が求められる。本発明のように、炭素ドープした高ボロン濃度のｐ＋基板であれば、平坦度の悪化するＰＢＳを形成することなしに、充分なゲッタリング能を有することが可能となる。
さらに、デバイス製造工程開始前までに充分なゲッタリング効果を発現し、デバイス工程中にこれを維持することが必要であるため、ｐ型シリコン基板の製造工程においては、炭素をドープしない場合に、析出エンハンスを上げるために酸素濃度を１０〜２０×１０１８ａｔｏｍｓ／ｃｍ３程度と高くすることが好ましい。しかし、このように基板中の酸素濃度を高くすると、エピタキシャル層にまで転位が伸展したエピ欠陥の発生が懸念される。これに対し、本発明のように、上記の濃度として炭素をドープすることで、０．５μｍ程度以上の大きなスタッキングフォールト（ＳＦ）の発生を抑制する効果がある。
さらに、本発明のように、上記の濃度として炭素をドープすることで、析出核からの２次欠陥の伸展を抑制することもできる。これは、大きさ０．５〜５μｍの析出物では発生した歪みを解放するために、この歪み場の付近に２次転位が発生するが、上記のようにＣをドープすることで、大きさ０．５〜１００ｎｍの析出物を多数形成することができるため、歪みを解放したとしても、小さな２次転位しか発生せず、結果手的に、エピタキシャル層まで転位が伸展することがないためである。しかも、このように小さな析出核を密度１．０×１０１０〜１．０×１０1３／ｃｍ３程度に多数存在させることができるので、充分なゲッタリング能を発現することが可能となる。
本発明に係るシリコン基板の製造方法の一実施形態を示す正断面図である。 本発明に係るシリコン基板の製造方法の一実施形態を示す正断面図である。 本発明に係るシリコン基板の製造手順を示すフローチャートである。 ＣＺ引上げ炉の縦断面図である。 水素添加による引き上げ速度領域の変化を示す模式図である。 本発明の実施例における熱処理を説明する図である。 メモリ素子の製造手順を示す図である。 固体撮像素子の製造手順を示す図である。
符号の説明
Ｗ０，Ｗ１…シリコン基板
Ｗ０ａ…エピタキシャル層

Claims (7)

  1. ＣＺ法により炭素濃度が１.０×１０１６〜１.６×１０１７ａｔｏｍｓ／ｃｍ３、初期酸素濃度が１．４×１０１８〜１．６×１０１８ａｔｏｍｓ／ｃｍ３として育成されたシリコン単結晶から製造されたシリコン基板であって、
    表面にデバイスが形成され、その厚みが４０μｍ以下５μ以上とされるとともに、
    前記シリコン基板の裏面に２００Ｍｐａ以下、５Ｍｐａ以上の残留応力が生じる外因性ゲッタリングが付与されたことを特徴とするシリコン基板。
  2. 前記残留応力は、前記シリコン基板裏面に研削加工をした後ＣＭＰ加工されたものであることを特徴とする請求項1記載のシリコン基板。
  3. 前記残留応力は、前記シリコン基板裏面に研削加工をした後ＣＭＰ加工においてコロイダルシリカまたはシリコン結晶あるいはダイヤモンドライクカーボンからなる硬度２００ＨＶ〜１０００ＨＶ程度の硬質なスラリーでＣＭＰ加工したことを特徴とする請求項1記載のシリコン基板。
  4. ＣＺ法により炭素濃度が１.０×１０１６〜１.６×１０１７ａｔｏｍｓ／ｃｍ３、初期酸素濃度が１．４×１０１８〜１.６×１０１８ａｔｏｍｓ／ｃｍ３としてシリコン単結晶を育成し、
    該シリコン単結晶をスライスして、その表面にデバイスを形成した後、厚みを４０μｍ以下５μ以上まで減厚し、
    その裏面に２００Ｍｐａ以下、５Ｍｐａ以上の残留応力が生じる外因性ゲッタリングを付与する加工を施すことを特徴とするシリコン基板の製造方法。
  5. 前記残留応力を生じる加工は、前記シリコン基板裏面に研削加工、および、その後ＣＭＰ加工であることを特徴とする請求項４記載のシリコン基板の製造方法。
  6. 前記残留応力を生じる加工は、前記シリコン基板裏面に研削加工、および、その後におこなうＣＭＰ加工においてコロイダルシリカまたはシリコン結晶あるいはダイヤモンドライクカーボンからなる硬度２００ＨＶ〜１０００ＨＶ程度の硬質なスラリーによるＣＭＰ加工であることを特徴とする請求項４記載のシリコン基板の製造方法。
  7. 請求項４から６のいずれか記載の製造方法により製造されたことをと特徴とするメモリ素子のシリコン基板。
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