JP5825931B2 - 固体撮像素子の製造方法 - Google Patents

Description

本発明は、固体撮像素子用半導体基板及びそれを用いた固体撮像素子の製造方法に関する。

撮像装置に用いられる固体撮像素子は、シリコン等で構成された半導体基板の撮像領域に受光部となるフォトダイオードとこのフォトダイオードの信号電荷を読み出す手段となるMOSトランジスタとで構成された単位画素がマトリックス状に複数形成され、前記半導体基板の周辺領域に複数のCMOSトランジスタ（以下、MOSトランジスタと併せてトランジスタという）からなる周辺回路部（以下、受光部及び周辺回路部を併せて半導体素子部という）が形成され、前記半導体素子部上に層間絶縁膜を介して多層構造の配線を備える配線部が形成されている。このような固体撮像素子において、前記配線部が形成された表面側より光を照射し、前記フォトダイオードで光を受光する。

しかしながら、このような固体撮像素子では入射する光の光路に前記配線部が存在するため、この多層構造の配線によって入射した光が反射や散乱する。このため、固体撮像素子としての感度が落ちる。

このようなことから、表面側に前記配線部が形成された半導体基板において、その裏面側から光を入射させる固体撮像素子が一般的に知られている（例えば特許文献１）。

しかしながら、光を裏面側から入射させる揚合、半導体基板の厚さが厚いと光が透過することができない。このため、半導体基板を裏面側から研磨等により薄膜化して数μｍの半導体層とすることが必要である。また、その際、半導体基板の面内で薄膜化した半導体層の膜厚にばらつきが存在すると、光の入射強度にばらつきが生じてしまい、色むらが発生する。

この問題を解決するために、特許文献２には半導体基板としてSOI（Silicon on insulator）基板を用いる技術が開示されている。この技術は、前記薄膜化をSOI基板の裏面側から行い、SOI基板の中間層である酸化膜で前記薄膜化を止めることにより、前記半導体層の膜厚の面内ばらつきを抑えることが可能になる。しかしながら、SOI基板は通常の半導体基板より価格が非常に高いため、製造コストが高くなる。

そこで、特許文献３にはSOI基板に比べて安価な半導体基板を用い、この半導体基板と異なる材料からなる埋め込み層を終点検出部として形成することが開示されている。このような半導体基板を用いることによって、裏面側からの薄膜化において終点検出が容易になり、固体撮像素子を安価にかつ精度よく製造することが可能になる。

特開平９−４５８８６号公報 特開２００６−６６７１０号公報 特開２００５−３５３９９６号公報

しかしながら、特許文献３に記載の技術は、終点検出部が固体撮像素子の製造後も残存する。このため、終点検出部の残存領域には半導体素子部を形成することができず、半導体素子部形成領域が減少して高集積化を妨げる。また、終点検出部は前記半導体基板と異なる材料の埋め込み層からなるため、半導体素子部の形成時または配線部の形成時の熱処理において該埋め込み層からその埋込み材料（不純物）が拡散し、半導体素子部の半導体特性に悪影響を及ぼすおそれもある。

本発明は、前記課題を解決するためになされ、固体撮像素子を製造するために適用した場合、製造後の固体撮像素子に終点検出部が残存せず、半導体素子部への不純物拡散等の問題もなく、高精度の薄膜化を実現することが可能な固体撮像素子用半導体基板を提供する。

また、本発明は、固体撮像素子製造後も半導体基板に終点検出部が残存することがなく、かつ半導体基板と異なる材料の半導体素子部への不純物拡散等の問題もなく、高精度の半導体基板の薄膜化を実現することができる固体撮像素子の製造方法を提供する。

本発明の一態様によると、表面側の表層部と、この表層部より裏面側方向内部に形成され、ＢＭＤ密度が１×１０ ^１０ ／ｃｍ ^３ 以上１×１０ ^１２ ／ｃｍ ^３ 以下の第１のバルク層と、この第１のバルク層より裏面側方向内部に形成され、前記第１のバルク層よりＢＭＤ密度が低く、その密度が１×１０ ^９ ／ｃｍ ^３ 以上１×１０ ^１０ ／ｃｍ ^３ 以下の第２のバルク層とを備える半導体基板を用いて固体撮像素子を製造する方法であって、前記半導体基板の表層部にフォトダイオードおよびトランジスタからなる半導体素子部を形成する工程と、前記半導体素子部を含む前記表層部の表面に多層構造の配線部を形成する工程と、前記半導体基板の配線部上に支持基板を貼り合わせる工程と、前記半導体基板の裏面側からバック加工を行って、前記表層部と前記第１のバルク層の界面を終点として検出して、前記第１及び第２のバルク層が除去される厚さまで前記半導体基板を薄膜化する工程とを備えることを特徴とする固体撮像素子の製造方法が提供される。

前記一態様において、前記バック加工における前記第１のバルク層の除去は、鏡面研磨であり、前記鏡面研磨中の研磨ヘッドの負荷電流値の変化により前記表層部と前記第１のバルク層の界面を研磨終点として検出することが好ましい。

本発明によれば、固体撮像素子を製造するために適用した場合、製造後の固体撮像素子に終点検出部が残存せず、半導体素子部への不純物拡散等の問題もなく、高精度の薄膜化を実現することが可能な固体撮像素子用半導体基板を提供できる。

また、本発明によれば、固体撮像素子製造後も半導体基板に終点検出部が残存することがなく、かつ半導体基板と異なる材料の半導体素子部への不純物拡散等の問題もなく、高精度の半導体基板の薄膜化を実現することができる固体撮像素子の製造方法を提供することができる。

本発明の実施形態に係る固体撮像素子用半導体基板を示す概略断面図である。 図１に示す固体撮像素子用半導体基板１の表面２ａからの深さ方向（矢印α）の表層部３ａ、第１のバルク層４ａおよび第２のバルク層５におけるＢＭＤ密度の分布を示す概念図である。 本発明の実施形態に係る固体撮像素子の製造工程の第１ステップを示す概略断面図である。 本発明の実施形態に係る固体撮像素子の製造工程の第２ステップを示す概略断面図である。 本発明の実施形態に係る固体撮像素子の製造工程の第３ステップを示す概略断面図である。 本発明の実施形態に係る固体撮像素子の製造工程の第４ステップを示す概略断面図である。 本発明の実施形態に係る固体撮像素子の製造工程の第５ステップを示す概略断面図である。 本発明の実施形態に係る固体撮像素子の製造工程の第６ステップを示す概略断面図である。 本発明の実施形態に係る固体撮像素子の製造工程に用いられる鏡面研磨装置の一例を示す概念図である。

以下、本発明の実施形態に係る固体撮像素子用半導体基板を図面を参照して詳細に説明する。

図１は、本実施形態に係る固体撮像素子用半導体基板を示す概略断面図である。

固体撮像素子用半導体基板１は、素子部形成領域となる表面２ａ側の表層部３ａを残す裏面２ｂ側からのバック加工が適用される。固体撮像素子用半導体基板１は、素子部形成領域となる表面２ａ側の表層部３ａと、この表層部３ａより裏面２ｂ側方向内部に形成され、ＢＭＤ密度が１×１０¹⁰／ｃｍ³以上１×１０¹²／ｃｍ³以下の第１のバルク層４ａと、この第１のバルク層４ａより裏面２ｂ側方向内部に形成され、前記第１のバルク層４ａよりＢＭＤ密度が低く、その密度が１×１０⁹／ｃｍ³以上１×１０¹⁰／ｃｍ³以下の第２のバルク層５とを備える。

この第１のバルク層４ａと第２のバルク層５は、前記バック加工が適用される。

詳しくは、表層部３ａ、第１のバルク層４ａ及び第２のバルク層５は、半導体基板１の表面全体に層状に形成されている。

固体撮像素子用半導体基板１は、例えば、裏面２ｂ側にも表層部３ａと同様の表層部３ｂを有し、更にこの表層部３ｂより表面２ａ側方向内部に、第１のバルク層４ａと同様の第１のバルク層４ｂを有する。なお、この表層部３ｂ及び第１のバルク層４ｂにおいても前記バック加工が適用される。ただし、この裏面２ｂ側の構成は後述する製造方法において付加的に形成されるものであり、本発明に係る固体撮像素子用半導体基板を限定的に解釈するものではない。

図２は、図１に示す固体撮像素子用半導体基板１の表面２ａからの深さ方向（矢印α）の表層部３ａ、第１のバルク層４ａおよび第２のバルク層５におけるＢＭＤ密度の分布を示す概念図である。

すなわち、実施形態に係る固体撮像素子用半導体基板１は、表層部３ａはＢＭＤ密度が小さく（ＢＭＤが殆ど存在せず）、表層部３ａの裏面２ｂ方向内部に隣接する第１のバルク層４ａはＢＭＤ密度が最も高く、第１のバルク層４ａの裏面２ｂ方向内部に隣接する第２のバルク層５は表層部３ａに比べてＢＭＤ密度が高く、かつ第１のバルク層４ａよりＢＭＤ密度が低い。

このように表層部３ａと第１のバルク層４ａとの間、第１のバルク層４ａと第２のバルク層５との間のＢＭＤ密度に差を設けることによって、それぞれの界面において硬度差を備えることができる。詳しくは、第１のバルク層４ａのＢＭＤ密度を１×１０¹⁰／ｃｍ³以上１×１０¹²／ｃｍ³以下にすることによって、第１のバルク層４ａは高い硬度を有し、表層部３ａとの間で充分に大きな硬度差を備えることができる。また、第２のバルク層５を第１のバルク層４ａよりＢＭＤ密度を低くし、その密度を１×１０⁹／ｃｍ³以上１×１０¹⁰／ｃｍ³以下にすることによって、第１のバルク層４ａとの間で硬度差を備えることができる。

従って、表層部３ａと第１のバルク層４ａとの界面、第１のバルク層４ａと第２のバルク層５との界面の２箇所において加工終点を検出することができるため、バック加工において、二段階の追い込み加工を行うことができる。それ故、一段階の場合よりも半導体基板の高精度の薄膜化を実現することができる。

また、前述したように第１のバルク層４ａと第２のバルク層５は、バック加工が適用されるため、このバック加工において完全に除去される。従って、製造後の固体撮像素子に終点検出部が残存せず、かつこれによる半導体素子部への不純物拡散等の問題もない。

されに、第１のバルク層４ａ及び第２のバルク層５のBMD密度を上述したような範囲にすることによって、後述する半導体素子部や多層構造の配線部を形成する際の熱処理において表層部３に拡散した銅（Ｃｕ）やアルミニウム（Ａｌ）等の不純物をゲッタリングすることができる。従って、高品質の半導体素子部や配線部を有する固体撮像素子を製造することができる。

次に、実施形態に係る固体撮像素子用半導体基板を製造する製造方法の一例を説明する。

最初に、少なくとも素子部形成領域となる表層部３ａの表面２ａが鏡面研磨された半導体基板を準備する。

このような半導体基板は、チョクラルスキー法により引き上げたシリコン単結晶インゴットをウェーハ状に切断し、外周部の面取り、ラッピング、研削、エッチング等の加工工程を経た後に、鏡面研磨を行うことにより得ることができる。

次に、この半導体基板に不活性ガスまたは還元性ガス雰囲気中、例えば、１２５０℃以上１３９０℃以下の温度で、５分間以上１時間以下保持する第１の熱処理を行う。

この第１の熱処理は、周知の縦型熱処理装置を用いて行うことができる。この第１の熱処理を行うことにより、前記表層部３ａ及び前記第２のバルク層５が形成される。その際、第１のバルク層４ａにあっては第２のバルク層５と同程度の密度のＢＭＤが形成される。

次に、前記第１の熱処理を行った半導体基板に不活性ガス、還元性ガス、窒化性ガス又は酸化性ガス雰囲気中、例えば、１１００℃以上１２００℃以下の温度で、１秒間以上９０秒間以下保持する第２の熱処理を行う。

この第２の熱処理は、周知の急速昇降温熱処理（RTP：Rapid Thermal Process）装置を用いて行うことができる。この第２の熱処理を行うことにより、第１のバルク層４ａとなる領域にＢＭＤ密度（サイズ）を増加させるための空孔が導入される。

この第２の熱処理では、例えば１１００℃以上１２００℃以下の温度からの降温（冷却）速度は、２５℃／秒以上であることが好ましい。

このような急速冷却を行うことにより、例えば、１１００℃以上１２００℃以下の温度で発生した空孔が降温時に減少するのを抑制することができる。

次に、前記第２の熱処理を行った半導体基板に不活性ガス、還元性ガス、窒化性ガスまたは酸化性ガス雰囲気中、例えば、７００℃以上１１００℃以下の温度で、５分間以上１時間以下保持する第３の熱処理を行う。

この第３の熱処理は、周知の縦型熱処理装置を用いて行うことができる。この第３の熱処理を行うことにより、前記第２の熱処理で導入された空孔を利用し、第１のバルク層４ａとなる領域に高密度のＢＭＤを形成、成長させることができる。

このような工程を施すことによって、前述したような実施形態に係る固体撮像素子用半導体基板を製造することができる。

なお、前記第１及び第２のバルク層のBMD密度は、半導体基板の酸素濃度や、前記熱処理での熱処理温度、熱処理時間やガス雰囲気等を適時選択することにより調整することができる。

次に、本発明の実施形態に係る固体撮像素子の製造方法を図３〜図８を参照して詳細に説明する。

まず、前述した図１及び図２に示すような半導体基板１を準備する。

次いで、半導体基板１の表層部３ａに周知の半導体プロセスを用いてフォトダイオードおよびトランジスタの一部を形成する。すなわち、半導体基板１の撮像領域に各画素に対応しフォトダイオード１１とMOSトランジスタの一部（ソース・ドレイン領域；１２ａ）を形成し、更に、周辺領域にCMOSトランジスタの一部（ソース・ドレイン領域１３ａ）を形成する（図３図示）。

次いで、表層部３ａの表面２ａ上に周知の方法によりゲート絶縁膜１４を介してMOSトランジスタのゲート電極１２ｂおよびCMOSトランジスタのゲート電極１３ｂを形成する。ソース・ドレイン領域１２ａ、ゲート絶縁膜１４およびゲート電極１２ｂによりMOSトランジスタ１２が構成される。また、ソース・ドレイン領域１３ａ、ゲート絶縁膜１４およびゲート電極１３ｂによりCMOSトランジスタ１３が構成される。つづいて、ゲート電極１２ｂ、１３ｂを含むゲート絶縁膜１４上に層間絶縁膜１５を介して多層構造の配線１６を有する配線部１７を形成する（図４図示）。ひきつづき、層間絶縁膜１５上に支持基板（例えば、シリコン基板）１８を周知の方法により貼り合わせる（図５図示）。

次いで、例えばダイヤモンド砥石を用いて研削加工により、半導体基板１の裏面２ｂ側からバック加工を行い、表層部３ｂ、第１のバルク層４ｂを除去し、かつ、第２のバルク層５においては、第１のバルク層４ａとの界面から裏面２ｂ側方向に、後に行われる鏡面研磨の取代分（約５〜１５μｍ）を残した位置まで加工を行う（図６図示）。

次いで、周知の鏡面研磨装置を用いて半導体基板１の第１のバルク層４ａ及び残存させた第２のバルク層５を鏡面研磨により除去する（図７図示）。

図９は、実施形態に係る固体撮像素子の製造工程に用いられる鏡面研磨装置の一例を示す概念図である。

鏡面研磨装置３０は、被処理基板である半導体基板１の片面（裏面２ｂ側）を鏡面研磨する装置である。鏡面研磨装置３０は、例えば研削加工された半導体基板１の裏面２ｂ側を研磨面としてその裏面側（支持基板１８側）を保持する研磨ヘッド３２を有する。研磨ヘッド３２の下方には、水平方向に回転可能な定盤３４が設けられ、その上面には研磨布３６が貼設されている。また、この鏡面研磨装置３０には研磨中の研磨ヘッド３２の負荷電流を測定する負荷電流測定部４２が設けられている。

前記鏡面研磨の際には研磨ヘッド３２が下降し（図示せず）、研磨ヘッド３２に保持された半導体基板１の研磨面を研磨布３６に押圧し、研磨布３６の上方に配置した研磨ノズル３８から研磨剤４０を研磨布３６上に供給して、研磨ヘッド３２と、定盤３４を水平方向に回転させながら、前記研磨面の鏡面研磨を行う。

この際、鏡面研磨中の研磨ヘッド３２の負荷電流測定部４２で測定される負荷電流値の変化により前記表層部３ａと前記第１のバルク層４ａの界面を研磨終点として検出する。

すなわち、前述したように実施形態に係る半導体基板１は、表層部３ａと第１のバルク層４ａとの間に大きい強度差を有する（ＢＭＤ密度が高い第１のバルク層４ａは強度が高く［ＢＭＤは、ＳｉＯ_２の塊であるため］、表層部３ａは強度が低い）。

このような鏡面研磨において、第１のバルク層４ａを研磨する際には半導体基板１の研磨面と研磨布３６との摩擦係数が小さくなるため、前記研磨ヘッド３２の負荷電流値は小さくなる。また、表層部３ａを研磨する際には半導体基板１の研磨面と研磨布３６との摩擦係数が大きくなるため、研磨ヘッド３２の負荷電流値は大きくなる。

従って、この負荷電流値の変化を検出してこれを研磨終点とすることで、半導体基板を高精度に薄膜化をすることが可能になる。

より詳しくは、鏡面研磨は周知の３連３段研磨（１次研磨、２次研磨、仕上げ研磨）により行う。

１次研磨は、半導体基板の平坦度の修正を目的として行われる鏡面研磨であり、研磨レートが大きい。１次研磨は、一般的に硬質研磨布を用い、粒径が比較的大きいコロイダルシリカを含有したアルカリ溶液（ｐＨ＝１０．５程度）を研磨剤として使用する。

２次研磨及び仕上げ研磨は、半導体基板の表面粗さやヘイズの修正を目的として行われる鏡面研磨であり、研磨レートが小さい。２次研磨及び仕上げ研磨は、一般的に軟質研磨布を用い、粒径が小さいコロイダルシリカを含有したアルカリ溶液（ｐＨ＝１０．５程度）を研磨剤として使用する。この２次研磨及び仕上げ研磨は、最大取代１μｍ未満で行う。

前記バック加工における第１のバルク層の除去は、１次研磨で行い、表層部と第１のバルク層の界面を研磨終点として検出後、１次研磨を終了する。その後、前記２次研磨及び仕上げ研磨を行うことが好ましい。

第１のバルク層４ａは、ＢＭＤ密度が高く、通常のシリコンと比べて硬度が高いため研磨レートが大きく低下する。従って、第１のバルク層４ａの除去を研磨レートが最も高い１次研磨により行うことで生産性の低下を抑制することができる。なお、２次研磨及び仕上げ研磨においては、表層部３ａを研磨することになるが、これらの研磨は研磨取代が１μｍ未満であるため問題となることがない。

このような鏡面研磨を行うことで、半導体基板を確実かつ高精度で薄膜化することが可能となる。

なお、上述した点を考慮すると、実施形態に係る半導体基板の前記表層部は表面から３μｍ以上５μｍ以下の厚さを有し、第１のバルク層は表層部との界面から５００ｎｍ以上１μｍ以下の厚さを有することが好ましい。

これにより、強度が高く研磨レートが低下する第１のバルク層４ａの除去を最小限とすることができると共に、表層部３ａの２次研磨及び仕上げ研磨を可能（半導体素子部形成領域は概ね表面から深さ２μｍまでの領域）とすることができるため好ましい。

次いで、表層部３ａの研磨面に周知の方法にて例えばシリコン窒化膜１９およびシリコン酸化膜２０を順次堆積してパッシベーション膜２１形成する。つづいて、表層部３ａの所要位置にパシベーション膜２１からパッド開口部を形成し、層間絶縁膜１５の多層構造の配線１６と接続する端子部（図示せず）を形成する。また、フォトダイオード１１に対向するパシベーション膜２１上にカラーフィルタ２２およびチップレンズ２３を形成して固体撮像素子を製造する（図８図示）。

このような実施形態によれば、従来のように固体撮像素子の製造後も終点検出部が残存することがなく、かつ半導体基板と異なる材料の半導体素子部への拡散等の問題もなく、半導体基板を精度よく薄膜化し、固体撮像素子を製造することができる。

以下、本発明を実施例に基づいてさらに具体的に説明するが、本発明は実施例により限定解釈されるものではない。

（実施例１）
少なくとも素子部形成領域の表面が鏡面研磨された直径８インチ、厚さ７２５μｍのシリコン基板を準備した。このシリコン基板を周知の縦型熱処理装置の反応管内に投入し、アルゴンガス雰囲気にて、１３５０℃の温度で１時間保持する第１の熱処理を行った。次に、第１の熱処理を行ったシリコン基板を周知の急速昇降温熱処理装置の反応管内に投入し、酸化性ガス雰囲気（酸素１００％ガス）にて、１２００℃の温度で６０秒間保持する第２の熱処理を行った。その後、第２の熱処理を行ったシリコン基板を周知の縦型熱処理装置の反応管内に投入し、アルゴンガス雰囲気にて、１１００℃の温度で３０分間保持する第３の熱処理を行った。

得られたシリコン基板に対して、ＢＭＤ析出熱処理（７８０℃×３時間＋１０００
℃×１６時間）を施した後、前記シリコン基板を劈開して、その劈開面をＳＥＭ観察した。その結果、シリコン基板の表面から５μｍまでの深さ領域（表層部３ａ）はＢＭＤが殆ど認められず、表層部３ａから更に１μｍの深さ領域には高密度のＢＭＤが形成され（第１のバルク層４ａ）、更に、第１のバルク層４ａから更に裏面２ｂ側方向の深さ領域には、前記第１のバルク層４ａより低密度のＢＭＤの形成が確認された（第２のバルク層５）。

この第１のバルク層４ａと第２のバルク層５のＢＭＤ密度をＩＲトモグラフィ（株式会社レイテックス製 ＭＯ−４１１）にて測定したところ、第１のバルク層４ａは、１×１０¹¹／ｃｍ³であり、第２のバルク層５は、１×１０¹⁰／ｃｍ³であった。

次いで、前記シリコン基板を用いて前述した図３から図８に示す工程に従って、半導体素子部形成領域を表面から深さ２μｍまでの領域の設計として固体撮像素子を製造した。このような工程において、支持基板（シリコン基板）１８としては、直径８インチ、厚さ７２５μｍのシリコン基板を用いた。

前記シリコン基板のバック加工は、＃３１５の番手の砥粒を有するビトリファイド研削砥石及び＃２０００の番手の砥粒を有するレジンボイド研削砥石を用いて、シリコン基板の裏面２ｂ側から前記第２のバルク層５が厚さ１０μｍ残存する位置まで研削加工を行った。

次に、１次研磨により、前記第１のバルク層４ａと第２のバルク層５の界面を終点として検出して仮研磨を行い、更に、１次研磨により前記表層部３ａと前記第１のバルク層４ａの界面を終点として検出して、前記第１のバルク層が除去される厚さまで追い込み研磨を行って前記半導体基板を薄膜化した。

その後、露出した前記表層部３ａの表面に対して、合計取代１μｍ未満で２次研磨及び仕上げ研磨を行った。

以上の方法にて行うことで、第１のバルク層４ａまで完全に除去された固体撮像素子を得ることができた。更に、半導体素子部上の半導体層（残存した表層部３ａ）の膜厚をＦＴ−ＩＲにて評価したところ、半導体層の面内バラツキが２μｍ±０．３μｍであり、高精度の薄膜化を実現できることが認められた。

１…固体撮像素子用半導体基板、３ａ、３ｂ…表層部、４ａ，４ｂ…第１のバルク層、５…第２のバルク層、１１…フォトダイオード、１２…MOSトランジスタ、１３…CMOSトランジスタ、１７…配線部、１８…支持基板（シリコン基板）、２１…パッシベーション膜、２２…カラーフィルタ、２３…チップレンズ。

Claims (2)

1. 表面側の表層部と、この表層部より裏面側方向内部に形成され、ＢＭＤ密度が１×１０ ^１０ ／ｃｍ ^３ 以上１×１０ ^１２ ／ｃｍ ^３ 以下の第１のバルク層と、この第１のバルク層より裏面側方向内部に形成され、前記第１のバルク層よりＢＭＤ密度が低く、その密度が１×１０ ^９ ／ｃｍ ^３ 以上１×１０ ^１０ ／ｃｍ ^３ 以下の第２のバルク層とを備える半導体基板を用いて固体撮像素子を製造する方法であって、
   前記半導体基板の表層部にフォトダイオードおよびトランジスタからなる半導体素子部を形成する工程と、
   前記半導体素子部を含む前記表層部の表面に多層構造の配線部を形成する工程と、
   前記半導体基板の配線部上に支持基板を貼り合わせる工程と、
   前記半導体基板の裏面側からバック加工を行って、前記表層部と前記第１のバルク層の界面を終点として検出して、前記第１及び第２のバルク層が除去される厚さまで前記半導体基板を薄膜化する工程とを備えることを特徴とする固体撮像素子の製造方法。
2. 前記バック加工における前記第１のバルク層の除去は、鏡面研磨であり、前記鏡面研磨中の研磨ヘッドの負荷電流値の変化により前記表層部と前記第１のバルク層の界面を研磨終点として検出することを特徴とする請求項１記載の固体撮像素子の製造方法。

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