JPH02299232A - 半導体ウェーハ及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は半導体ウェーハ（以下ウェーハと略す）及び
その製造方法に関し、特にラッピング歪を残したま・ゲ
ッタリング能等の特性に優れ、かつ表面性状の良好な半
導体ウェーハと、このようなウェーハを通常のウェーハ
製造工程に近い工程で製造する製造方法に関するもので
ある。

［従来の技術］ 電子デバイスの高集積化、高速化に伴い、基板材料のウ
ェーハに対しては、例えば重金属等の汚染の低減や表面
パーティクルの低減などの表面清浄度の向上が求められ
ている。これらの要請のうち重金属汚染を低減するため
には、いわゆるゲッタリング能を向上させる半導体ウェ
ーハの形態とその加工条件の確立が重要である。

ゲッタリング能の高いウェーハを製造する一方法として
ウェーハ片面（裏面側）に結晶格子の擾乱部分を作ると
いうものがある。これによればインゴットをスライシン
グしてウェーハを形成し、ラッピングしたのち、これら
の２工程で形成された加工歪の層をエツチングにより除
去し、その後さらに裏面ダメージ等を行うことによって
上記の擾乱部分を導入し、他面（表面側）をポリシング
して鏡面仕上げを行う工程を施すというのが一般的であ
る。

この場合、上記のラッピング後に片面をポリシングをす
れば、ラッピング面の擾乱部分は残り、ポリシング面は
鏡面が得られる。しかし、ラッピングで導入された歪は
そのままでは大きすぎるから、その後のＩＣプロセスに
おける熱処理によりウェーハの著しいそりの原因となる
。ラッピング歪層を単純に残存させている以上、当然の
現象といえよう。したがってラッピングである程度矯正
された加工歪をエツチングによりすべて除去し、改めて
裏面ダメージ等の処理を行ってゲッターシンクを形成す
るといういわば迂回的な工程が採用されているのである
。　ところで、この発明の製造方法に関連の深いポリシ
ングに関しては、“シリコンウェーハのワックスレスポ
リシング２と題する研究成果が下記の文献に開示された
ものがある。

文献・・・昭和６０年度精機学会秋季大会学術講演会論
文集、Ｐ、４５３〜４５４゜ このポリシング方法は４軸独立駆動型の両面ポリシング
法であり、とくに片面（表面側）のみを強力に鏡面にポ
リシングするもので高精度・高歩留りのポリシングを達
成したものである。

［発明が解決しようとする課題］ 上記のような従来のウェーハにゲッタリング能を付与す
るためには、前述の方法のようにしてゲッターシンク導
入という特別な工程を施す必要があった。また、従来か
らのゲッターリング法においては、第１表にまとめて示
すような、おもに（裏面ダメージ法を含む）エクストリ
ンシックゲッタリング法（ＥＧ法と略称される）やこれ
とは全く別のイントリンシックゲッタリング法（ＩＧ法
と略称される）が行われている。その具体的内容につい
ては表に要領よくまとめられているので、その説明に譲
るが、いずれも、歴史的な技術の進歩を表わすものであ
り、それぞれ目的に応じて使用されてきた貴重な技術で
ある。

しかし、第１表に示される従来のゲ・ツタリング法はそ
れぞれ特有の欠点が課題として残されている。以下第１
表のゲッタリング法の列項目のおもなものに付した■〜
■の項目についてその欠点とされる事項を簡単に説明す
る。

ＥＣ法において、■の機械歪による方法は右端の特徴・
効果の欄にも付言しているように８１０２粒子や石英ブ
ラシを用いるので、これらの微粒子が新たな汚染源とな
る。■の熱歪の導入による方法は全面にレーザ照射する
のに長時間を要する上に熱によるウェーハのそりも問題
となってくる。

■のイオン打込み又はリン拡散による方法は利用できる
例えばＩＣ製造プロセスが限定されてしまう。■の膜形
成による方法では８１３Ｎ４層との熱膨張差によってウ
ニ／％に著しいそりが発生し効果はさほど期待できない
。

また、ＩＣ法における■については、この発明の方法と
は本質的には異るゲッタリング法であるが、酸素濃度の
制御を厳密に行う必要がある上に、ウェーハ内部に酸素
析出を行なうために長時間のアニーリング工程が特に必
要となるという難点がある。

以上のほか、上述の文献に示されたウェーノ＼の製造方
法は裏面はほとんどポリシングされない両面ポリシング
方法を提供するものであり、ワックスによる汚染のない
ウェーハの製造方法に重点をおいたもので、これにより
ゲッターシンクの形成を主目的とするものではないので
、この発明の解決しようとする課題の対象としては直接
関連しないものと考えられる。

以上はゲッタリング能を向上させるためのゲッターシン
クの形成方向に関する問題点を説明したが、この発明は
上記の課題を解決するためになされたものであり、特別
なゲッターシンク導入工程を実施することなく、ラッピ
ング段階で導入された歪層を積極的に調整しある程度残
留させることにより、この歪層をゲッタリング層に利用
することによりゲッタリング能等の特性に優れ、それで
いて熱処理によりそりの生じにくく十分に使用にたえる
ウェーハとその製造方法を提供することを第一の目的と
するものである。

一方、ウェーハにおいて前述のように表面パーティクル
の低減という命題があり、これに対しては鏡面研磨後の
清浄技術に強く依存するものでああるが、上記の厳しい
表面清浄性に対する要求は従来のゲッタリング工程のみ
による製造方法では満足される成果は得られていない。

この発明は、更にこの課題を解決するために、ウェーハ
の裏面をわずかに鏡面研磨することにより、エツチング
時の汚れを取除き、且つ裏面の色別ができる範囲（つま
り、あまり鏡面度を上げすぎると、表裏の区別ができな
くなるので、これを区別可能にするために、裏面はあえ
て完全には鏡面化しない）で平坦化することで、表面パ
ーティクルの捕獲場所である凹部分の数を減少させた半
導体ウェーハとその製造方法を提供することを第二の目
的とするものである。

［課題を解決するための手段］ この発明に係るウェーハは、ウェーハの最終清浄後の表
面が鏡面仕上げされたポリシング面を有し、裏面がラッ
ピング時の加工歪を一部残存させたポリシング面とを有
するともに、平均の密度が１０２〜１０５個／Ｃシのビ
ットを有するポリシング面を有するものである。

また、この発明に係るウェーノーのおもに上記第一の目
的を達成するための製造方法は、ウェー７１製造工程に
おいて、ラッピング工程に引続きつ工−ハ片面にラッピ
ングの加工歪の一部が残るように制御する両面ポリシン
グ工程を有するものである。

さらに、この発明のウェーハのおもに上記第２の目的を
達成するための製造方法は、ウェーハ製造工程において
、ラッピング工程に引続いて軽度のエツチング工程を行
い、その後ウェーハ片面にラッピングの加工歪みとエッ
チビットが残るように制御する両面ポリシング工程を有
するものである。

［作　用］ この発明においては、ウェーハ製造工程において、スラ
イシングしたウェーハをラッピングするすると、スライ
シング時に導入された強加工歪が矯正されて均一な歪層
ができる。引続き直ちにあるいは軽度のエツチングを施
したのちに、表裏両面のポリシング速度比をかえるよう
に回転数制御された両面ポリシングを行うと、この工程
によって得られるウェーハの一面は鏡面になり、直ちに
両面ポリシンクを行った場合の他の面は適度のラッピン
グ歪層が残留する。このラッピング歪層はゲッターシン
クとして機能する。ほかに、その適当な二の存在はウェ
ーハのそりを積極的にコントロールすることを可能にす
る。このようにして全工程は要求に応じて通常行われる
裏面ダメージなどの特別のゲッターシンク導入工程を必
要としないで、より通常の製造工程に近い工程でゲッタ
ーシンクの導入が達成される。

また、上記のようにラッピングと両面ポリシングとの間
に軽度のエツチング工程を挿入した場合は、裏面はエツ
チング工程を省いた場合よりポリシング条件によってよ
り平滑化されたものとなり、かつ適度のエッチビットが
存在するようになる。

本発明者らの実験結果によれば、この裏面のエッチピッ
ト密度と表面パーティクル数との間には実施例で説明す
るようにある種の特別な相関関係が見出されており、エ
ッチピット密度が１０”〜１０５個／　ｃＪでは表面パ
ーティクル数も小さく、この表面清浄度ではライフタイ
ム特性もよくなる。

［実施例］ 第１図はこの発明による半導体ウェーハの製造方法の一
実施例を示す製造工程フロー図である。

なお、図において、比較のため左側の列に従来工程のフ
ローを示し、中央の列にはこの発明の工程に関連する要
部各工程の説明を記載している。工程及び説明の記載内
容についてはすでによく知られている事項であるのでよ
り詳しい説明は割愛する。

実施例１： この実施例における工程は、右側の列に示したこの発明
の工程フローにおいて、点線矢印で示した順序で表わさ
れるものである。

まず、ＣＺ（チョクラルスキー）法により製造され、半
導体ウェーハの材料として用いたシリコン単結晶のイン
ゴット（Ｃ工程）は（１００）面方位用で導入酸素ｔｋ
　［Ｏｆ　］　−１４〜１６Ｘ　ｌＯ’ａｌｓ／ｃｍ３
．比抵抗ρ−９〜１１Ω（至）、ｐ型（Ｂ添加）の仕様
のものである。このインゴットを外径研削（ｂ工程）の
のちスライシング（Ｃ工程）してウェーハを形成し、面
取り（ｃ２行程）を行ない、つづいて通常のラッピング
（ｄ工程）を行なった。

このラッピングウェーハを直ちに両面ポリシング（ｉ２
工程）を行ない鏡面研磨（ポリシング）を実施した。ポ
リシングは両面研磨機の上・下定盤のポリシング速度比
を変えたいくつかの研磨条件で上面側のラッピング加工
歪みがなくなるまで行なった。研磨条件としては、上定
盤の回転数ＮＵ、下定盤の回転数Ｎ　、インターナルギ
ヤ−の回転数Ｎ　、太陽ギヤーの回転数Ｎ　を変化さＳ せ上下定盤ポリシング速度比Ｋを変化させるものである
。上下定盤ポリシング速度比には、前記文献にも示され
ているが、次のように定義した。

（Ｎ、−Ｎｏ）　十Ｎａ ここでＮ、Ｎａはそれぞれギヤ。リアの公転数、自転数
であり、「１をインターナルギヤ−の半径、ｒｓを太陽
ギヤーの半径、「　をキャリアの半径としたとき、 で表わされる。

鏡面研磨をＫが１〜１１０の範囲の研磨条件で行ったポ
リシンクウエーハを熱処理を行ったのち、各試料ウェー
ハについてウェーハのそり及びライフタイムの測定を行
った。ウェーハのそりの測定は拡散炉にてｔｔｏｏ℃、
２時間の熱処理を行ってつ工−ハのそり量をａ−１定し
た。またウェーハのライフタイムの測定は、ウェーハの
両面に約１０００人の酸化膜を形成した上に３關角のア
ルミ電極を設けてＭＯＳキャパシタを作成し、通常行わ
れるＭＯＳＣ−を法による試験方法で行った。

第２図は上下定盤のポリシンク速度比にと熱処理後のウ
ェーハのそり量との関係を示す線図である。図において
、横軸は速度比に１縦軸はそり量である。図にみられる
ようにポリシング速度比Ｋが約９０以上の時はそり量は
３０ｕｍを越え、例えばシリコンウェーハの場合の仕様
から外れるものとなる。

第３図は上下定盤のポリシング速度比にとＭＯＳキャパ
シタンスのライフタイム値を示す線図である。図の横軸
は速度比に１縦軸はライフタイム値である。図から明ら
かなように、良好なライフタイム値を示すのは上下定盤
のポリシンク速度比が１０〜１００の範囲である。１０
以下でライフタイムが劣るのは裏面が５１Ｊｍ以上研磨
されるためラッピングの時の歪が研磨時に除去へれてし
まうためである。また１００以上でライフタイムが劣化
するのは逆に裏面の研磨量が極めて少ないため歪量が多
すぎてゲッタリング特性が有効に働かないためと推定さ
れる。

以上の結果より、上下定盤のポリシンク速度比ＫがｌＯ
〜９０の時、ゲッタリング特性が良好であり熱処理後の
そりも３０−以下の良好なウェーハが得られることがわ
かる。

実施例２； この実施例の工程プロセスは第１図の右側列のこの発明
の工程フローにおいて実線矢印で示した順序で示したも
のである。

実施例１に示したものと同様にＣＺ法により製造された
（１００）面方位のＰ型シリコンインゴット（Ｃ工程）
を通常工程に従いスライシング（Ｃ工程）、面取り（ｃ
２行程）、ラッピング（ｄ工程）を行なった。このラッ
ピングウェー八を約２−軽くエツチング（ｆ２工程）し
た後、実施例１と同様両面研磨機の回転条件を制御する
ことによりポリシング速度比の異なる両面ポリシンク（
１２工程）を表面側のラッピングが加工歪がなくなるの
で行ない表面は完全鏡面であり裏面はエッチピットが点
在するウェーハを１０試料作成した。これらのウェーハ
に対しレーザタイプの表面検査計により表面のパーティ
クルを計測した。また同一ウェーハに対し実施例１と同
様の方法でライフタイムを測定した。

第４図は裏面のエッチピット密度に対する表面のパーテ
ィクル数の関係を示す線図である。横軸は裏面のエッチ
ビット密度であり、縦軸は表面のパーティクル数である
。図から明らかなように、裏面のエッチビット密度が１
０５個／Ｃシ以下であるとパーティクル数が２０個以下
となり良好な表面性状のウェーハとなる。エッチビット
密度が低いとパーティクル数が減少するのはエツチドウ
ェーハ裏面の汚染が鏡面研磨により除去されるのに加え
てパーティクルのシンクとなる凸凹部が減少するためと
推定される。この結果から、実施例１のラッピング（ｄ
工程）と両面ポリシンク工程（１２工程）との間に軽い
エツチング工程（ｆ２工程）を挿入して得られるウェー
ハは裏面も鏡面に近いポリシング面かえられるが、エッ
チピットが残存するので表裏の見分けやすい優れたウェ
ーハとなる。

第５図は裏面のエッチビット密度とライフタイムとの関
係を示す線図である。横軸は裏面のエッチビット密度、
縦軸はライフタイム値である。エッチビット密度がｌＯ
２〜１０６個／　ｃｄの範囲では良好なライフタイム特
性が得られている。このことは軽度のエツチングによっ
てもなお残されたラッピング加工歪とともにエツチング
によって得られた１０２〜１０６個／　ｃｊの裏面エッ
チピットがゲッタリング能の向上に寄与しているものと
考えられる。

ここで、上述の実施例１，２の結果にもとづいて、この
発明によるウェーハの製造方法の技術的特徴と効果を第
１図に示した従来工程を参照しながら補足説明する。な
お、ここでは、説明に必要な要部工程のみについて記述
する。

（イ）通常の製造工程は、スライシング（Ｃ）→ラッピ
ング（ｄ）→エツチング（ｆ）−ポリシング（ｉ）であ
るが、ゲッタリング能を与える必要があるときは従来工
程に示すように、ラッピング（ｄ）→エツチング（ｆ）
→裏面ダメージ（ｇ）→ポリシンク（ｉ）の過程により
、とくに裏面ダメージによってゲッターシンクを導入し
ていた。

これは、例えば前記の文献のように両面ポリシングを用
いる場合であってもやはり片面ポリシングを行ってダメ
ージを残すものであった。

（ロ）そこでこの発明による方法では、ポリシング（ｉ
）を上下定盤のポリシング速度を制御する両面ポリシン
ク（１２）とし、実施例１のようにラッピング（ｄ）→
ポリシング（１２）とする短い工程とすることとしてゲ
ッタリング能を上げたものである。これにより次項■〜
■の効果が生ずる。

■・・・スライシング（Ｃ）→ラッピング（ｄ）によっ
て発生し、ラッピングに矯正された加工歪を両面ポリシ
ング（１２）の後にも少々残すことによりゲッターシン
クとして利用できる。

■・・・■に示したようにゲッタシンクが作れるので裏
面ダメージ（ｇ）の目的を達成できるばかりでなく、他
面（上面すなわち表面）を鏡面仕上げできるので、ポリ
シング（ｉ）の目的も達成される。

■・・・通常の工程に近（なり、工程を短くしてかつゲ
ッタリング能をもたしめることができる。

（ハ）実施例２におけるように、軽度のエツチング（ｆ
２）を挿入しても、すなわちラッピング（ｄ）エツチン
グ（ｆ２）→両面ポリシング（１２）を工程とする場合
であっても上記■〜■の効果が得られる。なお、この時
はエツチングにより生じた裏面のエッチビット密度を１
０　〜１０５個／Ｃ−に制御することにより、表裏面の
識別が容易で、しかもゲッタリング能の優れ、かつ表面
汚染の少ない極めて良質のウェーハが容易に得られる。

［発明の効果］ 以上のようにこの発明によれば、通常のシリコンウェー
ハ加工工程において、ラッピングウェー八を直ちに、あ
るいはごく軽いエツチングを行なったウェーハを両面研
磨機によりポリシングし上下定盤の回転数を適切にコン
トロールすることにより、ラッピング歪を残してこれを
ゲッターシンクとすることでゲッタリング能力の良好な
ウェーハを製作できる。この方式は従来のゲッタリング
法と異なり通常の加工工程である片面鏡面研磨法のかわ
りに両面研磨法を用いるだけでよく、工程の合理化に加
えて汚染の問題もなく良好な表面清浄性を有する半導体
ウェーハが得られる。

【図面の簡単な説明】

第１図はこの発明による半導体ウェーハの製造方法の一
実施例を従来の製造方法と比較して示した製造フロー図
、第２図は実施例１の製造方法で得られたウェーハ試料
の上下定盤のポリシング速度比に対する熱処理後のウェ
ーハのそり量との関係線図、第３図は第２図の実施例試
料の上下定盤のポリシング速度比に対するライフタイム
値との関係線図、第４図は実施例２の製造方法で得られ
たウェーハ試料の裏面のエッチビット密度と表面のパー
ティクル数との関係線図、第５図は第４図の実施例試料
の裏面のエッチビット密度とライフタイムとの関係線図
である。

Claims (3)

【特許請求の範囲】
1. （１）少なくとも表面が鏡面仕上げされたポリシング面
   を有する半導体ウェーハにおいて、 裏面がラッピングによる加工歪の一部を残存するポリシ
   ング面を有するとともに、平均の分布密度が１０＾２〜
   １０＾５個／ｃｍ＾２のビットを有するポリシング面と
   したことを特徴とする半導体ウェーハ。
2. （２）少なくとも表面がポリシング仕上げされた鏡面か
   らなる半導体ウェーハの製造方法において、スライスし
   た前記半導体ウェーハのラッピング工程に引続き、表裏
   両面のポリシング速度比を制御する両面ポリシングによ
   り裏面に歪を有するポリシング面を形成する工程を有す
   ることを特徴とする半導体ウェーハの製造方法。
3. （３）少なくとも表面がポリシング仕上げされた鏡面か
   らなる半導体ウェーハの製造方法において、スライスし
   た前記半導体ウェーハのラッピング工程に引続き軽度の
   エッチングを行う工程と、該エッチング工程ののち表裏
   両面のポリシング速度比を制御する両面ポリシングによ
   り裏面に歪を有し、かつ平均の分布密度が１０＾２〜１
   ０＾５個／ｃｍ＾３のビットを有するポリシング面を形
   成する工程を有することを特徴とする半導体ウェーハの
   製造方法。