JP2003282577A - シリコン半導体ウェハ及びその製造方法 - Google Patents

シリコン半導体ウェハ及びその製造方法

Info

Publication number
JP2003282577A
JP2003282577A JP2002327248A JP2002327248A JP2003282577A JP 2003282577 A JP2003282577 A JP 2003282577A JP 2002327248 A JP2002327248 A JP 2002327248A JP 2002327248 A JP2002327248 A JP 2002327248A JP 2003282577 A JP2003282577 A JP 2003282577A
Authority
JP
Japan
Prior art keywords
temperature
wafer
rate
defect
heat treatment
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2002327248A
Other languages
English (en)
Inventor
Young-Hee Mun
英 ▲ヒー▼ 文
Gun Kim
建 金
Sung-Ho Yoon
晟 豪 尹
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Siltron Co Ltd
Original Assignee
Siltron Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Siltron Inc filed Critical Siltron Inc
Publication of JP2003282577A publication Critical patent/JP2003282577A/ja
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • CCHEMISTRY; METALLURGY
    • C30CRYSTAL GROWTH
    • C30BSINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B33/00After-treatment of single crystals or homogeneous polycrystalline material with defined structure
    • CCHEMISTRY; METALLURGY
    • C30CRYSTAL GROWTH
    • C30BSINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/02Elements
    • C30B29/06Silicon
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/322Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections
    • H01L21/3221Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections of silicon bodies, e.g. for gettering
    • H01L21/3225Thermally inducing defects using oxygen present in the silicon body for intrinsic gettering

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Organic Chemistry (AREA)
  • Metallurgy (AREA)
  • Materials Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • General Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)

Abstract

(57)【要約】 【課題】 表面から所定深さまでCOP欠陥がなく、そ
の領域以下にはBMD核が存在するウェハを形成する。 【解決手段】 拡散炉内でAr、Nまたはこれらのガ
スを含む不活性ガス雰囲気下でウェハを約500℃に予
熱した後、H2、Arまたはこれらのガスを含む不活性
ガス雰囲気下で、500〜800℃までは50〜70℃
/分、800〜900℃までは50〜10℃/分、90
0〜1000℃までは10〜0.5℃/分、1000〜
1250℃までは0.1〜0.5℃/分の速度で昇温し、
1200〜1250℃で1〜120分間高温維持した
後、Ar、Nまたはこれらのガスを含む不活性ガス雰
囲気下で1250〜1000℃までは0.1〜0.5℃/
分、1000〜900℃までは10〜0.5℃/分、9
00〜800℃までは50〜10℃/分、800〜50
0℃までは50〜70℃/分の速度で降温する。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明はウェハの熱処理方法
に係り、特に半導体デバイスが形成される活性領域を無
欠陥層とし、ゲッタリング(gettering)効果を増大さ
せたウェハとその製造方法に関する。
【0002】
【従来の技術】
【特許文献1】大韓民国公開特許公報第2001-00
3616号
【0003】半導体集積回路素子(半導体デバイス)の
集積度の高密化に伴い、デザインルール(design rul
e)がさらに小さくなり、これにより半導体素子の形成
工程が厳しくなってきた。半導体素子の形成工程で収率
を高め、半導体デバイスの信頼性を高めるためウェハそ
のものの品質向上が求められている。
【0004】このような要求の一つとして、半導体素子
が形成されるウェハの活性領域(active region)は、
欠陥がない完璧な単結晶シリコン層を必要とする。従っ
て、半導体素子の形成領域に結晶欠陥(例:COP:Cr
ystal Originated Particle)がないウェハの生産が必
要となり、COP欠陥がないウェハの開発に努力が集中
している。
【0005】また、ウェハ上に半導体素子を形成する工
程は、デバイスに致命的な欠陥を誘発する転移金属(Tr
ansition metal)を吸収するためのゲッタリング手段を
持つウェハを必要とする。ゲッタリング(不純物除去)
とは不要な物質を吸収し、これによる悪影響を防止する
ことである。半導体素子工程で回路素子形成領域への転
移金属(Transition metal)の流入を効果的に制御する
ために、ウェハ内に転移金属吸着用のゲッタリング手段
を形成する必要がある。該ゲッタリング方式はIG(in
trinsic gettering)とEG(extrinsic gettering)と
に大別される
【0006】IGの方式としては、主にシリコンウェハ
を製造する過程でOi(Oxygenインタスチシャル)の量
を調節し、半導体素子の工程時に、ゲッタリングサイト
(gettering site)の役割ができるBMD(bulk micro
defect)を形成する方式が用いられてきた。しかし、
半導体素子工程では熱処理温度が低下しつつあり、この
ような低温工程ではゲッタリングサイトの役割を果たす
BMDの生成が難しくなっている。
【0007】EGの方法としてはPBS(Poly-silicon
Back Seal)やBSD(Back SideDamage)、そしてH
EI(High energy Implantation)等がある。
【0008】特許文献1にゲッタリング概念を適用した
シリコンウェハの製造方法が公開されている。
【0009】結晶成長欠陥を除去し、高密度の酸素析出
欠陥層を持たせるシリコンウェハ製造方法は多くの研究
者たちによって研究、発表されてきた。結晶成長欠陥
(Grown-in Defect)を除去し、高密度酸素析出欠陥層
を持たせる方法として熱処理による方法が多く研究され
てきた。
【0010】
【発明が解決しようとする課題】しかし、熱処理による
方法は、特に熱処理方法や条件によって大きな差が存在
するということが明らかになった。
【0011】例えば、急速熱処理方式(RTP、Rapid
Thermal Process)を利用する場合、急速熱処理温度に
よるスリップ(Slip)の発生が時々確認され、また、
短時間で熱処理するので、結晶成長時に発生する成長欠
陥の除去がほとんどできない。ゆえに、RTP方法を利
用して理想的なウェハを製造する場合、結晶成長段階で
結晶成長欠陥を除去した後、ゲッタリング( gettering
)効果を強化するために,高密度BMDのバルク(Bul
k)内部での形成を図り、急速熱処理を行う。よって、
熱処理を行う基板の制限と、ハードウェア的な制限があ
るということが欠点である。
【0012】RTPと異なる方法としては、拡散熱処理
炉(Diffusion Furnace、以下、熱処理炉または炉と言
う)を利用する方法がある。この拡散熱処理炉の方法は
熱処理条件、即ち熱処理温度、昇温速度(Ramp up rate
temperature profile)、雰囲気ガス(Ambient Gas)
等によって大きい差を生じるという問題があり、のみな
らず炉内の温度分布均一性によって品質に差が出るのも
問題である。
【0013】本発明の目的は、半導体デバイスが形成さ
れる活性領域にはCOP欠陥が発生しなくなり、酸素濃
度によって均一な深さの無欠陥層(Denuded Zone、D
Z)と高密度酸素析出欠陥層を持つシリコン半導体ウェ
ハとその製造方法を提供することにある。
【0014】
【課題を解決するための手段】本発明のシリコン半導体
ウェハの製造方法は、インゴットを切断、研磨、洗浄し
てシリコンウェハを製造する段階と、拡散炉内の雰囲気
をAr、Nまたはこれらのガスを含む不活性ガス雰囲
気とし、炉にシリコンウェハを入れ、約500℃に予熱
し維持する段階と、拡散炉内のガス雰囲気を連続的にH
、Arまたはこれらのガスを含む不活性ガス雰囲気に
変えた上、500〜800℃までは50〜70℃/分の
速度で昇温し、800〜900℃までは50〜10℃/
分の速度で昇温し、900〜1000℃までは10〜
0.5℃/分の速度で昇温し、1000〜1250℃ま
では0.1〜0.5℃/分の速度で昇温する段階と、昇温
段階後、1200〜1250℃で1〜120分間高温維
持する段階と、高温維持段階後、炉内ガス雰囲気を連続
的にAr、Nまたはこれらのガスを含む不活性ガス雰
囲気に変え、温度段階別に1250〜1000℃までは
0.1〜0.5℃/分の速度で降温し、1000〜900
℃までは10〜0.5℃/分の速度で降温し、900〜
800℃までは50〜10℃/分の速度で降温し、80
0〜500℃までは50〜70℃/分の速度で降温する
段階とを含む。さらに、高温維持段階後に1200℃程
度で約1時間さらに維持してもよい。
【0015】また、本発明のシリコン半導体ウェハは、
半導体デバイスが形成される面の表面から深さ約15μ
mまでは無欠陥領域が形成され、この無欠陥領域よりさ
らに深いところのウェハ内部ではBMDの濃度が5×1
ea/cm以上であることを特徴とする。前記無欠陥
領域では、ウェハの表面の酸素濃度と、ウェハ内部の酸
素濃度とが2〜5倍程度の差を有する。
【0016】
【発明の実施の形態】以下、添付図を参照しつつ、本発
明の実施形態を詳細に説明する。まず、シリコンインゴ
ットをスライシング(slicing)工程で切断し、ウェハ
を形成する。このウェハにはインゴットの切断時に発生
した凹凸が存在するので、表面が粗い。
【0017】このような粗い表面を平坦な表面にするた
めに、ラッピング(lapping)及びグラインディング(g
rinding)工程を実施し、表面が比較的平坦になる。
【0018】グラインディング工程で表面に付着したパ
ーティクルと汚染物質を除去するためにクリーニング工
程を実施する。
【0019】この工程ではSC1洗浄溶液(NH
H:H:H0=1:1:5)を使用して洗浄す
る。HF溶液での洗浄工程を追加することができる。
【0020】しかる後、ウェハの活性領域に所定の深さ
以上の無欠陥層を形成し、ウェハのバルクにゲッタリン
グサイトとして使用されるBMD核形成のために、熱処
理工程を実施する。この熱処理により、結晶成長時に発
生する結晶成長欠陥(Grown-in Defect)を除去し、金
属不純物をゲッタリング(gettering)することができ
る高密度BMDを形成し得る核を成長させ、最も理想的
なウェハを製造することができる。
【0021】図1は前記熱処理工程を説明するための工
程図である。まず、熱処理炉内の雰囲気をAr、N
たはこれらのガスが含まれた不活性ガス雰囲気に維持し
ながらウェハを入れ、500℃程度まで昇温しながら予
熱する。
【0022】次に、炉内の雰囲気をH、Arまたはこ
れらのガスが含まれた不活性ガス雰囲気とし、ウェハを
加熱し始め、高温熱処理を施す。
【0023】この高温熱処理は、ウェハの品質特性に大
きく影響を及ぼす酸素析出物を除去するために、水素と
不活性ガスの混合ガス雰囲気下で、特定な熱処理温度区
間毎に昇温速度を異にして1200〜1250℃まで昇
温した後、不活性ガス雰囲気で1〜120/分間熱処理
する。
【0024】予熱温度から昇温する過程は段階別に速度
を調節しながら行われる。即ち500〜800℃までは
50〜70℃/分の速度で昇温し、800〜900℃ま
では50〜10℃/分の速度で昇温し、900〜100
0℃までは10〜0.5℃/分の速度で昇温し、100
0〜1250℃までは0.1〜0.5℃/分の速度で昇
温する。
【0025】昇温後1200〜1250℃の熱処理区間
には1〜120分間維持する。この区間での維持時間
は、徐々に昇温したウェハは短時間維持し、急に昇温し
たウェハは長時間維持する。
【0026】このように維持した上、炉内ガス雰囲気を
連続的にAr、Nまたはこれらのガスを含む不活性ガ
ス雰囲気に変えて降温を行う。降温時には、温度段階別
に1250〜1000℃までは0.1〜0.5℃/分の速
度で降温し、1000〜900℃までは10〜0.5℃
/分の速度で降温し、900〜800℃までは50〜1
0℃/分の速度で降温し、800〜500℃までは50
〜70℃/分の速度で降温する。
【0027】図2は他の熱処理工程を説明するための工
程図である。この工程では図1に示すように、Ar、N
またはこれらのガスが含まれた不活性ガス雰囲気下で
500℃程度に予熱した後、熱処理炉内の雰囲気を
、Arまたはこれらのガスが含まれた不活性ガスに
変え、ウェハを加熱しはじめ、高温熱処理を行う。
【0028】この際、温度段階毎に昇温する速度を異に
して昇温する。即ち500〜800℃までは50〜70
℃/分の速度で昇温し、800〜900℃までは50〜
10℃/分の速度で昇温し、900〜1000℃までは
10〜0.5℃/分の速度で昇温し、1000〜125
0℃までは0.1〜0.5℃/分の速度で昇温した後、1
200〜1250℃の熱処理区間では1〜120分間維
持する。ここまでは図1の方法と同じである。
【0029】このように維持した後、炉内のガス雰囲気
をそのまま維持しながら0.1〜0.5℃/分の速度で1
200℃まで降温した後、1時間程度維持する。その
後、炉内の雰囲気をそのまま維持しながら降温する。こ
のとき、温度段階別に1250〜1000℃までは0.
1〜0.5℃/分の速度で降温し、1000〜900℃
までは10〜0.5℃/分の速度で降温し、900〜8
00℃までは、50〜10℃/分の速度で降温し、80
0〜500℃までは50〜70℃/分の速度で降温す
る。
【0030】本発明の方法では昇温及び降温速度を極め
て遅くするが、その理由は熱処理過程でウェハに与える
熱ショックが最大に減少するからである。
【0031】また、温度変化を徐々に行いながら長時間
熱処理する理由は、ウェハ表面にある結晶欠陥を治癒す
るためである。ウェハには点欠陥のベーカンシ固まりが
ボイドと酸素析出物(SiOx)状で存在し、これらの欠
陥が雰囲気ガスと作用することにより酸素が表面から発
散し始め、インタスチシャル型シリコン原子がボイドに
入って再結合し、結晶構造が治癒される。これは酸化物
が分解され、酸素が結晶の外に放出され、ボイドにはシ
リコン原子が集まって結晶を形成すると解析される。し
たがって、ウェハ表面から所定深さまでは結晶無欠陥領
域が形成され、ウェハ内部の深部では酸素が析出され
て、小さな核の固まりを成し、成長する予定のBMD核
として存在する。
【0032】図3は本発明の方法で製造されたウェハの
表面から所定深さまでの酸素濃度を測定して示すグラフ
である。このグラフに示すように、表面から深さ約15
μmまでは酸素濃度がウェハバルクの平均値より極めて
低くなっている。
【0033】図4は本発明により製造されたウェハ断面
の酸素析出物の分布図である。この分布図で示すよう
に、表面から深さ約20μmまでは無欠陥層(DenudedZ
one、DZ)であり、それ以下のバルクにはBMDが多
く形成されており、その密度は約5×10ea/cm
上であることが確認された。このBMDは素子形成工程
で金属等を吸収するゲッタリングサイトになる。
【0034】このような熱処理後、通常の方法で常温ま
で温度を低下させた上、ポリッシング工程と最終洗浄工
程を行う。
【0035】
【発明の効果】以上説明したように本発明の方法で製造
されるウェハは、半導体素子形成領域のある表面には所
定深さ(約20μm)までCOP欠陥のない領域が形成
され、この領域以下には多くのBMD核が存在するウェ
ハになる。
【0036】本発明の方法で製造されるウェハは、表面
の酸素濃度がバルク内部より約5倍以上低くなり、ウェ
ハの表面からバルク方向への無欠陥層の深さは15〜2
0μm以上になり、半導体工程でゲッタリング効果を増
大させるBMD濃度は約5×10ea/cm以上にな
る。
【0037】本発明による熱処理方法で製造されるウェ
ハは、半導体デバイス形成領域内に無欠陥層が形成さ
れ、ゲッタリング効果も優れているので、256M級以
上の半導体メモリ素子製造に適したウェハになる。
【図面の簡単な説明】
【図1】本発明に係る高温熱処理方法の実施形態を示す
工程図である。
【図2】本発明に係る高温熱処理方法の他の実施形態を
示す工程図である。
【図3】本発明によって製造されたウェハの酸素濃度特
性をグラフで示す図である。
【図4】本発明によって製造されたウェハ内の酸素析出
物の分布状態を示す図である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 尹 晟 豪 大韓民国慶尚北道龜尾市臨洙洞 274番

Claims (4)

    【特許請求の範囲】
  1. 【請求項1】 インゴットを切断、研磨、洗浄してシリ
    コンウェハを製造する段階と、 拡散炉内の雰囲気をAr、Nまたはこれらのガスを含
    む不活性ガス雰囲気とし、炉にシリコンウェハを入れ、
    約500℃に予熱し維持する段階と、 拡散炉内のガス雰囲気を連続的にH、Arまたはこれ
    らのガスを含む不活性ガス雰囲気に変えた上、500〜
    800℃までは50〜70℃/分の速度で昇温し、80
    0〜900℃までは50〜10℃/分の速度で昇温し、
    900〜1000℃までは10〜0.5℃/分の速度で
    昇温し、1000〜1250℃までは0.1〜0.5℃/
    分の速度で昇温する段階と、 昇温段階後、1200〜1250℃で1〜120分間高
    温維持する段階と、 高温維持段階後、炉内ガス雰囲気を連続的にAr、N
    またはこれらのガスを含む不活性ガス雰囲気に変え、温
    度段階別に1250〜1000℃までは0.1〜0.5℃
    /分の速度で降温し、1000〜900℃までは10〜
    0.5℃/分の速度で降温し、900〜800℃までは
    50〜10℃/分の速度で降温し、800〜500℃ま
    では50〜70℃/分の速度で降温する段階とを含むこ
    とを特徴とするシリコン半導体ウェハの製造方法 。
  2. 【請求項2】 前記高温維持段階後に1200℃程度で
    約1時間さらに維持する段階を追加することを特徴とす
    る請求項1記載のシリコン半導体ウェハの製造方法。
  3. 【請求項3】 半導体デバイスが形成される面の表面か
    ら深さ約15μmまでは無欠陥領域が形成され、 この無欠陥領域よりさらに深部のウェハ内部ではBMD
    濃度が5×10ea/cm以上であることを特徴とする
    シリコン半導体ウェハ。
  4. 【請求項4】 前記ウェハ内部の酸素濃度は前記無欠陥
    領域の表面の酸素濃度より2〜5倍程度高いことを特徴
    とする請求項3記載のシリコン半導体ウェハ。
JP2002327248A 2001-11-12 2002-11-11 シリコン半導体ウェハ及びその製造方法 Pending JP2003282577A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2001-0070062A KR100423752B1 (ko) 2001-11-12 2001-11-12 실리콘 반도체 웨이퍼 및 그 제조 방법
KR2001-070062 2001-11-12

Publications (1)

Publication Number Publication Date
JP2003282577A true JP2003282577A (ja) 2003-10-03

Family

ID=19715898

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2002327248A Pending JP2003282577A (ja) 2001-11-12 2002-11-11 シリコン半導体ウェハ及びその製造方法

Country Status (4)

Country Link
US (1) US6642123B2 (ja)
JP (1) JP2003282577A (ja)
KR (1) KR100423752B1 (ja)
TW (1) TW557488B (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005223293A (ja) * 2004-02-09 2005-08-18 Sumitomo Mitsubishi Silicon Corp シリコンウェーハの熱処理方法およびシリコンウェーハ
JP2006165462A (ja) * 2004-12-10 2006-06-22 Canon Inc 固体撮像装置用の半導体基板とその製造方法
JP2008247734A (ja) * 2007-03-19 2008-10-16 Applied Materials Inc プラズマ反応器部品の製造方法

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040176483A1 (en) 2003-03-05 2004-09-09 Micron Technology, Inc. Cellular materials formed using surface transformation
DE10205084B4 (de) * 2002-02-07 2008-10-16 Siltronic Ag Verfahren zur thermischen Behandlung einer Siliciumscheibe sowie dadurch hergestellte Siliciumscheibe
CN100397595C (zh) * 2003-02-14 2008-06-25 三菱住友硅晶株式会社 硅片的制造方法
US7115480B2 (en) * 2003-05-07 2006-10-03 Micron Technology, Inc. Micromechanical strained semiconductor by wafer bonding
US7501329B2 (en) 2003-05-21 2009-03-10 Micron Technology, Inc. Wafer gettering using relaxed silicon germanium epitaxial proximity layers
US7273788B2 (en) * 2003-05-21 2007-09-25 Micron Technology, Inc. Ultra-thin semiconductors bonded on glass substrates
US6929984B2 (en) * 2003-07-21 2005-08-16 Micron Technology Inc. Gettering using voids formed by surface transformation
KR100531552B1 (ko) * 2003-09-05 2005-11-28 주식회사 하이닉스반도체 실리콘 웨이퍼 및 그 제조방법
KR100573473B1 (ko) * 2004-05-10 2006-04-24 주식회사 실트론 실리콘 웨이퍼 및 그 제조방법
JP4815801B2 (ja) * 2004-12-28 2011-11-16 信越半導体株式会社 シリコンウエーハの研磨方法および製造方法および円板状ワークの研磨装置ならびにシリコンウエーハ
US7544584B2 (en) 2006-02-16 2009-06-09 Micron Technology, Inc. Localized compressive strained semiconductor
US20080124924A1 (en) * 2006-07-18 2008-05-29 Applied Materials, Inc. Scheme for copper filling in vias and trenches
US7977216B2 (en) * 2008-09-29 2011-07-12 Magnachip Semiconductor, Ltd. Silicon wafer and fabrication method thereof
KR101565794B1 (ko) 2008-12-16 2015-11-05 삼성전자주식회사 게더링 효과를 향상시킬 수 있는 실리콘 기판 및 실리콘 웨이퍼, 상기 실리콘 웨이퍼의 열처리 방법
TWI593864B (zh) * 2011-11-11 2017-08-01 Sumco Corp Semiconductor manufacturing plant
DE102014208815B4 (de) * 2014-05-09 2018-06-21 Siltronic Ag Verfahren zur Herstellung einer Halbleiterscheibe aus Silizium
JP6254748B1 (ja) * 2016-11-14 2017-12-27 信越化学工業株式会社 高光電変換効率太陽電池の製造方法及び高光電変換効率太陽電池
CN109166799A (zh) * 2018-09-05 2019-01-08 德淮半导体有限公司 硅片的制备方法
CN109559988A (zh) * 2018-11-30 2019-04-02 德淮半导体有限公司 硅片的制备方法及装置
CN114182355B (zh) * 2021-11-30 2023-03-28 徐州鑫晶半导体科技有限公司 消除间隙型缺陷B-swirl的方法、硅片及电子器件

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3022044B2 (ja) * 1993-04-09 2000-03-15 東芝セラミックス株式会社 シリコンウエハの製造方法およびシリコンウエハ
US5788763A (en) * 1995-03-09 1998-08-04 Toshiba Ceramics Co., Ltd. Manufacturing method of a silicon wafer having a controlled BMD concentration
DE69739766D1 (de) * 1996-12-03 2010-04-01 Sumco Corp Verfahren zur herstellung eines epitaktischen wafers aus halbleitendem silizium und halbleiteranordnung
US5994761A (en) 1997-02-26 1999-11-30 Memc Electronic Materials Spa Ideal oxygen precipitating silicon wafers and oxygen out-diffusion-less process therefor
TW429478B (en) * 1997-08-29 2001-04-11 Toshiba Corp Semiconductor device and method for manufacturing the same
KR100541882B1 (ko) * 1998-05-01 2006-01-16 왁커 엔에스씨이 코포레이션 실리콘 반도체 기판 및 그의 제조 방법
JP4405083B2 (ja) * 1998-09-02 2010-01-27 エムイーエムシー・エレクトロニック・マテリアルズ・インコーポレイテッド 理想的な酸素析出シリコンウエハの製造方法
EP1061565A1 (en) * 1998-12-28 2000-12-20 Shin-Etsu Handotai Co., Ltd Method for thermally annealing silicon wafer and silicon wafer
KR100309462B1 (ko) * 1999-02-22 2001-09-26 김영환 반도체 소자의 웨이퍼 및 그 제조방법
KR20010003616A (ko) * 1999-06-24 2001-01-15 김영환 실리콘 웨이퍼 제조방법
US20020185053A1 (en) * 2001-05-24 2002-12-12 Lu Fei Method for calibrating nanotopographic measuring equipment

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005223293A (ja) * 2004-02-09 2005-08-18 Sumitomo Mitsubishi Silicon Corp シリコンウェーハの熱処理方法およびシリコンウェーハ
JP2006165462A (ja) * 2004-12-10 2006-06-22 Canon Inc 固体撮像装置用の半導体基板とその製造方法
JP4667030B2 (ja) * 2004-12-10 2011-04-06 キヤノン株式会社 固体撮像装置用の半導体基板とその製造方法
JP2008247734A (ja) * 2007-03-19 2008-10-16 Applied Materials Inc プラズマ反応器部品の製造方法

Also Published As

Publication number Publication date
KR100423752B1 (ko) 2004-03-22
KR20030039122A (ko) 2003-05-17
TW557488B (en) 2003-10-11
US6642123B2 (en) 2003-11-04
US20030089967A1 (en) 2003-05-15

Similar Documents

Publication Publication Date Title
JP2003282577A (ja) シリコン半導体ウェハ及びその製造方法
EP1758154B1 (en) Method for producing silicon wafer
TWI480433B (zh) 矽晶圓
KR20090029205A (ko) 실리콘 웨이퍼의 제조방법 및 이에 의해 제조된 실리콘 웨이퍼
WO2016132661A1 (ja) シリコンウェーハの製造方法
JP2009170656A (ja) 単結晶シリコンウェーハおよびその製造方法
TWI553172B (zh) 由矽構成的半導體晶圓和其製造方法
US6056931A (en) Silicon wafer for hydrogen heat treatment and method for manufacturing the same
WO2010131412A1 (ja) シリコンウェーハおよびその製造方法
JP2005060168A (ja) ウエーハの製造方法
EP1052313B1 (en) Silicon wafer and method of manufacture thereof
JP3144378B2 (ja) 固体撮像装置の製造方法
JP2010041000A (ja) 窒素ドープシリコンウェーハの製造方法及び該方法により得られる窒素ドープシリコンウェーハ
US6579589B1 (en) Semiconductor wafer with crystal lattice defects, and process for producing this semiconductor wafer
KR101089994B1 (ko) 저온 공정에서 근접 게터링 능력을 갖는 실리콘 웨이퍼 및 그 제조 방법
JPH10144696A (ja) シリコンウエーハ及びその製造方法
KR100685260B1 (ko) 실리콘 웨이퍼의 열처리 방법
JP5211550B2 (ja) シリコン単結晶ウェーハの製造方法
KR101851604B1 (ko) 웨이퍼 및 그 제조방법
JP2009272443A (ja) シリコンウェーハおよびその製造方法
KR20030033187A (ko) 반도체용 에피택셜 웨이퍼의 제조방법
KR101383608B1 (ko) 저온 공정에서 근접 게터링 능력을 갖는 실리콘 웨이퍼 및 그 제조 방법
KR20030056659A (ko) 실리콘 웨이퍼의 게터링 방법
KR20030015770A (ko) 단결정 실리콘 웨이퍼 및 그 제조방법
KR20030030620A (ko) 게터링 수단을 가진 단결정 실리콘 웨이퍼 및 그제조방법

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20040401

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20060317

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20070710

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20071204