JP2009117771A

JP2009117771A - 半導体パッケージの製造方法

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Publication number: JP2009117771A
Application number: JP2007292193A
Authority: JP
Inventors: Shogo Mitani; 尚吾三谷
Original assignee: Fujikura Ltd
Current assignee: Fujikura Ltd
Priority date: 2007-11-09
Filing date: 2007-11-09
Publication date: 2009-05-28
Anticipated expiration: 2027-11-09
Also published as: US20100330746A1; US20090124046A1; CN101436555B; US8048804B2; CN101436555A; EP2058855A2; JP5478009B2; US7875553B2

Abstract

【課題】半導体基板の加工終了後に保持基板を除去する必要をなくし、工数を削減することが可能な半導体パッケージの製造方法を提供する。
【解決手段】係る半導体パッケージの製造方法は、第一基板２０の少なくとも一部にレーザー光Ｌを照射して第一改質部２４を形成する工程Ａ、第一基板と、機能素子１１が配された第二基板１０とを貼り合わせる工程Ｂ、前記第一基板に配された前記第一改質部をエッチングにより除去する工程Ｃ、及び、第一改質部が除去された部分に導電体２３を充填して前記第一基板に導電部を形成する工程Ｄ、を少なくとも備えたことを特徴とする。
【選択図】図２

Description

本発明は、貫通電極を有する半導体パッケージの製造方法に関する。

近年、携帯電話など電子機器の高機能化に伴い、それらの機器に使われる電子デバイス等にも、さらなる高速化、高機能化が要求されている。これらの要求を実現するためには、微細化等によるデバイス自身の高速化だけではなく、デバイスのパッケージについても高速化、高密度化に向けた技術開発が必須になっている。

高密度実装を実現する技術としては、チップに微細な貫通電極を設けてチップを積層実装する三次元実装や、貫通電極が形成された貫通電極基板を用いたシステムインパッケージ（ＳｉＰ）が提案されており、これらの実装技術を実現するための貫通電極形成技術や貫通電極基板の形成技術の研究開発が活発に行われている（例えば、特許文献１参照）。また、微細孔形成技術としてレーザー等により基板内部を改質し、改質した部分をエッチングにより除去することで微細孔を形成する技術が研究されている（例えば、特許文献２参照）。

一方、パッケージの小型化を目的として、基板の裏面研磨による薄板化等が行われている。また、ハンドリング等の問題を解決するために、基板に保持基板を貼り合わせ、基板裏面のシリコンを研磨する方法が提案されている（例えば、特許文献３参照)。

上記保持基板は、例えば基板を薄板化する際に用いられるが、薄板加工終了後、保持基板は除去される。また、貫通電極を形成した基板については、作製した基板を、機能素子が配された基板に張り合わせるプロセスを行うため、工数が多くなる。上記特許文献３に紹介されている方法においても、基板を薄板化するために張り合わせた保持基板を一度剥離し、貫通電極形成のための基板を再度張り合わせる方法をとっているため、工数が多くなる。
特開２００２−１５８１９１号公報特開２００６−３０３３６０号公報特開２００６−２２８９４７号公報

本発明は、このような従来の実情に鑑みて考案されたものであり、半導体基板の加工終了後に保持基板を除去する必要をなくし、工数を削減することが可能な半導体パッケージの製造方法を提供することを目的とする。

本発明の請求項１に記載の半導体パッケージの製造方法は、第一基板の少なくとも一部にレーザー光を照射して第一改質部を形成する工程Ａ、第一基板と、機能素子が配された第二基板とを貼り合わせる工程Ｂ、前記第一基板に配された前記第一改質部をエッチングにより除去する工程Ｃ、及び、第一改質部が除去された部分に導電体を充填して前記第一基板に導電部を形成する工程Ｄ、を少なくとも備えたことを特徴とする。
本発明の請求項２に記載の半導体パッケージの製造方法は、請求項１において、前記工程Ｂの後に、前記第二基板を加工して薄板化する工程Ｅを、さらに備えたことを特徴とする。
本発明の請求項３に記載の半導体パッケージの製造方法は、請求項１又は２において、前記工程Ａにおいて、前記第一改質部が前記第一基板を貫通するように形成され、かつ、前記工程Ｄにおいて、前記導電部が、前記機能素子と電気的に接続するように形成されていることを特徴とする。
本発明の請求項４に記載の半導体パッケージの製造方法は、請求項１乃至３のいずれかにおいて、前記工程Ａにおいて、前記機能素子ごとに前記第二基板を個片化する際のスクライブラインと同様のパターンを有する第二改質部を、レーザー光を照射して前記第一基板に形成することを特徴とする。
本発明の請求項５に記載の半導体パッケージの製造方法は、請求項１乃至４のいずれかにおいて、前記第一基板として、前記第二基板との接合の際のアライメント加工部を有するものを用いることを特徴とする。

本発明の半導体パッケージの製造方法では、第一基板の少なくとも一部にレーザー光を照射して第一改質部を形成する工程Ａ、第一基板と、機能素子が配された第二基板とを貼り合わせる工程Ｂ、前記第一基板に配された前記第一改質部をエッチングにより除去する工程Ｃ、及び、第一改質部が除去された部分に導電体を充填して前記第一基板に導電部を形成する工程Ｄ、を少なくとも備えている。

本発明では、第二基板と貼り合わせる（又は貼り合わせた）第一基板の少なくとも一部にレーザー光を照射して第一改質部を形成し、第二基板の加工後又は加工前に第一改質部をエッチングし、第一改質部が除去された部分に導電体を充填することにより、第一基板に貫通電極（導電部）を形成する。これにより、第一基板は第二基板を加工する際の保持基板となり、加工終了後は貫通電極形成用の基板となる。その結果、本発明では、加工終了後に第一基板を除去する必要がなくなり、工数を削減した半導体パッケージの製造方法を提供することができる。

以下、本発明に係る半導体パッケージの製造方法の一実施形態を図面に基づいて説明する。

図１は、本発明の半導体パッケージの製造方法によって製造された、半導体パッケージの一実施例を示す断面図である。
この半導体パッケージ１は、第二基板１０、該第二基板１０の一面１０ａ側に配された機能素子１１、前記第二基板１０の一面１０ａと対向して配された第一基板２０を少なくとも備える。

第二基板１０は、例えばシリコン等の半導体基板からなる。第二基板１０は、一方の表面１０ａに機能素子１１と、電極パッド１２が形成されており、機能素子１１と、電極パッド１２とは、配線部１３により電気的に接続されている。

機能素子１１は、微細な三次元構造の素子、例えば固体撮像素子（ＣＣＤ）等のイメージセンサやＭＥＭＳデバイス（ＭＥＭＳ＝Micro Electro Mechanical System）などである。ＭＥＭＳデバイスとしては、例えばマイクロリレー、マイクロスイッチ、圧力センサ、加速度センサ、高周波フィルタ、マイクロミラー等が挙げられる。

電極パッド１２及び配線部１３としては、例えばアルミニウム（Ａｌ）や銅（Ｃｕ）、アルミニウム−シリコン（Ａｌ−Ｓｉ）合金、アルミニウム−シリコン−銅（Ａｌ−Ｓｉ−Ｃｕ）合金等の導電性に優れる材料が好適に用いられる。

第一基板２０は、第二基板１０の一面１０ａと対向して配され、機能素子１１を保護する等の役割を有する。第一基板２０としては、樹脂やガラス等からなる板材を用いることができる。

第一基板２０は、一方の表面２０ａと第二基板１０に配された電極パッド１２を電気的に接続する貫通電極２１を備えている。
貫通電極２１は、第一基板２０の表裏両面を貫通する微細孔（貫通孔２２）の内面に、導電体２３を充填して構成されている。貫通孔２２の内側面に絶縁膜が配されていてもよい。

そして、本発明の半導体パッケージ１の製造方法は、第一基板２０の少なくとも一部にレーザー光を照射して第一改質部２４を形成する工程Ａ、第一基板２０と、機能素子１１が配された第二基板１０とを貼り合わせる工程Ｂ、前記第一基板２０に配された前記第一改質部２４をエッチングにより除去する工程Ｃ、及び、第一改質部２４が除去された部分に導電体２３を充填して前記第一基板２０に導電部を形成する工程Ｄ、を少なくとも備えたことを特徴とする。

本発明では、第二基板１０と貼りあわせる（又は貼り合わせた）第一基板２０の少なくとも一部にレーザー光を照射して第一改質部２４を形成し、第二基板１０の加工後又は加工前に第一改質部２４をエッチングし、第一改質部２４が除去された部分に導電体２３を充填することにより、第一基板２０に貫通電極２１（導電部）を形成する。これにより、第一基板２０は第二基板１０を加工する際の保持基板となり、加工終了後は貫通電極２１形成部のレイヤーとなる。その結果、本発明では、加工終了後に第一基板２０を除去する必要がなくなり、工数を削減することができる。

以下、本発明の半導体パッケージの製造方法を、各工程ごとに説明する。図２（ａ）〜（ｅ）は、本発明の半導体パッケージの製造方法（第一実施形態）を工程順に模式的に示す断面図である。
（１）まず、図２（ａ）に示すように、第一基板２０の少なくとも一部にレーザー光Ｌを照射して第一改質部２４を形成する（工程Ａ）。
ここで前記第一改質部２４を、前記第一基板２０の表裏両面を貫通するように形成する。これにより、第一基板２０に貫通電極２１を形成することができる。

また、本工程Ａにおいて、機能素子ごとに前記第二基板１０を個片化する際のスクライブライン（図２（ｅ）中Ａ１，Ａ２参照）と同様のパターンを有する第二改質部２５を、レーザー光Ｌを照射して前記第一基板２０に形成することが好ましい。これにより、後工程において第一改質部２４と同時に第二改質部２５をエッチングすることで、第二基板１０のスクライブラインに対応する部分を除去することができ、ダイシングを簡略化することができる。

なお、前記第一基板２０として、前記第二基板１０との接合の際のアライメントマーク（アライメント加工部、図示せず）を有するものを用いることが好ましい。これにより、後述する工程Ｂにおいて第一基板２０と第二基板１０との接合の際に、第二基板１０上の任意の位置と第一改質部２４を合わせることが可能となる。

（２）次に、図２（ｂ）に示すように、前記第一改質部２４が配された前記第一基板２０と、機能素子１１が配された第二基板１０とを貼り合わせる（工程Ｂ）。
第一基板２０と第二基板１０の接着には、樹脂による接合や、機能素子１１に影響がなければ、陽極接合が利用できる。樹脂による接合の場合、用いられる接着性樹脂（接着剤）としては、例えばエポキシ樹脂や感光性ＢＣＢ樹脂などを用いることができる。接着剤の塗布方法は特に限定されるものでないが、例えばスタンピング、ディスペンス、スピンコート、スプレーコート等の手法を用いることが可能である。

（３）次に、図２（ｃ）に示すように、前記第二基板１０を加工して薄板化する（工程Ｅ）。
第二基板１０の他面１０ｂを研磨等することで、第二基板１０の薄板化等が可能である。このとき、第一基板２０を保持基板として利用することで、第二基板１０の加工が容易となる。以上の方法により簡単な工程で半導体パッケージ１の薄板化が可能となる。

（４）次に、図２（ｄ）に示すように、前記第一基板２０に配された前記第一改質部２４および第二改質部２５をエッチングにより除去する（工程Ｃ）。
基板をエッチング液に浸潰することにより、第一基板２０の第一改質部２４および第二改質部２５をエッチングする。エッチング液としては、フッ酸等が利用できる。

前記第一改質部２４は、前記第一基板２０の表裏両面を貫通するように形成されているため、第一改質部２４を除去した部分には、第一基板２０の表裏両面を貫通する微細孔（貫通孔２２）が形成される。このようにして形成される貫通孔２２の直径、ワーク寸法等は用途等に応じて適宜設定され、さらに、貫通孔２２の断面形状（軸方向に垂直な断面の形状）も、円形、楕円形、三角形、矩形（四角形を含む）などいかなる形状であっても良い。

また、第一改質部２４と同時に第二改質部２５をエッチングすることで、第二基板１０のスクライブラインに対応する部分を除去することができる。これにより、後工程においてダイシングを簡略化することができる。

（５）次に、図２（ｅ）に示すように、第一改質部２４が除去された部分に導電体２３を充填して前記第一基板２０に導電部を形成する（工程Ｄ）。
エッチングにより開口した貫通孔２２内に導電体２３を充填する。これにより、貫通電極２１が形成される。貫通孔２２内に導電体２３を充填する方法としては、特に限定されるものではないが、例えば溶融金属吸引法、めっき法、真空印刷法などを用いることができる。

導電体２３として用いられる金属としては、例えば、錫（Ｓｎ）やインジウム（Ｉｎ）などの金属、適宜の組成の金−錫（Ａｕ−Ｓｎ）合金系、錫−鉛（Ｓｎ−Ｐｂ）合金系、錫（Ｓｎ）基、鉛（Ｐｂ）基、金（Ａｕ）基、インジウム（Ｉｎ）基、アルミニウム（Ａｌ）基などのハンダを使用することができる。
このようにして形成された貫通電極２１は、前記機能素子１１と電気的に接続されたものとなる。

（６）最後に、図２（ｅ）に示す線(スクライブライン)Ａ１，Ａ２で切断することで、図１に示したような貫通電極を有する半導体パッケージ１が得られる。このとき、第二改質部２４の部分が除去されているので、ダイシングを簡略化することができる。
上述したように、本発明の製造方法によれば、第一基板は第二基板を加工する際の保持基板となり、加工終了後は貫通電極形成部のレイヤーとなる。その結果、本発明では、加工終了後に第一基板を除去する必要がなくなり、工数を削減することができる。

次に、本発明の半導体パッケージ１の製造方法の第二実施形態について説明する。
上述した第一実施形態では、第一基板２０に第一改質部２４を形成した（工程Ａ）後に、第一基板２０と第二基板１０とを貼り合わせる（工程Ｂ）場合を例に挙げて説明したが、本実施形態では、第一基板２０と第二基板１０とを貼り合わせた（工程Ｂ）後に、第一基板２０に第一改質部２４を形成している（工程Ａ）。このように、第一基板２０と第二基板１０とを貼り合わせた後に、第一改質部２４を形成することで、第一改質部２４（後に貫通電極２１となる）と基板パターンとの位置ずれを防止することが可能となる。

図３（ａ）〜（ｅ）は、本発明の半導体パッケージの製造方法（第二実施形態）を工程順に模式的に示す断面図である。
なお、工程の順番が異なること以外は、第一実施形態とほぼ同様であるので、詳しい説明は省略する。

（１１）まず、図３（ａ）に示すように、第一基板２０と、機能素子１１が配された第二基板１０とを貼り合わせる（工程Ｂ）。
（１２）次に、図３（ｂ）に示すように、前記第二基板１０を加工して薄板化する（工程Ｅ）。

（１３）次に、図３（ｃ）に示すように、第一基板２０の少なくとも一部にレーザー光Ｌを照射して第一改質部２４を形成する（工程Ａ）。
（１４）次に、図３（ｄ）に示すように、前記第一基板２０に配された前記第一改質部２４および第二改質部２５をエッチングにより除去する（工程Ｃ）。

（１５）次に、図３（ｅ）に示すように、第一改質部２４が除去された部分に導電体２３を充填して前記第一基板２０に導電部を形成する（工程Ｄ）。
（１６）最後に、図３（ｅ）に示す線(スクライブライン)Ｂ１，Ｂ２で切断することで、図１に示したような貫通電極を有する半導体パッケージ１が得られる。

このように、本実施形態においても、第一基板は第二基板を加工する際の保持基板となり、加工終了後は貫通電極形成部のレイヤーとなる。その結果、本発明では、加工終了後に第一基板を除去する必要がなくなり、工数を削減することができる。

以上、本発明の半導体パッケージについて説明してきたが、本発明はこれに限定されるものではなく、発明の趣旨を逸脱しない範囲で、適宜変更が可能である。
例えば、前述した実施形態では、半導体基板上の機能素子１つに対応する部分のみを図示したが、本発明は、複数の機能素子を備えた半導体パッケージに適用することもできる。

本発明は、貫通電極を有する半導体パッケージの製造方法に広く適用可能である。

本発明により製造された半導体パッケージの一例を示す断面図。本発明に係る半導体パッケージの製造方法の一例を工程順に示す断面図。本発明に係る半導体パッケージの製造方法の他の一例を工程順に示す断面図。

符号の説明

１半導体パッケージ、１０第二基板、１１機能素子、１２電極パッド、１３配線部、２０第一基板、２１貫通電極、２２貫通孔、２３導電体、２４第一改質部、２５第二改質部、Ｌレーザー光。

Claims

第一基板の少なくとも一部にレーザー光を照射して第一改質部を形成する工程Ａ、
第一基板と、機能素子が配された第二基板とを貼り合わせる工程Ｂ、
前記第一基板に配された前記第一改質部をエッチングにより除去する工程Ｃ、及び、
第一改質部が除去された部分に導電体を充填して前記第一基板に導電部を形成する工程Ｄ、を少なくとも備えたことを特徴とする半導体パッケージの製造方法。
前記工程Ｂの後に、前記第二基板を加工して薄板化する工程Ｅを、さらに備えたことを特徴とする請求項１に記載の半導体パッケージの製造方法。
前記工程Ａにおいて、前記第一改質部が前記第一基板を貫通するように形成され、かつ、
前記工程Ｄにおいて、前記導電部が、前記機能素子と電気的に接続するように形成されていることを特徴とする請求項１又は２に記載の半導体パッケージの製造方法。
前記工程Ａにおいて、前記機能素子ごとに前記第二基板を個片化する際のスクライブラインと同様のパターンを有する第二改質部を、レーザー光を照射して前記第一基板に形成することを特徴とする請求項１乃至３のいずれかに記載の半導体パッケージの製造方法。
前記第一基板として、前記第二基板との接合の際のアライメント加工部を有するものを用いることを特徴とする請求項１乃至４のいずれかに記載の半導体パッケージの製造方法。