CN101436555B - 半导体封装体的制造方法 - Google Patents

半导体封装体的制造方法 Download PDF

Info

Publication number
CN101436555B
CN101436555B CN2008101752679A CN200810175267A CN101436555B CN 101436555 B CN101436555 B CN 101436555B CN 2008101752679 A CN2008101752679 A CN 2008101752679A CN 200810175267 A CN200810175267 A CN 200810175267A CN 101436555 B CN101436555 B CN 101436555B
Authority
CN
China
Prior art keywords
substrate
mentioned
semiconductor package
modification portion
package body
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN2008101752679A
Other languages
English (en)
Other versions
CN101436555A (zh
Inventor
三谷尚吾
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujikura Ltd
Original Assignee
Fujikura Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujikura Ltd filed Critical Fujikura Ltd
Publication of CN101436555A publication Critical patent/CN101436555A/zh
Application granted granted Critical
Publication of CN101436555B publication Critical patent/CN101436555B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/82009—Pre-treatment of the connector or the bonding area
    • H01L2224/8203—Reshaping, e.g. forming vias
    • H01L2224/82035—Reshaping, e.g. forming vias by heating means
    • H01L2224/82039—Reshaping, e.g. forming vias by heating means using a laser
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
    • H01L2224/92142—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92144—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/146—Mixed devices
    • H01L2924/1461—MEMS

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Dicing (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本发明提供一种半导体封装体的制造方法，它具有以下工序：对第一基板的至少一部分照射激光而形成第一改性部的工序(A)；将上述第一基板和设有功能元件的第二基板贴合起来的工序(B)；通过蚀刻去除设于上述第一基板上的上述第一改性部的工序(C)；对上述第一改性部被去除的部分填充导电体，在上述第一基板上形成导电部的工序(D)。

Description

半导体封装体的制造方法
技术领域
本发明涉及具有贯通电极的半导体封装体的制造方法。 
背景技术
近年来，伴随着手机等电子产品的高性能化，用于这些产品上的电子器件等也被要求更加高速化、高性能化。为了实现这些要求，不仅是通过微细化等使器件自身高速化，而且，对于器件封装，开发高速化、高密度化技术也变得必不可少。 
作为实现高密度安装的技术，已提出有在芯片上设置微细贯通电极、将芯片叠层安装的三维安装和使用形成有贯通电极的贯通电极基板的系统级封装(SiP)。并且，用于实现这些安装技术的贯通电极形成技术、贯通电极基板形成技术的研究开发在活跃地进行(例如，参见日本特开2002-158191号公报)。 
另外，作为形成微细孔的技术，人们正在研究用激光等使基板内部改性并通过蚀刻去除改性部分，由此形成微细孔的技术。(例如，参见特开2006-303360号公报) 
另一方面，为了实现封装体的小型化，通过对基板背面的研磨而进行薄板化等。此外，为了解决操作性等问题，已提出有在基板上贴合保持基板并研磨基板背面的硅的方法(例如，参见日本特开2006-228947号公报)。 
上述保持基板在例如将基板薄板化的时候使用，在薄板加工结束后，保持基板被去除。此外，对于形成了贯通电极的基板，因为要进行将制作的基板贴合在设有功能元件的基板上的处理，所以比较费工夫。即使在日本特开2006-228947号公报介绍的方法中，因为采取的是将为了基板薄板化的目的而贴合的保持基板剥离下来，然后再贴合用于形成贯通电极的基板的方法，因此，比较费工夫。 
发明内容
本发明就是鉴于上述以往的实际情况而做出的，其目的是，提供这样一种半导体封装体的制造方法，其在半导体基板加工结束后，不再需要去 除保持基板，能够减少工时。 
本发明的半导体封装体的制造方法具有下述工序：对第一基板的至少一部分照射激光而形成第一改性部的工序A；将设有功能元件的第二基板和上述第一基板贴合起来的工序B；通过蚀刻去除贯穿设于上述第一基板上的上述第一改性部的工序C；以及对去除了上述第一改性部的部分填充导电体，在上述第一基板上形成导电部的工序D。 
在本发明的半导体封装体的制造方法中，最好是：在上述工序B之后还具有对上述第二基板进行加工而使其薄板化的工序E。 
在本发明的半导体封装体的制造方法中，最好是：在上述工序A中，上述第一改性部形成为贯穿上述第一基板，并且，在上述工序D中，上述导电部形成为与上述功能元件电连接。 
在本发明的半导体封装体的制造方法中，最好是：在上述工序A中，照射激光而在上述第一基板上形成第二改性部，该第二改性部具有与按每个上述功能元件对上述第二基板进行单片化的划片线(scribe line)相同的图案。 
在本发明的半导体封装体的制造方法中，最好是：作为上述第一基板，使用具有与上述第二基板接合时的对准加工部的基板。 
在本发明中，对要与第二基板贴合(或已贴合)的第一基板的至少一部分照射激光，形成第一改性部，在加工第二基板之后或者之前，蚀刻第一改性部，对第一改性部被去除的部分填充导电体，由此在第一基板上形成贯通电极(导电部)。由此，第一基板成为加工第二基板时的保持基板，加工结束后成为形成贯通电极用的基板。其结果是，本发明能够提供加工结束后不再需要去除第一基板、减少了工时的半导体封装体的制造方法。 
 附图说明
图1为表示依据本发明而制造的半导体封装体的一个例子的截面图。 
图2的A～E为按照工艺顺序表示本发明的半导体封装体的制造方法的一个例子的截面图。 
图3A～图3E为按照工艺顺序表示本发明的半导体封装体的制造方法的另一个例子的截面图。 
具体实施方式
下面，结合附图，说明本发明的半导体封装体的制造方法的一个实施方式。 
图1是表示根据本发明的半导体封装体的制造方法制造的半导体封装体的一个实施例的截面图。 
该半导体封装体1至少具备第二基板10、设于该第二基板10的第一面10a侧的功能元件11、与上述第二基板10的第一面10a相对设置的第一基板20。 
第二基板10由例如硅等半导体基板构成。对于第二基板10，其第一面10a形成有功能元件11和电极焊盘12，功能元件11和电极焊盘12通过布线部13电连接。 
功能元件11是微细三维结构元件，如固体摄像元件(CCD)等图像传感器、MEMS器件(MEMS＝Micro Electro Mechanical System)等。作为MEMS器件的例子，例如有微型继电器、微型开关、压力传感器、加速度传感器、高频滤波器、微型反射镜等。 
作为电极焊盘12和布线部13，例如适宜使用铝(Al)、铜(Cu)、铝-硅(Al-Si)合金、铝-硅-铜(Al-Si-Cu)合金等导电性优异的材料。 
第一基板20与第二基板10的第一面10a相对设置，具有保护功能元件11等的作用。作为第一基板20，可以使用由树脂、玻璃等构成的板材。 
第一基板20具有贯通电极21，该贯通电极21将第一面20a与设于第二基板10上的电极焊盘12电连接。 
贯通电极21是通过向贯穿第一基板20正反两面的微细孔(通孔22)的内面填充导电体23而构成的。也可以在通孔22的内表面设置绝缘膜。 
另外，本发明的半导体封装体1的制造方法至少具有：对第一基板20的至少一部分照射激光而形成第一改性部24的工序A；将第一基板 20和设有功能元件11的第二基板10贴合起来的工序B；通过蚀刻去除上述第一基板20上配置的上述第一改性部24的工序C；对去除了第一改性部24的部分填充导电体23，在上述第一基板20上形成导电部的工序D。 
在本发明中，对要与第二基板10贴合(或已贴合)的第一基板20的至少一部分照射激光，形成第一改性部24，在加工第二基板10之后或者之前，蚀刻第一改性部24，对第一改性部24被去除的部分填充导电体23，由此在第一基板20上形成贯通电极21(导电部)。由此，第一基板20成为加工第二基板10时的保持基板，加工结束后成为贯通电极21形成部的层。其结果是，在本发明中，在加工结束后不再需要去除第一基板20，能够减少工时。 
下面，逐个工序说明本发明的半导体封装体的制造方法。图2A～图2E为按工艺顺序示意性地表示本发明的半导体封装体的制造方法(第一实施方式)的截面图。 
(1)首先，如图2A所示，对第一基板20的至少一部分照射激光L，形成第一改性部24(工序A)。 
这里，将上述第一改性部24形成为贯穿上述第一基板20正反两面。由此，能够在第一基板20上形成贯通电极21。 
此外，在本工序A中，最好是，照射激光L而在第一基板20上形成第二改性部25，该第二改性部25具有与按每个功能元件对上述第二基板10进行单片化时的划片线(参见图2E中的A1、A2)相同的图案。由此，通过在后续工序中与第一改性部24同时蚀刻第二改性部25，能够去除与第二基板10的划片线对应的部分，从而能够使划片(dicing)简化。 
并且，作为上述第一基板20，最好是，使用具有与上述第二基板10接合时的对准标记(对准加工部，图中未示出)的基板。由此，在后述工序B中，在将第一基板20和第二基板10接合时，能使第一改性部24与第二基板10上的任意位置对准。 
(2)接着，如图2B所示，贴合设有上述第一改性部24的上述第 一基板20与设有功能元件11的第二基板10(工序B)。 
第一基板20和第二基板10的接合可以利用使用树脂的接合，如果对功能元件11没有影响，则可以利用阳极接合。使用树脂进行接合时，所用粘接性树脂(粘接剂)例如可以使用环氧树脂、感光性BCB树脂等。对于粘接剂的涂布方法没有特殊限定，可以使用例如压印(stamping)、滴涂(dispense)、旋涂(spin coat)、喷涂(spray coat)等方法。 
(3)接着，如图2C所示，加工上述第二基板10，使其薄板化(工序E)。 
通过对第二基板10的第二面10b进行研磨等，能将第二基板10薄板化等。这时，用第一基板20作为保持基板，可使第二基板10的加工变得容易。通过以上的方法，能够用简单的工序使半导体封装体1薄板化。 
(4)接着，如图2D所示，通过蚀刻去除设于上述第一基板20上的上述第一改性部24和第二改性部25(工序C)。 
通过将基板浸渍在蚀刻液中，蚀刻第一基板20上的第一改性部24和第二改性部25。可以使用氢氟酸等作为蚀刻液。 
由于上述第一改性部24形成为贯穿上述第一基板20正反两面，所以，在去除了第一改性部24的部分，形成有贯穿第一基板20正反两面的微细孔(通孔22)。这样形成的通孔22的直径、工件尺寸等根据用途等进行适当设定，进而，通孔22的截面形状(与轴向垂直的截面形状)可以是圆形、椭圆形、三角形、矩形(包括四边形)等任何形状。 
此外，通过与第一改性部24同时蚀刻第二改性部25，能够去除与第二基板10的划片线对应的部分。由此，能够在后续工序里使划片简化。 
(5)接着，如图2E所示，对第一改性部被去除的部分填充导电体23，在上述第一基板20上形成导电部(工序D)。 
在通过蚀刻而形成开口的通孔22内填充导电体23。由此，形成贯 通电极21。对于在通孔22内填充导电体23的方法，没有特别限定，例如可以是熔融金属吸引法、电镀法、真空印刷法等。 
用作导电体23的金属例如可以是锡(Sn)、铟(In)等金属，具有适当成分的金-锡(Au-Sn)合金类、锡-铅(Sn-Pb)合金类，锡(Sn)基、铅(Pb)基、金(Au)基、铟(In)基、铝(Al)基等的钎料。 
这样形成的贯通电极21与上述功能元件11电连接。 
(6)最后，在图2E所示的线(划片线)A1和A2处进行切割，就能得到图1所示的具有贯通电极的半导体封装体1。这时，因为第二改性部25已经被去除，所以能使划片简化。 
如上所述，依据本发明的制造方法，第一基板成为加工第二基板时的保持基板，加工结束后，成为贯通电极形成部的层。其结果是，在本发明中，加工结束后不再需要去除第一基板，能够减少工时。 
接着，说明本发明的半导体封装体1的制造方法的第二实施方式。 
在上述第一实施方式中，以在第一基板20上形成第一改性部24(工序A)后将第一基板20和第二基板10贴合(工序B)的情况为例进行了说明，但在本实施方式中，则是在将第一基板20和第二基板10贴合(工序B)之后，在第一基板20上形成第一改性部24(工序A)。这样，通过在将第一基板20和第二基板10贴合后形成第一改性部24，能够防止第一改性部24(后来变为贯通电极21)与基板图案之间的位置偏移。 
图3A～图3E是按工艺顺序示意性地表示本发明的半导体封装体的制造方法(第二实施方式)的截面图。 
因为和第一实施方式相比，除了工序的顺序不同以外，其他基本相同，所示省略详细说明。 
(11)首先，如图3A所示，将第一基板20和设有功能元件11的第二基板10贴合(工序B)。 
(12)然后，如图3B所示，加工上述第二基板10，使其薄板化(工序E)。
(13)然后，如图3C所示，对第一基板20的至少一部分照射激光L，形成第一改性部24(工序A)。 
(14)然后，如图3D所示，通过蚀刻去除设于上述第一基板20上的上述第一改性部24以及第二改性部25(工序C)。 
(15)然后，如图3E所示，对第一改性部24被去除的部分填充导电体23，在上述第一基板20上形成导电部(工序D)。 
(16)最后，在图3E所示的线(划片线)B1和B2处进行切割，就能得到图1所示的具有贯通电极的半导体封装体1。 
这样，在本实施方式中，也是第一基板在加工第二基板时成为保持基板，加工结束后成为贯通电极形成部的层。其结果是，在本发明中，加工结束后不再需要去除第一基板，能够减少工时。 
以上，就本发明的优选实施例进行了说明，但是本发明不限于这些实施例。在不脱离本发明宗旨的范围内，允许对本发明的构成进行增加、省略、替换以及其他变更。本发明不受上述说明的限定，而只由所附权利要求书限定。 
例如，在上述实施方式中，图中只示出了半导体基板上的与1个功能元件对应的部分，但是，本发明也可以适用于具有多个功能元件的半导体封装体。 
本发明能够广泛适用于具有贯通电极的半导体封装体的制造方法。

Claims (4)

1.一种半导体封装体的制造方法，包括：
对第一基板的至少一部分照射激光而形成第一改性部的工序A；
将设有功能元件的第二基板和上述第一基板贴合起来的工序B；
通过蚀刻去除贯穿设于上述第一基板上的上述第一改性部的工序C；以及
对去除了上述第一改性部的部分填充导电体，在上述第一基板上形成导电部的工序D，
在上述工序B之后还具有加工上述第二基板而使其薄板化的工序E。
2.根据权利要求1所述的半导体封装体的制造方法，其特征在于，在上述工序D中，上述导电部形成为与上述功能元件电连接。
3.根据权利要求1所述的半导体封装体的制造方法，其特征在于，在上述工序A中，照射激光而在上述第一基板上形成第二改性部，该第二改性部具有与按每个上述功能元件对上述第二基板进行单片化的划片线相同的图案。
4.根据权利要求1所述的半导体封装体的制造方法，其特征在于，作为上述第一基板，使用具有与上述第二基板接合时的对准加工部的基板。
CN2008101752679A 2007-11-09 2008-11-10 半导体封装体的制造方法 Expired - Fee Related CN101436555B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2007292193 2007-11-09
JP2007-292193 2007-11-09
JP2007292193A JP5478009B2 (ja) 2007-11-09 2007-11-09 半導体パッケージの製造方法

Publications (2)

Publication Number Publication Date
CN101436555A CN101436555A (zh) 2009-05-20
CN101436555B true CN101436555B (zh) 2012-01-11

Family

ID=40239564

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2008101752679A Expired - Fee Related CN101436555B (zh) 2007-11-09 2008-11-10 半导体封装体的制造方法

Country Status (4)

Country Link
US (2) US7875553B2 (zh)
EP (1) EP2058855A2 (zh)
JP (1) JP5478009B2 (zh)
CN (1) CN101436555B (zh)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110221018A1 (en) * 2010-03-15 2011-09-15 Xunqing Shi Electronic Device Package and Methods of Manufacturing an Electronic Device Package
JP5574866B2 (ja) * 2010-07-26 2014-08-20 浜松ホトニクス株式会社 レーザ加工方法
US20130175650A1 (en) * 2012-01-05 2013-07-11 Apple Inc Cover for image sensor assembly with light absorbing layer
JP2013225687A (ja) * 2013-06-18 2013-10-31 Fujikura Ltd 貫通配線基板及びその製造方法
JP6914656B2 (ja) * 2014-10-03 2021-08-04 日本板硝子株式会社 貫通電極付ガラス基板の製造方法、導電部付ガラス基板、及び貫通電極付ガラス基板
CN110627013A (zh) * 2018-06-22 2019-12-31 日月光半导体制造股份有限公司 电气装置及其制造方法
KR102518456B1 (ko) 2022-10-11 2023-04-06 주식회사 중우나라 유리패널 가공방법
KR102518455B1 (ko) * 2022-10-11 2023-04-06 주식회사 중우나라 유리패널 가공방법

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005340864A (ja) * 2005-08-26 2005-12-08 Oki Electric Ind Co Ltd 半導体装置の製造方法
JP2006261469A (ja) * 2005-03-18 2006-09-28 Matsushita Electric Works Ltd 微小電子機械デバイス

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002110852A (ja) * 2000-10-03 2002-04-12 Ibiden Co Ltd 半導体パッケージ、及び半導体チップの接続構造
TW469609B (en) * 2000-10-11 2001-12-21 Ultratera Corp Chipless package semiconductor device and its manufacturing method
JP3627856B2 (ja) 2000-11-22 2005-03-09 株式会社フジクラ 微細空間への金属充填装置及び金属充填方法
JP4880820B2 (ja) * 2001-01-19 2012-02-22 株式会社レーザーシステム レーザ支援加工方法
JP2004039897A (ja) * 2002-07-04 2004-02-05 Toshiba Corp 電子デバイスの接続方法
JP2004351494A (ja) * 2003-05-30 2004-12-16 Seiko Epson Corp レーザーに対して透明な材料の穴あけ加工方法
JP4182841B2 (ja) * 2003-08-28 2008-11-19 セイコーエプソン株式会社 単結晶基板の加工方法
JP5129438B2 (ja) * 2004-09-28 2013-01-30 ローム株式会社 半導体装置
KR100676493B1 (ko) * 2004-10-08 2007-02-01 디엔제이 클럽 인코 재배선 기판을 이용한 웨이퍼 레벨 칩 스케일 패키지의제조 방법
JP4289279B2 (ja) * 2004-10-29 2009-07-01 パナソニック株式会社 シート状回路デバイスと電子回路装置およびそれらを用いた携帯端末機器
JP3880602B2 (ja) 2005-02-17 2007-02-14 シャープ株式会社 半導体装置の製造方法、半導体装置
JP2006303360A (ja) * 2005-04-25 2006-11-02 Fujikura Ltd 貫通配線基板、複合基板及び電子装置
JP2007042824A (ja) * 2005-08-02 2007-02-15 Osaka Univ 電子回路装置とその製造方法
US20070207592A1 (en) * 2006-03-03 2007-09-06 Lu James J Wafer bonding of damascene-patterned metal/adhesive redistribution layers

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006261469A (ja) * 2005-03-18 2006-09-28 Matsushita Electric Works Ltd 微小電子機械デバイス
JP2005340864A (ja) * 2005-08-26 2005-12-08 Oki Electric Ind Co Ltd 半導体装置の製造方法

Also Published As

Publication number Publication date
US20100330746A1 (en) 2010-12-30
US20090124046A1 (en) 2009-05-14
US8048804B2 (en) 2011-11-01
CN101436555A (zh) 2009-05-20
EP2058855A2 (en) 2009-05-13
JP2009117771A (ja) 2009-05-28
JP5478009B2 (ja) 2014-04-23
US7875553B2 (en) 2011-01-25

Similar Documents

Publication Publication Date Title
CN101436555B (zh) 半导体封装体的制造方法
US7022609B2 (en) Manufacturing method of a semiconductor substrate provided with a through hole electrode
KR101061867B1 (ko) 금속성 패드를 비아 위에 형성한 마이크로전자 요소
KR100917745B1 (ko) 반도체 장치 및 그 제조 방법
EP2087516A2 (en) Wafer-level fabrication of lidded chips with electrodeposited dielectric coating
US20080081398A1 (en) Cap Wafer for Wafer Bonded Packaging and Method for Manufacturing the Same
US9888584B2 (en) Contact structures with porous networks for solder connections, and methods of fabricating same
KR20040055642A (ko) 관통 전극의 형성방법 및 관통 전극을 갖는 기판
KR20090092326A (ko) 칩 커패시터 내장 ｐｗｂ
JP2005166909A (ja) パッケージ及びその製造方法
JP2008532307A5 (zh)
JP2008532307A (ja) 半導体パッケージ及び作成パッケージを製造する方法
CN101295692B (zh) 半导体装置
US20110169107A1 (en) Method for manufacturing a component, method for manufacturing a component system, component, and component system
WO2005105661A1 (en) Techniques for providing a structure with through-holes that may be used in a sub-assembly for micro-components
JP7567899B2 (ja) 電子部品搭載部材の製造方法
EP1100123A1 (en) Dip formation of flip-chip solder bumps
CN111293042B (zh) 制造衬底适配器的方法和用于与电子器件连接的衬底适配器
US20140374853A1 (en) Component including means for reducing assembly-related mechanical stresses and methods for manufacturing same
JP2012004601A (ja) 半導体パッケージの製造方法
JP2009111433A (ja) 貫通電極付き半導体基板の製造方法、貫通電極付き半導体デバイスの製造方法
JP2007335642A (ja) パッケージ基板
JP2011009781A (ja) 貫通電極付き半導体デバイスの製造方法
JP2005072203A (ja) 端子電極、半導体装置、半導体モジュール、電子機器および半導体装置の製造方法
US8318544B2 (en) Method for manufacturing a plurality of thin chips and correspondingly manufactured thin chip

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20120111

Termination date: 20141110

EXPY Termination of patent right or utility model