JP2012004601A - 半導体パッケージの製造方法 - Google Patents
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Abstract
【解決手段】本発明に係る半導体パッケージの製造方法は、第一基板の少なくとも一部にレーザー光を照射して、該第一基板の一方の主面から他方の主面に至るように第一改質部を形成する工程A、前記第一基板と、機能素子および電極パッドが一方の主面に内在された第二基板とを用い、該第一基板の一方の主面に対して該第二基板の一方の主面が、直接接触するように貼り合わせる工程B、前記第一基板に配された前記第一改質部を該第一基板の他方の主面側からエッチングにより除去する工程C、及び、第一改質部が除去された部分に該第一基板の他方の主面側から導電体を充填して前記第一基板に前記電極パッドと電気的に接続された導電部を形成する工程D、を少なくとも備えたことを特徴とする。
【選択図】図2
Description
また、微細孔形成技術としてレーザー等により基板内部を改質し、改質した部分をエッチングにより除去することで微細孔を形成する技術が研究されている(例えば、特許文献2参照)。
本発明の請求項2に記載の半導体パッケージの製造方法は、請求項1において、前記工程Bの後に、前記第二基板を加工して薄板化する工程Eを、さらに備えたことを特徴とする。
本発明の請求項3に記載の半導体パッケージの製造方法は、請求項1又は2において、前記工程Aにおいて、前記第一改質部が前記第一基板を貫通するように形成され、かつ、前記工程Dにおいて、前記導電部が、前記機能素子と電気的に接続するように形成されていることを特徴とする。
本発明の請求項4に記載の半導体パッケージの製造方法は、請求項1乃至3のいずれかにおいて、前記工程Aにおいて、前記機能素子ごとに前記第二基板を個片化する際のスクライブラインと同様のパターンを有する第二改質部を、レーザー光を照射して前記第一基板に形成することを特徴とする。
本発明の請求項5に記載の半導体パッケージの製造方法は、請求項1乃至4のいずれかにおいて、前記第一基板として、前記第二基板との接合の際のアライメント加工部を有するものを用いることを特徴とする。
この半導体パッケージ1は、第二基板10、該第二基板10の一面10a側に配された機能素子11、前記第二基板10の一面10aと対向して配された第一基板20を少なくとも備える。
貫通電極21は、第一基板20の表裏両面を貫通する微細孔(貫通孔22)の内面に、導電体23を充填して構成されている。貫通孔22の内側面に絶縁膜が配されていてもよい。
(1)まず、図2(a)に示すように、第一基板20の少なくとも一部にレーザー光Lを照射して第一改質部24を形成する(工程A)。
ここで前記第一改質部24を、前記第一基板20の表裏両面を貫通するように形成する。これにより、第一基板20に貫通電極21を形成することができる。
第一基板20と第二基板10の接着には、樹脂による接合や、機能素子11に影響がなければ、陽極接合が利用できる。樹脂による接合の場合、用いられる接着性樹脂(接着剤)としては、例えばエポキシ樹脂や感光性BCB樹脂などを用いることができる。接着剤の塗布方法は特に限定されるものでないが、例えばスタンピング、ディスペンス、スピンコート、スプレーコート等の手法を用いることが可能である。
第二基板10の他面10bを研磨等することで、第二基板10の薄板化等が可能である。このとき、第一基板20を保持基板として利用することで、第二基板10の加工が容易となる。以上の方法により簡単な工程で半導体パッケージ1の薄板化が可能となる。
基板をエッチング液に浸潰することにより、第一基板20の第一改質部24および第二改質部25をエッチングする。エッチング液としては、フッ酸等が利用できる。
エッチングにより開口した貫通孔22内に導電体23を充填する。これにより、貫通電極21が形成される。貫通孔22内に導電体23を充填する方法としては、特に限定されるものではないが、例えば溶融金属吸引法、めっき法、真空印刷法などを用いることができる。
このようにして形成された貫通電極21は、前記機能素子11と電気的に接続されたものとなる。
上述したように、本発明の製造方法によれば、第一基板は第二基板を加工する際の保持基板となり、加工終了後は貫通電極形成部のレイヤーとなる。その結果、本発明では、加工終了後に第一基板を除去する必要がなくなり、工数を削減することができる。
上述した第一実施形態では、第一基板20に第一改質部24を形成した(工程A)後に、第一基板20と第二基板10とを貼り合わせる(工程B)場合を例に挙げて説明したが、本実施形態では、第一基板20と第二基板10とを貼り合わせた(工程B)後に、第一基板20に第一改質部24を形成している(工程A)。このように、第一基板20と第二基板10とを貼り合わせた後に、第一改質部24を形成することで、第一改質部24(後に貫通電極21となる)と基板パターンとの位置ずれを防止することが可能となる。
なお、工程の順番が異なること以外は、第一実施形態とほぼ同様であるので、詳しい説明は省略する。
(12)次に、図3(b)に示すように、前記第二基板10を加工して薄板化する(工程E)。
(14)次に、図3(d)に示すように、前記第一基板20に配された前記第一改質部24および第二改質部25をエッチングにより除去する(工程C)。
(16)最後に、図3(e)に示す線(スクライブライン)B1,B2で切断することで、図1に示したような貫通電極を有する半導体パッケージ1が得られる。
例えば、前述した実施形態では、半導体基板上の機能素子1つに対応する部分のみを図示したが、本発明は、複数の機能素子を備えた半導体パッケージに適用することもできる。
本発明の請求項2に記載の半導体パッケージの製造方法は、請求項1において、前記工程Bの後に、前記第二基板を加工して薄板化する工程Eを、さらに備えたことを特徴とする。
本発明の請求項3に記載の半導体パッケージの製造方法は、請求項1又は2において、前記工程Aにおいて、前記機能素子ごとに前記第二基板を個片化する際のスクライブラインと同様のパターンを有する第二改質部を、レーザー光を照射して前記第一基板に形成することを特徴とする。
本発明の請求項4に記載の半導体パッケージの製造方法は、請求項1乃至3のいずれかにおいて、前記第一基板として、前記第二基板との接合の際のアライメント加工部を有するものを用いることを特徴とする。
Claims (5)
- 第一基板の少なくとも一部にレーザー光を照射して、該第一基板の一方の主面から他方の主面に至るように第一改質部を形成する工程A、
前記第一基板と、機能素子および電極パッドが一方の主面に内在された第二基板とを用い、該第一基板の一方の主面に対して該第二基板の一方の主面が、直接接触するように貼り合わせる工程B、
前記第一基板に配された前記第一改質部を該第一基板の他方の主面側からエッチングにより除去する工程C、及び、
第一改質部が除去された部分に該第一基板の他方の主面側から導電体を充填して、前記第一基板に前記電極パッドと電気的に接続された導電部を形成する工程D、を少なくとも備えたことを特徴とする半導体パッケージの製造方法。 - 前記工程Bの後に、前記第二基板を加工して薄板化する工程Eを、さらに備えたことを
特徴とする請求項1に記載の半導体パッケージの製造方法。 - 前記工程Aにおいて、前記第一改質部が前記第一基板を貫通するように形成され、かつ、
前記工程Dにおいて、前記導電部が、前記機能素子と電気的に接続するように形成されていることを特徴とする請求項1又は2に記載の半導体パッケージの製造方法。 - 前記工程Aにおいて、前記機能素子ごとに前記第二基板を個片化する際のスクライブラインと同様のパターンを有する第二改質部を、レーザー光を照射して前記第一基板に形成することを特徴とする請求項1乃至3のいずれかに記載の半導体パッケージの製造方法。
- 前記第一基板として、前記第二基板との接合の際のアライメント加工部を有するものを用いることを特徴とする請求項1乃至4のいずれかに記載の半導体パッケージの製造方法。
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Citations (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000174050A (ja) * | 1998-09-30 | 2000-06-23 | Ibiden Co Ltd | 半導体チップ及び半導体チップの製造方法 |
JP2003163341A (ja) * | 2001-11-29 | 2003-06-06 | Olympus Optical Co Ltd | 固体撮像装置 |
JP2004039897A (ja) * | 2002-07-04 | 2004-02-05 | Toshiba Corp | 電子デバイスの接続方法 |
JP2004351494A (ja) * | 2003-05-30 | 2004-12-16 | Seiko Epson Corp | レーザーに対して透明な材料の穴あけ加工方法 |
JP2006108690A (ja) * | 2004-10-08 | 2006-04-20 | Easetech Korea Co Ltd | 再配線基板を用いたウェーハレベルチップスケールパッケージの製造方法 |
JP2006303360A (ja) * | 2005-04-25 | 2006-11-02 | Fujikura Ltd | 貫通配線基板、複合基板及び電子装置 |
JP2007045675A (ja) * | 2005-08-11 | 2007-02-22 | Disco Abrasive Syst Ltd | 液晶デバイスウエーハのレーザー加工方法 |
JP2007110117A (ja) * | 2005-10-10 | 2007-04-26 | Samsung Electro Mech Co Ltd | イメージセンサのウエハレベルチップスケールパッケージ及びその製造方法 |
JP2009064914A (ja) * | 2007-09-05 | 2009-03-26 | Toshiba Corp | 半導体装置及び半導体装置の製造方法 |
-
2011
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Patent Citations (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000174050A (ja) * | 1998-09-30 | 2000-06-23 | Ibiden Co Ltd | 半導体チップ及び半導体チップの製造方法 |
JP2003163341A (ja) * | 2001-11-29 | 2003-06-06 | Olympus Optical Co Ltd | 固体撮像装置 |
JP2004039897A (ja) * | 2002-07-04 | 2004-02-05 | Toshiba Corp | 電子デバイスの接続方法 |
JP2004351494A (ja) * | 2003-05-30 | 2004-12-16 | Seiko Epson Corp | レーザーに対して透明な材料の穴あけ加工方法 |
JP2006108690A (ja) * | 2004-10-08 | 2006-04-20 | Easetech Korea Co Ltd | 再配線基板を用いたウェーハレベルチップスケールパッケージの製造方法 |
JP2006303360A (ja) * | 2005-04-25 | 2006-11-02 | Fujikura Ltd | 貫通配線基板、複合基板及び電子装置 |
JP2007045675A (ja) * | 2005-08-11 | 2007-02-22 | Disco Abrasive Syst Ltd | 液晶デバイスウエーハのレーザー加工方法 |
JP2007110117A (ja) * | 2005-10-10 | 2007-04-26 | Samsung Electro Mech Co Ltd | イメージセンサのウエハレベルチップスケールパッケージ及びその製造方法 |
JP2009064914A (ja) * | 2007-09-05 | 2009-03-26 | Toshiba Corp | 半導体装置及び半導体装置の製造方法 |
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