JP2009099592A - 表示装置 - Google Patents

Abstract

【課題】ｐｏｌｙ−Ｓｉ層およびａ−Ｓｉ層が積層されたボトムゲートのＴＦＴにおいて、固定電荷の影響によるリーク電流の増大を防止する。
【解決手段】ゲート電極１０３を覆ってゲート絶縁膜１０４が形成され、ゲート絶縁膜１０４上にｐｏｌｙ−Ｓｉ層１０７が形成され、その上にａ−Ｓｉ層１０８が形成され、さらにその上に、ｎ＋Ｓｉ層１０９、ソース／ドレイン電極１１３が形成され、ＴＦＴ全体はパッシベーション膜１１６によって覆われている。チャネル部からはチャネルエッチングによってａ−Ｓｉ層１０８が除去されている。したがって、チャネル部に誘起される電荷はゲート電極１０３による影響が支配的となり、チャネル付近のパッシベーション膜１１６に固定電荷２００が形成されても、固定電荷２００の影響によるリーク電流の増大は抑止される。
【選択図】図１

Description

本発明は表示装置に係り、特に表示領域の周辺にｐｏｌｙ−ＳｉチャネルのＴＦＴを用いた駆動回路を形成した表示装置に関する。

表示装置のうち、液晶表示装置では画素電極および薄膜トランジスタ（ＴＦＴ）等がマトリクス状に形成されたＴＦＴ基板に画素電極と対応する場所にカラーフィルタ等が形成されたカラーフィルタ基板が対向し、ＴＦＴ基板とカラーフィルタ基板の間に液晶が挟持されている。そして液晶分子による光の透過率を画素毎に制御することによって画像を形成している。

ＴＦＴ基板には、縦方向に延在し、横方向に配列したデータ線と、横方向に延在して縦方向に配列した走査線とが存在し、データ線と走査線とで囲まれた領域に画素が形成される。画素は主として画素電極とスイッチング素子である薄膜トランジスタ（ＴＦＴ）が構成される。このようにマトリクス状に形成された多くの画素によって表示領域が形成される。

表示領域の外側には走査線を駆動する走査線駆動回路、データ線を駆動するデータ線駆動回路が設置される。従来は走査線駆動回路、データ線駆動回路はＩＣドライバが外付けされていた。このＩＣドライバはテープキャリア等によってＴＦＴ基板に接続される場合もあるし、ＩＣドライバが直接ＴＦＴ基板にチップオンされる場合もある。

一方、表示領域を確保したまま、表示装置全体を小さくしたいという要求等から、表示領域周辺にＴＦＴによって駆動回路を形成する技術が開発されている。このような表示装置では、表示領域に形成されるＴＦＴはａ−Ｓｉをチャンネル部に使用し、駆動回路部に形成されるＴＦＴはｐｏｌｙ−Ｓｉをチャンネル部に使用する。すなわち、表示領域ではリーク電流が小さいａ−Ｓｉを使用し、駆動回路部では電子の移動度が大きいｐｏｌｙ−Ｓｉを使用している。

一般にはａ−Ｓｉを用いたＴＦＴではボトムゲートの構造が用いられ、ｐｏｌｙ−Ｓｉを用いたＴＦＴではトップゲートの構造が用いられている。したがって、１枚の基板に構造の異なるＴＦＴを形成することになって、製造プロセスが複雑になる。
「特許文献１」には、プロセスが複雑になるのを防止するために、ｐｏｌｙ−Ｓｉを用いたＴＦＴにおいてもボトムゲートを用いる構成が記載されている。この構成はゲート電極の上に形成されたゲート絶縁膜の上に、先ず、チャンネルとなるｐｏｌｙ−Ｓｉ層を形成し、その上にａ−Ｓｉ層を形成する。ａ−Ｓｉ層の上にはｎ＋Ｓｉのコンタクト層が形成され、その上にソース／ドレイン電極（ＳＤ電極）が形成される。ｐｏｌｙ−Ｓｉをチャンネルに用いたＴＦＴをこのような構成とすることによって、ａ−Ｓｉをチャンネルに用いたＴＦＴとで共通のプロセスが多くなり、プロセスが単純化する。

特開平５−５５５７０号公報

「特許文献１」に記載の技術では、２つの問題点が存在する。第１の問題点は、ｐｏｌｙ−Ｓｉ層１０７とＳＤ電極１１３の導通の問題である。すなわち、ゲート電極１０３上に形成されたゲート絶縁層の上にｐｏｌｙ−Ｓｉ層１０７を形成し、その上にａ−Ｓｉを形成し、その上にｎ＋Ｓｉ層１０９を形成してコンタクトを取っている。この構成はトランジスタがＯＮしている時はＯＮ電流は移動度の大きいｐｏｌｙ−Ｓｉ層１０７を問題なく流れる。しかし、トランジスタをＯＦＦする時はリーク電流の問題が生ずる。

図８は「特許文献１」記載されたと同様なｐｏｌｙ−Ｓｉのチャネルを有するＴＦＴの構成である。図８（ａ）は平面図、図８（ｂ）は図８（ａ）のＡ−Ａ断面図である。図８（ａ）において、ゲート電極１０３の上にはゲート絶縁膜１０４を挟んでｐｏｌｙ−Ｓｉ層１０７、続いてａ−Ｓｉ層１０８が積層されている。ａ−Ｓｉ層１０８の上にはｎ＋Ｓｉ層１０９を介してＳＤ電極１１３が形成されている。

図８（ｂ）は図８（ａ）の詳細断面図である。図８（ｂ）において、下地膜１０２の上にはゲート電極１０３が形成され、ゲート電極１０３を覆ってゲート絶縁膜１０４が形成されている。ゲート絶縁膜１０４の上にはｐｏｌｙ−Ｓｉ層１０７が形成され、その上にはａ−Ｓｉ層１０８が形成されている。ａ−Ｓｉ層１０８の上にはｎ＋Ｓｉ層１０９が形成されている。ａ−Ｓｉ層１０８とｎ＋Ｓｉ層１０９とは同じマスクを用いてフォトリソグラフィがおこなわれるので、平面は同じ形状となっている。ｎ＋Ｓｉ層１０９の上にはＳＤ電極１１３が形成されている、ＳＤ電極１１３はＭｏからなるバリアメタル１１０層、Ａｌ層１１１、Ｍｏからなるキャップメタル１１２層で形成されている。

図８のような構成において、ゲート電極１０３にプラス電圧を印加してＴＦＴにＯＮ電流を流す場合は特に問題は生じない。ところが、ゲート電極１０３にゼロ電圧あるいはマイナス電圧を印加して、ＴＦＴをＯＦＦにする場合に問題が生ずる。図９はＴＦＴのゲート電圧とドレイン電流の関係を示す。ＴＦＴの特性としては、ゲート電極１０３にプラス電圧を印加した場合にドレイン電流が流れ、ゲート電極１０３にゼロ電圧あるいはマイナス電圧を印加した場合にドレイン電流がＯＦＦするすなわち、電流が流れないようにする必要がある。図９の点線は一般のａ−Ｓｉを用いたＴＦＴのゲート電圧とドレイン電流の関係である。ゲート電圧がある値になるとドレイン電流は飽和し、ゲート電位はゼロあるいはマイナスななった場合はわずかなリーク電流が流れるだけである。

ところが、図８に示すような、ｐｏｌｙ−Ｓｉ膜とａ−Ｓｉ膜の積層構造ではゲート電極１０３をゼロ電位あるいはマイナス電位にしてもドレイン電流がＯＦＦしないという現象が観測された。これは次のような原因によるものと考えられる。

図１０は図８（ｂ）と同様の断面図である。図１０において、ゲート電極１０３にマイナス電圧を印加するとｐｏｌｙ−Ｓｉ層１０７に正孔が誘起される。ｐｏｌｙ−Ｓｉ層１０７とＳＤ電極１１３のバリアメタル１１０との間には電位障壁はない。したがって、正孔による電流はそのままＳＤ電極１１３に流れこむことになる。したがって、ＴＦＴがＯＦＦしないことになる。

本発明では、図１１に示すように、ａ−Ｓｉ層１０８およびｐｏｌｙ−Ｓｉ層１０７とＳＤ電極１１３の間にｎ＋Ｓｉ層１０９を形成することによって空乏層を形成し、ホールが通過することを防止している。ところが、このような構成をとってもリーク電流が減少しない場合があることがわかった。この現象は次のように考えられる。

図１１において、ゲート電極１０３の上にはゲート絶縁膜１０４をはさんでｐｏｌｙ−Ｓｉ層１０７とａ−Ｓｉ層１０８が形成されている。ａ−Ｓｉ層１０８はチャネルエッチング部１１４が形成されて膜厚が小さくなっている。チャネルエッチング部１１４およびＴＦＴ全体を覆ってＳｉＮによるパッシベーション膜１１６が形成されている。

液晶表示パネル製造工程においては、静電気が発生する機会が多い。特にＴＦＴや画素電極が形成されるＴＦＴ基板１０１やカラーフィルタ基板に液晶を配向させるための配向膜のラビング工程においては静電気が発生する。このようにして発生した静電気は図１１に示すように、チャネルエッチング部１１４のパッシベーション膜１１６に固定電荷２００として存在することになる。図１１の例では固定電荷２００によってパッシベーション膜１１６がプラスにチャージした例である。

図１１において、ゲート電極１０３に負の電位を印加してＴＦＴをＯＦＦしようとした場合、ｐｏｌｙ−Ｓｉ層１０７のチャネル部には正の電荷であるホールが誘起されるために、電流はＯＦＦする。ところが、チャネルエッチング部１１４の固定電荷２００のためにａ−Ｓｉ層１０８には電子が誘起される。この電子はｐ−ｎ接合層を通過するために、ソース―ドレイン間に電流が流れ、ＴＦＴがＯＦＦしないことになる。この様子を図１２に示す。図１２において、横軸はゲート電圧、縦軸はドレイン電流である。図１３に示すように、ゲート電圧が負になっても、ドレイン電流はゼロにならず、ＴＦＴがＯＦＦしない。

本発明の課題は、以上のように、ゲート電極１０３にＯＦＦ電圧を印加してもＴＦＴがＯＦＦしない現象を解決することである。

本発明は上記課題を克服するものであり、ｐｏｌｙ−Ｓｉ層およびａ−Ｓｉ層を積層したボトムゲート型ＴＦＴにおいて、チャネル部をｐｏｌｙ−Ｓｉ層のみにしたことを特徴とする。また、ＳＤ電極とｐｏｌｙ−Ｓｉ層の側部の間にはｎ＋Ｓｉ層を形成することによってＴＦＴのＯＦＦ特性を改良するものである。具体的な構成は下記のとおりである。

（１）画素電極と画素用ＴＦＴがマトリクス状に形成された表示領域と、前記表示領域の周辺に駆動回路用ＴＦＴを含む駆動回路が形成された表示装置であって、前記駆動回路用ＴＦＴはゲート電極を覆ってゲート絶縁膜が形成され、前記ゲート絶縁膜の上にはｐｏｌｙ−Ｓｉ層が形成され、前記ｐｏｌｙ−Ｓｉ層の上にはａ−Ｓｉ層が形成され、前記ａ−Ｓｉ層の上にはｎ＋Ｓｉ層が形成され、前記ｎ＋Ｓｉ層の上にはソース／ドレイン電極が形成れている構成であり、前記駆動回路用ＴＦＴのチャネル部はｐｏｌｙ−Ｓｉで形成され、ａ−Ｓｉは存在していないことを特徴とする表示装置。

（２）前記ｐｏｌｙ−Ｓｉ層はａ−Ｓｉ層をレーザアニールすることによって形成されていることを特徴とする（１）に記載の表示装置。

（３）前記駆動回路用ＴＦＴのゲート電極はＭｏまたはＷ、または、Ｍｏ―Ｗ合金で形成されていることを特徴とする（１）に記載の表示装置。

（４）前記ソース／ドレイン電極に下にはｎ＋Ｓｉ層、ａ−Ｓｉ層が存在していることを特徴とする（１）に記載の表示装置。

（５）前記チャネル部のｐｏｌｙ−Ｓｉ層は前記チャネル層以外のｐｏｌｙ−Ｓｉ層よりも厚さが小さいことを特徴とする（１）に記載の表示装置。

（６）前記駆動回路用ＴＦＴと前記画素用ＴＦＴは同一構成であることを特徴とする（１）に記載の表示装置。

（７）前記ｐｏｌｙ−Ｓｉ層のチャネル部の厚さは３０ｎｍ〜５０ｎｍであることを特徴とする（１）に記載の表示装置。

（８）画素電極と画素用ＴＦＴがマトリクス状に形成された表示領域と、前記表示領域の周辺に駆動回路用ＴＦＴを含む駆動回路が形成された表示装置であって、前記駆動回路用ＴＦＴはゲート電極を覆ってゲート絶縁膜が形成され、前記ゲート絶縁膜の上にはｐｏｌｙ−Ｓｉ層が形成され、前記ｐｏｌｙ−Ｓｉ層の上にはａ−Ｓｉ層が形成され、前記ａ−Ｓｉ層の上にはｎ＋Ｓｉ層が形成され、前記ｎ＋Ｓｉ層の上にはソース／ドレイン電極が形成れている構成であり、前記駆動回路用ＴＦＴのチャネル部においては、ｎ＋Ｓｉ層、前記ａ−Ｓｉ層は前記ＳＤ層をマスクとしたドライエッチングによって除去されており、前記チャネル部はｐｏｌｙ−Ｓｉ層で形成され、ａ−Ｓｉ層は存在していないことを特徴とする表示装置。

（９）前記ｐｏｌｙ−Ｓｉ層の一部はドライエッチングされていることを特徴とする（８）に記載の表示装置。

（１０）画素電極と画素用ＴＦＴがマトリクス状に形成された表示領域と、前記表示領域の周辺に駆動回路用ＴＦＴを含む駆動回路が形成された表示装置であって、前記駆動回路用ＴＦＴはゲート電極を覆ってゲート絶縁膜が形成され、前記ゲート絶縁膜の上にはｐｏｌｙ−Ｓｉ層が形成され、前記ｐｏｌｙ−Ｓｉ層の上にはａ−Ｓｉ層が形成され、前記ａ−Ｓｉ層の上にはｎ＋Ｓｉ層が形成され、前記ｎ＋Ｓｉ層の上にはソース／ドレイン電極が形成れている構成であり、前記ｐｏｌｙ−Ｓｉ層の側部と前記ＳＤ層との間には前記ａ−Ｓｉ層と前記ｎ＋Ｓｉ層が存在していることを特徴とする表示装置。

（１１）前記ｐｏｌｙ−Ｓｉ層はａ−Ｓｉ層をレーザアニールすることによって形成されていることを特徴とする（１０）に記載の表示装置。

（１２）前記駆動回路用ＴＦＴのゲート電極はＭｏまたはＷ、または、Ｍｏ―Ｗ合金で形成されていることを特徴とする（１０）に記載の表示装置。

（１３）前記ソース／ドレイン電極に下にはｎ＋Ｓｉ層、ａ−Ｓｉ層が存在していることを特徴とする（１０）に記載の表示装置。

（１４）前記チャネル部のｐｏｌｙ−Ｓｉ層は前記チャネル層以外のｐｏｌｙ−Ｓｉ層よりも厚さが小さいことを特徴とする（１０）に記載の表示装置。

（１５）前記駆動回路用ＴＦＴと前記画素用ＴＦＴは同一構成であることを特徴とする（１０）に記載の表示装置

本発明では、ａｃｔｉｖｅ層としてｐｏｌｙ−Ｓｉとａ−Ｓｉを用いるボトムゲートタイプのＴＦＴにおいて、チャネル部にはｐｏｌｙ−Ｓｉ層のみとし、ａ−Ｓｉが存在しないようにしたので、パッシベーション膜に形成される固定電荷によって、ＴＦＴのＯＦＦ電流が多くなる現象を抑止できる。

さらに、ＳＤ層とａ−Ｓｉおよびｐｏｌｙ−Ｓｉの間にｎ＋Ｓｉ層を形成しているので、この構成からもＴＦＴのＯＦＦ電流が大きくなることを抑止することが出来る。したがって、ＴＦＴがＯＮのときはキャリアの移動度が高く、ＴＦＴがＯＦＦのときはリーク電流が小さいボトムゲートタイプのＴＦＴを実現することが出来る。

本発明を用いれば、ａ−ＳｉをチャネルとするボトムゲートタイプのＴＦＴを表示領域に形成し、ｐｏｌｙ−ＳｉをチャネルとするボトムゲートタイプのＴＦＴを駆動回路部に、プロセスの整合性良く形成することが出来る。さらに本発明のＴＦＴはＯＮの時のキャリア移動度が高く、ＯＦＦの時はリーク電流が小さいので、同じ構成のＴＦＴを表示領域と駆動回路部に形成することが出来る。

実施例にしたがって、本発明の詳細な内容を開示する。

図１は本発明のＴＦＴの構成を示す断面模式図である。図１（ａ）は平面図、図１（ｂ）は図１（ａ）のＡ−Ａ断面図である。図１（ａ）において、ゲート電極１０３の上にはゲート絶縁膜１０４を介してｐｏｌｙ−Ｓｉ層１０７が存在している。ｐｏｌｙ−Ｓｉ層１０７の両側にはａ−Ｓｉ層１０８が存在している。ａ−Ｓｉ層１０８の上にはｎ＋Ｓｉ層１０９を介してＳＤ電極１１３が存在している。ｎ＋Ｓｉ層１０９はＳＤ電極１１３と同層でエッチングされているので、図１（ａ）ではＳＤ電極１１３の下に隠れている。

図１（ｂ）は図１（ａ）の断面図である。図１において、ＴＦＴ基板１０１の上にはＳｉＮによる下地膜１０２が１５０ｎｍ程度の厚さで形成されている。下地膜１０２の役割はガラスからの不純物がｐｏｌｙ−Ｓｉ層１０７を汚染することを防止することである。下地膜１０２の上にはゲート電極１０３が形成されている。ゲート電極１０３はＭｏ−Ｗ合金等、高融点金属で形成されている。後にａ−Ｓｉをレーザアニールによってｐｏｌｙ−Ｓｉに変換するさいの熱に耐えるためである。

ゲート電極１０３を覆ってＳｉＯ_２によるゲート絶縁膜１０４がＣＶＤによって形成される。ゲート絶縁膜１０４の厚さは２００ｎｍ〜３００ｎｍ程度である。ＳｉＮによる下地膜１０２とＳｉＯ２によるゲート絶縁膜１０４とが共同して、ガラスからの不純物が半導体層を汚染することを防止している。ゲート絶縁膜１０４をはさんでゲート電極１０３の上方にはｐｏｌｙ−Ｓｉ層１０７によるチャネル層が形成されている。ｐｏｌｙ−Ｓｉ層１０７は、当初はａ−Ｓｉとして被着され、その後レーザアニールによってｐｏｌｙ−Ｓｉに変換している。エキシマレーザによるアニールを可能とするためにはｐｏｌｙ−Ｓｉに変換する前のａ−Ｓｉ層１０８の厚さは５０ｎｍ程度である。

ｐｏｌｙ−Ｓｉ層１０７の上にはａ−Ｓｉ層１０８が形成されている。このときのａ−Ｓｉ層１０８の厚さは１５０ｎｍ程度である。ａ−Ｓｉ層１０８は当初はｐｏｌｙ−Ｓｉ層１０７を覆って形成されるが、チャネルエッチング時にｐｏｌｙ−Ｓｉのチャネルに対応する部分からはａ−Ｓｉを除去している。したがって、ｐｏｌｙ−Ｓｉ層１０７のチャネル部にはａ−Ｓｉは存在していない。この点が公知例と大きく異なるところである。

ａ−Ｓｉ層１０８の上にはｎ＋Ｓｉ層１０９が２０ｎｍ〜５０ｎｍの厚さでプラズマＣＶＤによって形成されている。ｎ＋Ｓｉ層１０９はａ−Ｓｉ層１０８とＳＤ電極１１３を形成する金属とでオーミックコンタクトをとるためである。ｎ＋Ｓｉ層１０９は当初はａ−Ｓｉ層１０８を覆って被着されるが、チャネルエッチング時にａ−Ｓｉ層１０８とともに、チャネル層からは除去される。ｎ＋Ｓｉ層１０９を覆ってＳＤ電極１１３が形成される。

ＳＤ電極１１３層はバリアメタル層１１０、Ａｌ層１１１、キャップメタル層１１２の３層から成っている。バリアメタル層１１０およびキャップメタル層１１２はＭｏによって形成されている。ＳＤ電極１１３の電気的な導通は主としてＡｌが担うが、ＭｏはＡｌのヒロック防止、および、ＡｌがＩＴＯ１１９と接触した場合に、Ａｌが酸化されることによる接触不良の防止等のために用いられる。本明細書では以後単にＳＤ電極１１３という場合は、バリアメタル層１１０、Ａｌ層１１１、キャップメタル層１１２を含む層をいうものとする。

ＳＤ電極１１３を含むＴＦＴ全体は厚さ２００ｎｍ程度のＳｉＮによる無機パッシベーション膜１１６で覆われている。ＴＦＴが形成された後、平坦化膜１１７が形成され、その上に画素電極が形成され、さらに配向膜が形成される。その後、配向膜をラビングする際、静電気が発生する。この静電気が固定電荷２００として図１に示すように、チャネルエッチング部１１４のパッシベーション膜１１６にチャージしたと仮定する。図１においては、このチャージした固定電荷２００は正電荷である。

従来例ではチャネルエッチング部１１４にａ−Ｓｉ層１０８が存在しており、このａ−Ｓｉ層１０８に固定電荷２００によって負電荷が誘起された。しかし、本発明においてはチャネルエッチング部１１４の下にはａ−Ｓｉ層１０８は存在していない。ここで、ＴＦＴをＯＦＦするために、ゲート電極１０３に負電位を印加したとする。そうするとｐｏｌｙ−Ｓｉ層１０７には正電荷が誘起される。ｐｏｌｙ−Ｓｉ層１０７はチャネル部においては、厚さが薄く、３０ｎｍ〜５０ｎｍ程度である。

したがって、チャネル部におけるｐｏｌｙ−Ｓｉ層１０７は固定電荷２００よりはゲート電圧の影響を強く受ける。こうして、チャネル層には固定電荷２００による負電荷である電子ではなく、正電荷である正孔が誘起される。正孔はｐ−ｎ接合部分でブロックされるために、ＳＤ電極１１３には電流は流れず、ＴＦＴはＯＦＦする。一方、チャネルエッチング部１１４の両側に存在するａ−Ｓｉ層１０８には固定電荷２００によって負電荷である電子が誘起されるが、この誘起された電子はＳｉＮであるパッシベーション膜１１６によってブロックされて流れることが出来ない。

図２は本発明によるＴＦＴでのゲート電圧とドレイン電流の関係である。図２において、横軸はゲート電圧で、縦軸はドレイン電流である。図２において、ゲート電極１０３にわずかに負の電圧を印加することによってＴＦＴは完全にＯＦＦする。ゲート電圧をさらに負の方向に電圧を上昇させてもドレインにはわずかなリーク電流が流れるのみである。このように、ＴＦＴはゲート電圧によって正常にコントロールされる。

図３および図４は図１に示すＴＦＴを製造するためのプロセスを説明するものである。図４（ａ）において、ガラス基板上に１５０ｎｍ程度の厚さで下地膜１０２を形成し、その上にゲート電極１０３を形成する。ゲート電極１０３はＭｏをスパッタリングによって下地膜１０２上に被着し、フォトリソグラフィによってパターニングして形成する。本実施例のゲート電極１０３はＭｏを使用しているが、ゲート電極１０３は、ＷまたはＭｏ−Ｗ合金等の融点の高い金属であればよい。後にａ−Ｓｉをレーザアニールしてｐｏｌｙ−Ｓｉに変換するときの高温に耐えるためである。その後ＴＥＯＳ（テトラエトキシシラン）を用いたＣＶＤによってＳｉＯ２膜によるゲート絶縁膜１０４を２００ｎｍ〜３００ｎｍの厚さに形成する。ゲート絶縁膜１０４上にａ−Ｓｉ膜１０９１を被着する。

図３（ｂ）において、ａ−Ｓｉ膜１０９１にエキシマレーザを照射することによってａ−Ｓｉをｐｏｌｙ−Ｓｉに変換する。エキシマレーザによるａ−Ｓｉのアニールは５０ｎｍ程度が限度であるので、このようにして出来たｐｏｌｙ−Ｓｉ層１０７は５０ｎｍ程度である。ただし、本発明では、後に述べるように、チャネルエッチング時に、ｐｏｌｙ−Ｓｉの一部もエッチングされるために、チャネル層のｐｏｌｙ−Ｓｉ層１０７はできるだけ厚いほうが良い。チャネルエッチングの精度との兼ね合いでより厚膜のアニールが可能なレーザを使用する場合もある。その後、図３（ｃ）に示すように、フォトリソグラフィによってｐｏｌｙ−Ｓｉ層１０７をパンターニングしてｐｏｌｙ−Ｓｉによるチャネル層を形成する。

次に、図３（ｄ）に示すように、ｐｏｌｙ−Ｓｉ層１０７を覆ってａ−Ｓｉ層１０８をＣＶＤによって１５０ｎｍ程度の厚さに被着する。このときのａ−Ｓｉ層１０８は１５０ｎｍ程度である。その後ａ−Ｓｉ層１０８をフォトリソグラフィによってパンターニングし、ｐｏｌｙ−Ｓｉ層１０７の上部に残す。その後リンをドープしたｎ＋Ｓｉ層１０９をｐｏｌｙ−Ｓｉ層１０７及びａ−Ｓｉ層１０８を覆って２０ｎｍ〜５０ｎｍ程度被着する。ｎ＋Ｓｉ層１０９はａ−Ｓｉ層１０８とＳＤ電極１１３とのオーミックコンタクトを形成するためである。

ｎ＋Ｓｉ層１０９の上にはＳＤ電極１１３を被着する。ＳＤ電極１１３は３層構造となっており、スパッタリングによって被着される。ＳＤ電極１１３層は３０ｎｍ〜１００ｎｍのバリアメタル層１１０、３００ｎｍ〜５００ｎｍのＡｌ層１１１、３０ｎｍ〜１００ｎｍキャップメタル層１１２の３層から成っている。バリアメタル層１１０およびキャップメタル層１１２はＭｏによって形成されている。ＳＤ電極１１３の電気的な導通は主としてＡｌが担うが、ＭｏはＡｌのヒロック防止、および、ＡｌがＩＴＯ１１９と接触した場合に、Ａｌが酸化されることによる接触不良の防止等のために用いられる。さらに、バリアメタルおよびキャップメタルはＡｌが他の層に拡散することを防止する。

その後、図４（ｇ）に示すように、ＳＤ電極１１３層をフォトリソグラフィによってパターニングし、必要な部分だけにＳＤ電極１１３を残す。さらに、図４（ｈ）に示すように、このＳＤ電極１１３をレジストとしてｎ＋Ｓｉ層１０９のドライエッチングを行いチャネル層からｎ＋Ｓｉ層１０９を除去する。このｎ＋Ｓｉ層１０９を完全に除去するために、従来構造ではａ−Ｓｉ層１０８の上部も同時に除去していたが、一部はｐｏｌｙ−Ｓｉ上に残されていた。

そうすると先に述べたように、製造プロセスにおいて、パッシベーション膜１１６に固定電荷２００が蓄積されるとチャンネルに固定電荷２００による電荷が誘起され、ＴＦＴがＯＦＦしないという現象を生ずる。本発明ではこの現象を対策するために、図４（ｉ）に示すように、ドライエッチングによってａ−Ｓｉ層１０８をチャネル部から完全に除去している。このとき、ａ−Ｓｉを完全に除去するためには、ｐｏｌｙ−Ｓｉ層１０７までエッチングする必要がある。したがって、ｐｏｌｙ−Ｓｉ層１０７の厚さは３０ｎｍ〜５０ｎｍ程度となる。このときのエッチング量はエッチング時間によって制御される。

その後図４（ｊ）に示すように、ＴＦＴ全体を樹脂である平坦化膜１１７によって覆う。平坦化膜１１７の厚さは２μｍ程度であり、画素電極が被着される面を平坦にする。平坦化膜１１７は感光性の樹脂を用いており、コンタクトホールの形成にはレジストを必要としない。コンタクトホールを形成後、ＩＴＯ１１９をスパッタリングによって５０ｎｍ〜１５０ｎｍの厚さに成膜する。その後フォトリソグラフィによって画素電極を形成する。

その後図示しない配向膜を画素電極および平坦化膜１１７の上にコーティングし、液晶の配向方向を決めるために配向膜をラビングする。このラビング時に静電気が発生して、樹脂である平坦化膜１１７に固定電荷２００が蓄積される場合がある。しかし、平坦化膜１１７に固定電荷２００が蓄積されたとしても本実施例ではａ−Ｓｉ層１０８はチャンネル部には存在していないので、ａ−Ｓｉ層１０８に電荷が誘起されることは無い。また、ｐｏｌｙ−Ｓｉ層１０７は３０ｎｍ〜５０ｎｍと薄いために、ｐｏｌｙ−Ｓｉ層１０７に誘起される電荷はゲート電極１０３による影響が支配的となる。このため、ＴＦＴの動作はゲート電圧によって正常に制御されることになる。

本実施例のＴＦＴは駆動回路に使用して表示領域はａ−ＳｉをチャネルとしたＴＦＴを用いることも出来る。しかし、本実施例によるｐｏｌｙ−ＳｉをチャネルとしたＴＦＴはＯＮ状態ではキャリアの移動度が高く、ＯＦＦしている時はリーク電流を非常に小さく出来るので、表示領域、駆動回路を問わず使用することも出来る。

従来技術の問題点としてｐｏｌｙ−Ｓｉ層１０７とＳＤ電極１１３が直接接するとＴＦＴがＯＦＦしなくなる現象がある。この問題点を解決するために、実施例１では、ｎ＋Ｓｉ層１０９をａ−Ｓｉ層１０８とＳＤ電極１１３の間のみでなく、サイドにおいてもｐｏｌｙ−Ｓｉ層１０７とＳＤ電極１１３の間に配置している。本実施例では、ゲート電圧に負の電圧を印加したときに、ＴＦＴがＯＦＦしなくなる現象をより確実に防止するために、ｐｏｌｙ−Ｓｉのサイドにもａ−Ｓｉ層１０８を形成している。この構成を図５に示す。

図５において、ｐｏｌｙ−Ｓｉ層１０７のサイドにおいて、ｎ＋Ｓｉ層１０９とｐｏｌｙ−Ｓｉ層１０７の間にはａ−Ｓｉ層１０８が形成されている。ここで、ゲート電極１０３に負の電圧を印加するとｐｏｌｙ−Ｓｉ層１０７のチャネル部には正電荷であるホールが誘起される。このホールが横方向に移動してＳＤ電極１１３に流れようとした場合、ａ−Ｓｉ層１０８を通らなければならない。しかし、ａ−Ｓｉ層１０８にはホールはほとんど存在することが出来ないために、ホールはａ−Ｓｉ層１０８を通ってｎ＋Ｓｉ層１０９あるいはＳＤ電極１１３に到達することができない。したがって、ＴＦＴのＯＦＦ時に電流が流れる現象を防止することが出来る。本実施例では、ＴＦＴがＯＦＦしたときのリーク電流を、ａ−Ｓｉ層１０８で防止すると同時に、ｎ＋Ｓｉ層１０９とａ−Ｓｉ層１０８との間の空乏層によって防止している。

このような構成であっても、本発明の要点である、チャネル部からａ−Ｓｉ層１０８を除去することによって固定電荷２００によるＴＦＴのリーク電流を防止できることは実施例１と同様である。すなわち、図５に示すように、チャネル部にはａ−Ｓｉ層１０８は存在していない。ｐｏｌｙ−Ｓｉ層１０７によるチャネル部に対する影響はゲート電圧の影響が支配的となるので、固定電荷２００によるチャネル層への影響は抑止され、ＴＦＴはゲート電極１０３によって正常に制御される。また、チャネル層のサイドに位置するａ−Ｓｉ層１０８に誘起される電荷はＳｉＮであるパッシベーション膜１１６によってブロックされてリーク電流に寄与しないことは実施例１と同様である。

図６および図７は本実施例の構成を与える製造フローである。図６（ａ）から図６（ｄ）までは実施例１と同様なプロセスである。図６（ｅ）において、ａ−Ｓｉ層１０８はｐｏｌｙ−Ｓｉ層１０７全体を覆うように、ｐｏｌｙ−Ｓｉ層１０７よりも大きく形成される。すなわち、ｐｏｌｙ−Ｓｉのサイドまで、ａ−Ｓｉ層１０８によって覆われている。その後、図６（ｆ）に示すように、ａ−Ｓｉ層１０８を覆ってｎ＋Ｓｉ層１０９を形成し、ＳＤ電極１１３を形成する。ｎ＋Ｓｉ層１０９およびＳＤ電極１１３の形成方法は実施例１と同様である。

フォトリソグラフィによってＳＤ電極１１３を形成したあと、図７（ｇ）、図７（ｈ）、図７（ｉ）に示すように、ＳＤ電極１１３をマスクとしてドライエッチングによってチャネルエッチングを行なう。チャネルエッチングはｎ＋Ｓｉ層１０９、ａ−Ｓｉ層１０８を全てエッチングによって除去する。ａ−Ｓｉ層１０８を完全に除去するために、ｐｏｌｙ−Ｓｉ層１０７の一部もエッチングされる。ｐｏｌｙ−Ｓｉ層１０７のエッチング量はエッチング時間の制御によってコントロールする。

以上述べたように、本実施例によれば、固定電荷２００によって、チャネル層に誘起される制御不能な電荷を抑制できるとともに、ｐｏｌｙ−Ｓｉ層１０７のサイドにおいてＳＤ電極１１３とｐｏｌｙ−Ｓｉ層１０７が導通することを確実に防止することが出来る。本実施例のＴＦＴは駆動回路に使用して、表示領域にはａ−ＳｉをチャネルとしたＴＦＴを用いることも出来る。しかし、本実施例によるｐｏｌｙ−ＳｉをチャネルとしたＴＦＴはＯＮ状態ではキャリアの移動度が高く、ＯＦＦしている時はリーク電流を非常に小さく出来るので、表示領域、駆動回路を問わず使用することも出来る。

以上は液晶表示装置を例にとって説明した。しかし、表示領域の画素用ＴＦＴと表示領域の周辺に形成された駆動回路用のＴＦＴをボトムゲートで製作することによってプロセスを簡略化して、駆動回路を内蔵した表示装置を実現したいという要求は液晶表示装置に限らない。例えば、有機ＥＬ表示装置でも画素部のＴＦＴと周辺回路部のＴＦＴをボトムゲートで製造することによってＴＦＴの製造プロセスを簡略化することが出来る。そして、駆動回路用ＴＦＴに対して本発明を適用することが出来ることは言うまでもない。

ここで、有機ＥＬ表示装置では液晶表示装置の場合の画素電極に対応するものとして、複数層から成る有機ＥＬ層が対応し、有機ＥＬ層を駆動するためのＴＦＴは画素部に複数形成されている。この画素部のＴＦＴをａ−Ｓｉ層１０８をチャネルとしたＴＦＴによって形成することが出来る。一方、表示領域の周辺に形成された駆動回路用のＴＦＴに対しては、実施例１から実施例２に説明したような、チャネル部にｐｏｌｙ−Ｓｉ層１０７を用いるボトムゲート型のＴＦＴを用いることが出来る。

さらに、本発明によるｐｏｌｙ−ＳｉをチャネルとしたボトムゲートタイプのＴＦＴはＯＮ状態ではキャリアの移動度が高く、ＯＦＦしている時はリーク電流を非常に小さく出来るので、有機ＥＬ表示装置の場合においても、表示領域、駆動回路を問わず使用することが出来る。

本発明のＴＦＴの構造図である。 本発明のＴＦＴのゲート電圧―ドレイン電流特性である。 実施例１のプロセス図のである。 実施例１のプロセス図である。 実施例２のＴＦＴの構造図である。 実施例２のプロセス図である。 実施例２のプロセス図である。 従来例のＴＦＴの構造図である。 ＴＦＴのゲート電圧―ドレイン電流特性の比較図である。 従来例のＴＦＴの問題点の一つを示す図である。 本発明が解決する課題を示す図である。 従来例のＴＦＴのゲート電圧―ドレイン電流特性である。

符号の説明

１０１…ＴＦＴ基板、 １０２…下地膜、 １０３…ゲート電極、 １０４…ゲート絶縁膜、 １０６…固体レーザ、 １０７…ｐｏｌｙ−Ｓｉ層、 １０８…ａ−Ｓｉ層、 １０９…ｎ＋Ｓｉ層、 １１０…バリアメタル層、 １１１…Ａｌ層、 １１２…キャップメタル層、 １１３…ＳＤ電極、 １１４…チャネルエッチング部、 １１６…パッシベーション膜、 １１７…平坦化膜、 １１９…ＩＴＯ、 ２００…固定電荷。

Claims (15)

1. 画素電極と画素用ＴＦＴがマトリクス状に形成された表示領域と、前記表示領域の周辺に駆動回路用ＴＦＴを含む駆動回路が形成された表示装置であって、
   前記駆動回路用ＴＦＴはゲート電極を覆ってゲート絶縁膜が形成され、前記ゲート絶縁膜の上にはｐｏｌｙ−Ｓｉ層が形成され、前記ｐｏｌｙ−Ｓｉ層の上にはａ−Ｓｉ層が形成され、前記ａ−Ｓｉ層の上にはｎ＋Ｓｉ層が形成され、前記ｎ＋Ｓｉ層の上にはソース／ドレイン電極が形成れている構成であり、
   前記駆動回路用ＴＦＴのチャネル部はｐｏｌｙ−Ｓｉで形成され、ａ−Ｓｉは存在していないことを特徴とする表示装置。
2. 前記ｐｏｌｙ−Ｓｉ層はａ−Ｓｉ層をレーザアニールすることによって形成されていることを特徴とする請求項１に記載の表示装置。
3. 前記駆動回路用ＴＦＴのゲート電極はＭｏまたはＷ、または、Ｍｏ―Ｗ合金で形成されていることを特徴とする請求項１に記載の表示装置。
4. 前記ソース／ドレイン電極に下にはｎ＋Ｓｉ層、ａ−Ｓｉ層が存在していることを特徴とする請求項１に記載の表示装置。
5. 前記チャネル部のｐｏｌｙ−Ｓｉ層は前記チャネル層以外のｐｏｌｙ−Ｓｉ層よりも厚さが小さいことを特徴とする請求項１に記載の表示装置。
6. 前記駆動回路用ＴＦＴと前記画素用ＴＦＴは同一構成であることを特徴とする請求項１に記載の表示装置。
7. 前記ｐｏｌｙ−Ｓｉ層のチャネル部の厚さは３０ｎｍ〜５０ｎｍであることを特徴とする請求項１に記載の表示装置。
8. 画素電極と画素用ＴＦＴがマトリクス状に形成された表示領域と、前記表示領域の周辺に駆動回路用ＴＦＴを含む駆動回路が形成された表示装置であって、
   前記駆動回路用ＴＦＴはゲート電極を覆ってゲート絶縁膜が形成され、前記ゲート絶縁膜の上にはｐｏｌｙ−Ｓｉ層が形成され、前記ｐｏｌｙ−Ｓｉ層の上にはａ−Ｓｉ層が形成され、前記ａ−Ｓｉ層の上にはｎ＋Ｓｉ層が形成され、前記ｎ＋Ｓｉ層の上にはソース／ドレイン電極が形成れている構成であり、
   前記駆動回路用ＴＦＴのチャネル部においては、ｎ＋Ｓｉ層、前記ａ−Ｓｉ層は前記ＳＤ層をマスクとしたドライエッチングによって除去されており、前記チャネル部はｐｏｌｙ−Ｓｉ層で形成され、ａ−Ｓｉ層は存在していないことを特徴とする表示装置。
9. 前記ｐｏｌｙ−Ｓｉ層の一部はドライエッチングされていることを特徴とする請求項８に記載の表示装置。
10. 画素電極と画素用ＴＦＴがマトリクス状に形成された表示領域と、前記表示領域の周辺に駆動回路用ＴＦＴを含む駆動回路が形成された表示装置であって、
    前記駆動回路用ＴＦＴはゲート電極を覆ってゲート絶縁膜が形成され、前記ゲート絶縁膜の上にはｐｏｌｙ−Ｓｉ層が形成され、前記ｐｏｌｙ−Ｓｉ層の上にはａ−Ｓｉ層が形成され、前記ａ−Ｓｉ層の上にはｎ＋Ｓｉ層が形成され、前記ｎ＋Ｓｉ層の上にはソース／ドレイン電極が形成れている構成であり、
    前記ｐｏｌｙ−Ｓｉ層の側部と前記ＳＤ層との間には前記ａ−Ｓｉ層と前記ｎ＋Ｓｉ層が存在していることを特徴とする表示装置。
11. 前記ｐｏｌｙ−Ｓｉ層はａ−Ｓｉ層をレーザアニールすることによって形成されていることを特徴とする請求項１０に記載の表示装置。
12. 前記駆動回路用ＴＦＴのゲート電極はＭｏまたはＷ、または、Ｍｏ―Ｗ合金で形成されていることを特徴とする請求項９に記載の表示装置。
13. 前記ソース／ドレイン電極に下にはｎ＋Ｓｉ層、ａ−Ｓｉ層が存在していることを特徴とする請求項１０に記載の表示装置。
14. 前記チャネル部のｐｏｌｙ−Ｓｉ層は前記チャネル層以外のｐｏｌｙ−Ｓｉ層よりも厚さが小さいことを特徴とする請求項１０に記載の表示装置。
15. 前記駆動回路用ＴＦＴと前記画素用ＴＦＴは同一構成であることを特徴とする請求項１０に記載の表示装置。

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