JP2009094210A - 半導体装置 - Google Patents

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Abstract

【課題】通常のシリコン・プロセスを用いて容易に形成可能な方法によって、シリコンなどの基板上に、シリコンやそれに順ずるゲルマニウムなどのIV族半導体を基本構成要素としたシリコン・レーザー素子及びその製造方法を提供する事にある。
【解決手段】電子を注入する第１の電極部と、正孔を注入する第２の電極部と、第１の電極部及び第２の電極部と電気的に接続された発光部を備え、発光部を単結晶のシリコンとし、発光部が第１の面（上面）と第１の面に対向する第２の面（下面）を有し、第１及び第２の面の面方位を（１００）面とし、第１及び第２の面に直交する方向の発光部の厚さを薄くし、発光部の近傍に配置された、第1の誘電体から構成される導波路と、第１及び第２の誘電体を交互に隣接させる事によって形成したミラーを有する極薄シリコン・レーザーである。
【選択図】図１Ｒ

Description

本発明はシリコンを用いた発光素子に関するものであり、特に、極薄シリコンを用いたレーザーに関する。
インターネット産業を支えるブロード・バンド・ネットワークでは、光通信が採用されている。この光通信における光の送受信には、III-V族やII-VI族などの化合物半導体を用いたレーザーが使用されている。
化合物半導体レーザーには、様々な構造が提唱されているが、ダブル・ヘテロ構造が一般的である。ダブル・ヘテロ構造は、２種類の異なる化合物半導体を用いて、バンド・ギャップの小さい化合物半導体をバンド・ギャップの大きい化合物半導体で挟んだ構造をしている。ダブル・ヘテロ構造を作製するには、基板上に導電型がn型、ドーピングしていないi型、そしてp型の各化合物半導体を連続的にエピタキシャル成長させ、垂直方向に積層する。その際、間に挟まれているドーピングしていないi型の化合物半導体のバンド構造に注意をする必要があり、n型とp型の各化合物半導体よりもバンドギャップが小さく、i型の伝導帯レベルがn型の伝導帯レベルよりも低く、i型の価電子帯レベルがp型の価電子レベルよりも高いことが重要である。つまり、電子及び正孔がともに、i型の領域に閉じ込められる構造となっている。そのため、電子と正孔が同じ領域にいやすくなるため、電子と正孔が衝突して対消滅する確率が高まり、結果として、発光効率をあげる事ができる。また、屈折率はバンド・ギャップが小さくなるほど大きくなる傾向があるため、i型の化合物半導体の屈折率がn型やp型の各化合物半導体の屈折率よりも小さい材料を選ぶ事によって、光もi型の化合物半導体に閉じ込められることになる。閉じ込められた光は、反転分布をつくっている電子と正孔の再結合を効率よく誘導するため、レーザー発振することにつながる。
このように効率よく発光する化合物半導体を用いた光通信によって、長距離情報通信が瞬時の間に大量に行われている。すなわち、情報処理や記憶はシリコンを基幹としたLSI上で行われており、情報の送信は化合物半導体を基幹としたレーザーによって行われている。
シリコンを高効率で発光させる事ができれば、シリコン・チップ上に電子デバイスと発光素子をともに集積化させる事ができるため、その産業的価値は甚大である。そこで、シリコンを発光させるという研究は膨大に行われている。
しかしながら、シリコンを高効率に発光させる事は難しい。それは、シリコンが間接遷移型のバンド構造を有しているからである。間接遷移型のバンド構造とは、伝導帯のエネルギーが最低になる運動量または価電子帯のエネルギーが最低になる運動量のどちらか０でないバンド構造を指す。シリコンの場合には、価電子帯の最小エネルギー点は、運動量が０になるΓ点であるが、伝導帯の最小エネルギー点はΓ点にはなくΓ点とＸ点の間にあり、より具体的には、格子定数をaとして、k0=0.85*π/aと定義するならば、(0、0、±k0)、(0、±k0、0)、(±k0、0、0)の６点に縮退して存在する。
これに対して、化合物半導体の多くは、伝導帯も価電子帯もΓ点に最小エネルギー点があるため直接遷移型の半導体と呼ばれる。
次に、何故、間接遷移型の半導体では発光効率が悪く、直接遷移型の半導体では発光効率が良いか説明する。
上述のように、半導体素子で発光させるためには、電子と正孔が衝突して対消滅し、両者のエネルギーの差を光として抽出しなければならない。その際、エネルギーと運動量の保存則が共に満足されていなければならない。電子は伝導帯の中にエネルギー準位をもっており、正孔は価電子帯の中で電子がいない部分のエネルギー準位をもっている。両者の差が光の持っているエネルギーになり、エネルギーによって波長が異なるため、伝導帯と価電子帯のエネルギー差、すなわちバンドギャップの大きさが光の波長、すなわち色を決める事になる。こうして考えると、エネルギーの保存則が成立する事に格段の困難さは見いだせられない。
一方、発光には電子と正孔の衝突現象が関与するため、運動量も保存されなければならない。微視的な世界を支配する法則である量子力学によると、電子、正孔、光子（光の量子）は共に、波でもあるが粒子として散乱されるため、運動量の保存則が成立する。運動量とは、定性的には、衝突の際に粒子をどの位の勢いで弾き飛ばすかという事を定量化する尺度である。光の分散関係（ω=ck、 ここでωは光の角振動数、cは高速、kは光子の運動量）やエネルギーから、結晶中の光子の運動量を見積もるとほとんどゼロとなる事がわかる。これは、光が衝突する事によって物質を弾き飛ばすという現象があるとしても、それによって物質が散乱される影響は非常に少ないという事を意味しており、我々の直感とも一致する。
一方、正孔もエネルギーの最小点がΓ点にあるため、ほとんど運動量を有していない。しかしながら、間接遷移型の半導体であるシリコン中では、電子がΓ点にほとんど存在せず、X点付近のエネルギー最小点に存在するため、大きさでk0=0．85*π/aもの大きな運動量を有している。
従って、シリコン中では、単純に電子と正孔が衝突する課程では、運動量保存則とエネルギー保存則を同時に満足させる事ができない。そこで、結晶中の光子振動の量子であるフォノンを吸収または放出するなどして、運動量保存則とエネルギー保存則をなんとか同時に満足できた電子・正孔対のみが光に変換されることになる。このような過程は、物理的に存在しないわけではないが、電子・正孔・光子・フォノンが同時に衝突するような高次の散乱課程であるため、そのような現象がおこる確率は少ない。従って、間接遷移型の半導体であるシリコンは極めて発光効率が悪いということが知られている。
これに対して、直接遷移型の化合物半導体の多くは、伝導帯も価電子帯もΓ点にエネルギーの最小点が存在するため、運動量の保存則とエネルギーの保存則を共に満たす事ができる。従って、化合物半導体では発光効率が高い。
非特許文献1には、発光効率の高い化合物半導体を用いたレーザーを化合物半導体で作られたバイポーラ・トランジスタで駆動するトランジスタ・レーザー素子が報告されている。
上述したようにバルクの状態では極めて発光効率が悪いシリコンであるが、ポーラス状態、あるいは、ナノ粒子状態にすることで発光効率が上がる事が知られている。
たとえば、非特許文献２では、フッ酸溶液中で陽極酸化したシリコンがポーラス状態になることによって、室温でなおかつ可視光波長帯で発光することが報告されている。そのメカニズムに関しては、完全には解明されていないものの、多孔質の形成によって、狭い領域に閉じ込められたシリコンが存在するために生ずる量子サイズ効果が重要ではないかと考えられている。サイズの小さいシリコン中では、電子の位置がその領域内に閉じ込められるため、量子力学の不確定性原理により、逆に運動量が定まらなくなるため、電子と正孔の再結合が生じやすくなっているのではないかと考えられている。
シリコンを用いた別の方法として、たとえば非特許文献３には、Si基板に形成されたpn接合中にErイオンを注入する事によって、発光素子となる発光ダイオード(Light Emitting Diode)をつくることができたと記載されている。ErイオンをSi基板中に注入すると、Erが不純物準位をつくり、不純物準位は空間的に局在した準位であるため、Siの伝導帯にある電子がErイオンのつくる不純物準位に捕獲されると運動量は実効的にゼロとなり、価電子帯の正孔と再結合ができるようになり発光すると考えられる。Erイオンを介在した発光は、1.54μmの波長であるため、周囲のシリコンに吸収されること無く光を伝搬させることができる。また既存の光ファイバーを用いた場合に損失が少なくなる波長でもあるため、将来の技術革新によって、Erイオンを用いたSiベースのLEDが実用化された場合にも、既存の光ファイバー網を利用する事ができるため、大規模な設備投資を必要する事が無いのではないかと、期待されている。
さらに、シリコンを用いた別の方法として、たとえば非特許文献４や非特許文献５には、上述の量子サイズ効果とErイオンのアイディアを組み合わせて、シリコン・ナノ粒子中にErイオンを注入する事によって、効率を上げて発光させる事ができたと記載されている。
シリコンチップ内またはチップ間を導波路などを用いて接続し、光を用いて高速に情報通信を行うためには、単にLEDとして発光するだけでは不十分で、単色性・直進性・可干渉性に優れ、強度や位相を高速に変調可能なレーザー・ダイオード(LD)を作成する必要がある。
LDを作成するためには、pnダイオードなどから構成される光源、導波路、ミラー、を組合わせる必要がある。
たとえば、特許文献１（特開2004-319668）には、希土類元素を添加したpn接合に、導波路型回折格子を組合わせる事によって、レーザー発振させるための構造が開示されている。この素子では、希土類元素からの発光を用いる事が特徴になっている。
また、特許文献２（特表2002-536850）には、シリコンを用いた発光ダイオードと基板に垂直な方向に積層した膜のミラーを組合わせる事によって、レーザー発振させる構造が開示されている。この素子では、発光部のpn接合が基板に垂直な方向に形成されている事が特徴になっている。
しかしながら、上述のように、シリコンを光源のための主たる材料として用いた場合、発光効率が十分でないため、レーザー発振させる事が難しい。
そこで、シリコン・チップ上にLDを形成する方法として、たとえば非特許文献6には、光源としての化合物半導体と導波路とミラーを合せた共振器をシリコンで作る方法が発表されている。この素子は、光源として化合物半導体を用い、共振器としてシリコンを用いたハイブリッド構造になっており、シリコンに閉じ込められた光のエバネッセント的なしみ出しがゲイン媒体となっている化合物半導体と重なる事でレーザー発振させることを特徴としている。
特開2004-319668号公報 特表2002-536850号公報 R. Chan、 M. Feng、 N. Holonyak、 Jr.、 A. James、 and G. Walter、 アプライド・フィジックス・レターズ(Appl. Phys. Lett.)、 2006年、 88巻、 pp. 143508-1〜143508-3 L. T. Canham、 アプライド・フィジックス・レターズ(Appl. Phys. Lett.)、 1990年、 57巻、 pp. 1046〜1048 S. Coffa、 G. Franzo、 and F. Priolo、 アプライド・フィジックス・レターズ(Appl. Phys. Lett.)、 1996年、 69巻、 pp. 2077〜2079 F. Iacona、 G. Franzo、 E. C. Moreira、 and F. Priolo、 ジャーナル・オブ・アプライド・フィジックス(J. Appl. Phys.)、 2001年、 89巻、 pp. 8354〜8356 S. Coffa、 アイ・イー・イー・イー スペクトラム(IEEE Spectrum)、 2005年、 Oct.、 pp.44〜49 A. W. Fang、 H. Park、 R. Jones、 O. Cohen、 M. J. Paniccia、 J. E. Bowers、 アイ・イー・イー・イー フォトニクス テクノロジー レターズ (Photonics Technology Letters)、 2006年、 18巻、 pp. 1143〜1145
上述のように、長距離の情報通信は光通信によって行われているが、そのための光素子には化合物半導体が使われている。化合物半導体でつくられたレーザーは効率が極めてよいが、高価な材料であるということと、材料が複数の元素からなっており制御が難しいということから集積化が進んでいないという問題がある。これは、たとえば、ひとつのレーザーや受光素子を化合物半導体で作った時の歩留りが７０%であったとすると、２つ組み合わせるだけで50%になってしまうという問題である。光集積回路（OptoElectronic IC、 OEICと略）という言葉は存在するが、化合物半導体を用いた光素子の場合には、OEICの実現は、現実的には困難である。
一方で、シリコンを用いたLSIの場合、最先端の微細加工を施した製品の場合、すでに一億個を超えるような電界効果型トランジスタ（Metal-Insulator-Semiconductor Field-Effect-Transistor）が集積化され、製品として大量生産されている。つまり、シリコンを用いた素子の場合は、高品質の単結晶シリコン基板が容易に入手可能なことから、ほぼ１００％に近い歩留りで複数の素子を作ることができるため、同じチップ上に大量の素子が集積化されていても、チップとしての歩留りを経済的にも現実的なレベルまで上げることが可能になっている。従って、シリコンやそれに順ずるゲルマニウムなどのIV族半導体を基準とした効率の高い発光素子を実現したいという課題がある。
従来技術では、シリコンを発光させるために、シリコンの伝導帯のバンド構造をバルクのバンド構造と変えて、不確定性原理によって、運動量をk0の点から離すためには、量子サイズ効果によって、シリコンを多孔質状態か、または、ナノ粒子状態などにすれば良いと考えられていた。しかしながら、たとえば、ナノ粒子のような構造のシリコンを形成すると、シリコン表面は極めて酸化されやすいという特徴から、シリコン・ナノ粒子の表面が酸化されて、表面に二酸化シリコンが形成されるという問題がある。二酸化シリコンはバンドギャップが極めて大きい絶縁体であるため、表面に二酸化シリコンが形成されると効率よく電子や正孔を注入することができないという問題が生じる。
従って、従来のシリコン発光素子では、フォトルミネッセンスでは高い強度が得られたとしても、エレクトロルミネッセンスでは極めて効率が落ちてしまうという問題が生じる。また、発光の際には、発光層となる物質の結晶性が重要になるが、ＣＶＤ（Chemical Vapor Deposition）法で形成したナノ粒子や陽極酸化によって表面に不規則かつ多量の穴を開けた構造では、単結晶と比べて結晶性が悪くなるという問題がある。結晶性が悪いと欠陥準位を介した発光が発生するという事態が生ずるが、欠陥を利用した発光では、効率が悪いため、情報通信などの実用に耐える素子は作製できないという問題がある。
上述のように、ポーラスシリコンやナノ粒子やErドープなど、様々な技術によってシリコンを発光させるという努力は行われているが、発光効率は実用レベルまで高くないという課題がある。
また、従来のシリコン発光素子では、ポーラス状態にしたり、ナノ粒子を用いたりするため、通常のCMOS(Complementary Metal-Oxide-Semiconductor)技術と両立させて高密度に集積化させるのが困難であるという問題がある。発光デバイスを従来の電子デバイスであるLSIと同一チップ上に集積化させるためには、従来のシリコン・プロセスに整合するプロセスを用いて発光素子を作製したいという課題がある。
また、シリコン基板上での発光素子を用いて、チップ間またはチップ内の情報通信を行うためには、単なるLEDではなく、指向性及び単色性が強い発光素子とするため、レーザー発振を実現してレーザー・ダイオードを実現したいという課題がある。
本発明は、上記従来の課題を鑑みてなされたものであり、その目的は、通常のシリコン・プロセスを用いて容易に形成可能な方法によって、シリコンなどの基板上に、シリコンやそれに順ずるゲルマニウムなどのIV族半導体を基本構成要素としたシリコン・レーザー素子及びその製造方法を提供する事にある。
本発明において開示される発明のうち、代表的なものの概要を簡単に説明すすれば、以下のとおりである。
本発明による発光素子は、電子を注入する第１の電極部と、正孔を注入する第２の電極部と、第１の電極部及び第２の電極部と電気的に接続された発光部を備え、発光部を単結晶のシリコンとし、発光部が第１の面（上面）と第１の面に対向する第２の面（下面）を有し、第１及び第２の面の面方位を（１００）面とし、第１及び第２の面に直交する方向の発光部の厚さを薄くし、発光部の近傍に配置された、第1の誘電体から構成される導波路と、第１及び第２の誘電体を交互に隣接させる事によって形成したミラーを有する事を特徴とする極薄シリコン・レーザーである。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
本発明によれば、シリコンなどの基板上に通常のシリコン・プロセスを用いて容易に形成可能なシリコンレーザーを安価に提供する事ができる。
以下、本発明の実施例を図面に基づいて詳細に説明する。なお、実施例を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、本実施例で紹介する方法以外にも、材料や製造工程の組合せを変える等、多くの変更が可能である事は言うまでもない。
まず、本発明の元になるシリコンやそれに順ずるゲルマニウムなどのIV族半導体を効率良く光らせるための原理について述べる。
シリコンなどの間接遷移型の半導体では、電子の多くは、運動量空間で、運動量ゼロとなるΓ点から遠く離れた点にいる確率が圧倒的に高いため、非常に大きい運動量を持って動いている。このため、電子と正孔が衝突した際に運動量の保存則を満たす事ができないため、光を放出して再結合するプロセスが禁止されている。
本発明は、このz方向の厚さであるtが非常に小さい極薄膜の場合、量子閉じ込め効果によって、バルクでは間接遷移型の半導体が、実効的に直接遷移型に変わるという事を基本原理として使う。
極薄の単結晶シリコン膜などに代表される極めて狭い領域に電子を閉じ込めた場合、バルクの電子状態では、伝導帯の電子がΓ点に存在しないシリコンような物質であったとしても、実効的に薄膜に垂直方向には運動しない事がわかる。これは、定性的には、薄膜に垂直な方向がなくなるため、電子が薄膜に垂直な方向には動けなくなるという極めて当然の事を示している。つまり、バルクでは高速に結晶中を動いていたとしても、薄膜では、そもそも動くべき方向がなくなってしまうため、電子は止まらざるを得ないという事を意味する。
つまり、電子を閉じ込めることによって、電子は自由に動けなくなるわけであるから実効的に電子がΓ点に存在するとみなせるようになり、同じくΓ点に存在するため運動量の小さい正孔と衝突した際、やはり運動量の小さい光を運動量とエネルギーの保存則を破ることなく、放出する事ができるわけである。運動量とは、粒子が別の粒子に衝突した際に、どの位の衝撃で粒子を散乱するかという尺度である。我々は、電子を狭い領域に閉じ込める事によって、電子を動けなくするようにすれば、電子の運動量が失われるという事に気付いた。電子の運動量が小さくなれば、従来の方法では、難しかった散乱の際の運動量の保存則を満たす事ができるようになるため、シリコンなどのＩＶ族半導体であっても効率よく光るようになる。
また、本発明では、電子及び正孔の注入方法も工夫している。従来のポーラス・シリコンやシリコン・ナノ粒子からの発光では、発光中心となる隣接するシリコン・ナノ粒子やシリコン細線の間に二酸化シリコン絶縁膜が存在するため、効率よく電子を注入する事ができなかった。本発明では、単一の単結晶シリコン膜を用いており、それを直接電極へとつなげるため、二酸化シリコン絶縁膜によってキャリアの注入を抑制される事無く、効率よく電気的に発光させる事が可能である。
また、本発明の代表的な作成方法では、極薄シリコン膜の作製方法において、酸化プロセスを用いる事によって、基板上に制御性良く、均一な膜を形成する事ができた。シリコンプロセスにおける酸化プロセスは、最も制御性が高い製造プロセスであるため、これを利用する事によって、均一な極薄膜が形成できた。これは、従来のシリコン発光素子の形成方法とは全く逆で、従来は、CVD法などで、シリコンのナノ粒子を原子レベルから少しずつ大きくし、数nmまで制御していたのに対し、本発明では、もともと結晶性のよいSOI（Silicon On Insulator）などの単結晶シリコンが形成されている基板から素子の製造工程を開始し、極限まで制御よく薄くするという形成プロセスを用いた。また、従来のCVD法によるナノ粒子の形成では、結晶の面方位を一様にそろえる事ができなかった。これは、自然に自己組織的にナノ粒子を形成しているため制御するのが極めて困難である事を意味している。
これに対して、本発明に基づく極薄シリコン膜による発光素子では、もともと面方位のそろっている単結晶のシリコン基板を用いているため、極めて制御性良く、完全に表面の面方位を規定することが可能である。キャリアを閉じ込めた時に、伝導帯及び価電子帯のエネルギー最小点が運動量ゼロになるように面方位を設計するべきであることは上述の説明の通りである。
シリコンを高効率に発光させるためには、(100)面を表面とし、シリコンの膜厚を薄くすることによって、実効的にエネルギーの谷をΓ点とする事ができる。これは、シリコンのバルクにおけるバンド構造では、伝導帯底がX点付近に存在する事からわかる。同様に、本発明に基づく高効率発光素子はシリコンだけでなく、ゲルマニウムなど他の半導体にも応用が可能である。ゲルマニウムの場合には、バルクではL点に伝導帯のエネルギーの谷が存在するため、(111)面を表面とする薄膜を形成する事によって、薄膜でのエネルギーの最小点をΓ点とすることができ、高効率に発光させることができる。そのためには、たとえば、表面にシリコン(111)面がでているSOI（Silicon On Insulator）などの基板を用意し、その上にゲルマニウムをエピタキシャル成長した後に、酸化などによって、膜厚を薄くし、(111)面を表面とする極薄のゲルマニウム膜を形成すればよい。ゲルマニウムはシリコンよりバンドギャップが小さいため、発光波長を長距離光通信への適用に最適な長波長側にシフトさせる事ができる。また、シリコンとゲルマニウムの混晶であるシリコン・ゲルマニウムを用いれば、シリコンとゲルマニウムの間のバンドギャップとなるため、さらに発光波長を調整する事も可能である。加えて、カーボンをドーピングすれば、さらに波長を制御する事が可能である。
キャリアを狭い領域に効率よく閉じ込める方法としては、上述のように、極薄のIV族半導体を極薄膜に加工する以外にも幾つかの方法がある。まず、加工方法としては、上述の酸化プロセスのほかに、ウェット・エッチングやドライ・エッチング・プロセスによって削る方法も考えられるし、エピタキシャル成長によって所望の膜厚の層を形成する方法やSELAX(Selectively Enlarging Laser X'tallization)技術などによって擬似単結晶膜を形成する方法なども考えられる。何れの製造方法を用いて極薄単結晶膜を形成しても良い事は言うまでもない。また、極薄シリコン膜のように膜厚を小さくする代わりに、ゲート電圧を印加する事によって反転層または蓄積層を形成する事によって、キャリアを閉じ込めても差し支えない。
次に、上述した本発明の原理に基づいた実施例について、以下に述べる。図面記載された図は、必ずしも正確に縮尺を合せているわけではなく、論理が明確になるように重要な部分を強調して模式的に描画してある。
本実施例では、通常のシリコン・プロセスを用いて容易に形成可能な方法によって作成したシリコン・レーザー及びその製造方法を開示する。
図１Ａ〜図１Ｒには、製造工程順に断面構造を示す。また、図２Ａ〜図２Ｒには、基板の上部から見た製造工程順の模式図を示す。ここで、図１Ａ〜図１Ｒは、それぞれ図２Ａ〜図２Ｒの横方向の断面図であり、例えば図１Ｒは、図２Ｒにおける断面23で切り出した時の構造を表している。本実施例におけるデバイスの完成図は、図１Ｒ及び図２Ｒである。
以下、順をおって製造工程を説明する。
まず、図１Ａに示すように、支持基板として、下からシリコン基板1、 埋め込み酸化膜(Buried Oxide：以下BOXと略す。)2及びSilicon On Insulator（以下、SOIと略す。）3層が積層されたSOI基板を用意する。図２Ａに示すように、基板の上部からみるとSOI3が最表面に存在するが、SOI基板の厚さが薄い場合には、実際に試作すると下の基板が透過してみえることもある。ここで、SOI3を構成している単結晶シリコンとしては、表面に(100)面を有している基板を用いた。本実施例で試作したSOI3のプロセス前の初期膜厚は55nmであった。また、BOX2の膜厚は約150nmであった。SOI3から放射される光を効率よく閉じ込めレーザー発振を容易にするためには、BOX2の膜厚はより厚い方が望ましい。しかしながら、BOX2が厚いと相対的にSOI3に生ずる膜厚バラツキが大きくなるという問題がある。本発明のシリコン・レーザーにおいては原子層レベルでの膜厚制御が極めて重要になるため、本実施例では膜厚バラツキが少なく、BOX層が十分薄くない場合についても作成可能な製造方法を開示する。BOX2の膜厚が1μm以上あるバラツキの少ないSOI基板が入手可能な場合には、後に示す支持シリコン基板1を部分的に除去する工程を省略する事ができるため、製造方法を更に簡略化できるだけでなく、シリコン基板1への放熱を利用できるため、デバイスをより安定に動作させる事ができる。
本実施例の他に、Silicon On Insulator（SOI）層3の面方位として、(111)面を表面結晶構造とするシリコンを用意し、そこに、シリコン・ゲルマニウムをエピタキシャル成長させた基板を用意しても差し支えない。その場合には、以下に示す酸化によって、ゲルマニウムが濃縮されるために、(111)面を表面結晶構造とする極薄のゲルマニウム膜が形成され高効率に発光する。
あるいは、Silicon On Insulator（SOI）層3の代わりに、(111)面を表面結晶構造とするGermanium On Insulator(GOI)基板を用いても差し支えない。
次に、レジストを塗布した後に、フォトリソグラフィーによるマスク露光によって、所望の領域にのみレジストを残した後に、異方性ドライエッチングを施すによって、SOI3を図１Ｂ及び図２Ｂに示すように、メサ形状に加工した。図では簡略するために、ひとつの素子しか示していないが、基板上に多くの素子を同時に形成している事は言うまでもない。シリコンプロセスを使っているため、歩留まり高く多くの素子を集積化できる。
図には示していないが、引き続き、等方性ドライエッチングを施すことによって、メサ形状に加工したSOI3の角を丸める処理を施す。このような角を丸める処理を施すことによって、この後の工程で酸化処理を施した場合に、エッジ部分のみ応力が集中して酸化が進まなくなる事を防止している。すなわち、もし、角を丸める処理を施さないと、角周辺部分のSOI3が周囲と比べて厚くなるため、電流を流した場合に、この領域に集中して電流が流れてしまい発光効率が落ちるという問題が生じる。本実施例では、あらかじめこの点に対して対策を施した。また、SOI3の角を丸める処理としては、本実施例で行った等方性ドライエッチングの他にも、高温水素アニールを施す事やウェットエッチングを施す事など他の製造方法でも対応できることは言うまでもない。
また、本実施例で行ったようにSOI3をメサ形状に加工する代わりに、Shallow Trench Isolation（STI）やLocal Oxidation of Si(LOCOS)工程などによって素子分離を施しても差し支えない。
引き続き、表面を保護するために、SOI3の表面を15 nm程酸化して、図１Ｃ及び図２Ｃに示すように厚さ約30nmの二酸化シリコン4を形成し、然る後、シリコン基板1の裏面に形成される二酸化シリコンを裏面洗浄によって除去した。二酸化シリコン膜4は、この後のプロセスで導入されるイオン注入によって基板が受けるダメージを軽減するばかりでなく、活性化熱処理によって不純物が大気中に抜けるのを抑制する役割がある。裏面に形成される二酸化シリコン4は必ずしも除去する必要はないが、除去しない場合には、後に示す支持シリコン基板1を部分的に除去する工程の際に、ドライエッチングによって裏面に形成される二酸化シリコン4をパターニングするプロセスが加わるという工程が必要になる。そのため、本実施例では、裏面に形成される二酸化シリコンは簡単な洗浄工程によって除去した。また、二酸化シリコン4は必ずしも熱酸化プロセスによって形成する必要もなく、Chemical Vapor Deposition (CVD)などの装置を用いて、表面にのみ堆積させる工程を用いても差し支えない。
次に、窒化シリコン5を全面に100nmの厚さで堆積させた後、フォトリソグラフィーを用いたレジスト・パターニングによって、レジストを所望の領域にのみ残した後、異方性ドライエッチングを用いて窒化シリコン5を加工することによって、図１Ｄ及び図２Ｄの状態とした。図１Ｄに示すように、窒化シリコン5は、シリコン基板1の裏面にも形成される。
引き続き、洗浄工程及びフッ酸を用いたウェットエッチングによって、開口部に存在する表面の二酸化シリコン4を除去した後、酸化処理を行うことによってSOI3を薄膜化した薄膜シリコン6を形成し、同時に表面に熱酸化膜7を形成した図１Ｅ及び図２Ｅの状態とした。この工程では、窒化シリコン5を酸化の際のマスク材料として用いる事によって、SOI3を局所酸化した。ここで、酸化前に表面の二酸化シリコン4を部分的に除去したのは、洗浄工程などを経て二酸化シリコン4に発生するダメージを考慮したためである。ダメージを受けた膜を残したまま酸化工程を行うと、シリコンが不均一に酸化されてしまうため、膜厚のバラツキを生じてしまう。原子層、数層という極めて薄いシリコン膜を形成するためには、このようなバラツキが生じる原因を排除する必要がある。薄膜シリコン6の膜厚は10nmとなるように酸化温度と酸化時間を調整した結果、形成された熱酸化膜7は約60nmであった。酸化されていない厚いSOI3は、図１Ｅの状態で40nmであったため、厚いSOI3と薄膜シリコン6の膜厚比は約4:1である。この程度の膜厚比であれば、膜厚が急激に変化する局所酸化のエッジ部分にかかる応力起因の歪みが問題にならない。膜厚比がこれ以上大きくなると応力が更に増大するため、エッジ部分からSOI基板に破壊が生じる事がある。本実施例では、このような素子の破壊を抑制するために、酸化工程を２回に分ける事によって、SOI3の膜厚が緩やかに変化するように製造工程を工夫した。
引き続き、洗浄工程と熱燐酸によるウェットエッチングによって、窒化シリコン5を除去した図１Ｆ及び図２Ｆの状態とした。
引き続き、イオン注入によって不純物をSOI3中の所望の領域に入れる。その際、二酸化シリコン4と熱酸化膜7の膜厚差を利用する事によって、薄膜シリコン6にはほとんど不純物が注入されないようにした。これは、発光部に高濃度の不純物が残ると、不純物が非発光再結合中心となり、発光効率を低下させるため、発光部分の不純物濃度は低い方が望ましいからである。結果として、薄膜シリコン6の不純物濃度は1×1015/cm3程度となった。
不純物注入に際しては、まず、フォトリソグラフィーを用いたレジストパターニングによって、所望の領域のみにレジストを残した後に、BF2イオンをドーズ量：1×1015/cm2でイオン注入することによって、SOI3中に、p型Si電極8を形成した。引き続き、レジストを除去した後に、再び、フォトリソグラフィーを用いたレジストパターニングによって、所望の領域のみにレジストを残した後に、Pイオンをドーズ量1×1015/cm2でイオン注入することによって、SOI層3中にn型Si電極9を形成した。この時の状態を図１Ｇ及び図２Ｇ（１）の状態とした。図２Ｇ（１）は上部から見た最表面の膜を表す図となっており、これではイオン注入した様子がわからないため、二酸化シリコン膜4の下部の様子を示したものが図２Ｇ（２）に示されている。実際に、製造工程中に、光学顕微鏡を使って検査をしたところ、二酸化シリコン膜4はガラスであるため、透けて見え、図２Ｇ（２）のように異なる不純物を注入した領域が若干別の色に見える事が確認された。
このイオン注入工程においては、イオンが注入された部分のSOI3がアモルファス化するため、結晶性が悪くなる。そこで、図には示していないが、SOI3の表面のみがアモルファス化し、SOI3がBOX2と隣接している領域には結晶シリコンが残るようにしている事が重要である。イオン注入の加速電圧を高く設定しすぎると、イオン注入した領域のSOI3のすべてを非晶質化してしまうため、その後のアニール処理を施しても、単結晶性が回復せずに、多結晶となってしまうという問題が生じる。本実施例で設定したようなイオン注入条件にすれば、BOX2と隣接している領域には結晶シリコンが残っているため、イオン注入後の活性化熱処理などによって、結晶性を回復させる事ができる。効率よく発光させるためには、単結晶性が良い事は、極めて重要である。 引き続き、900℃の窒素雰囲気中で20分間のアニール処理を行う事によって、不純物を活性化させると同時にSOI3の結晶性を回復させた。
次に、窒化シリコン10を全面に100nmの厚さで堆積させた後、フォトリソグラフィーを用いたレジスト・パターニングによって、レジストを所望の領域にのみ残した後、異方性ドライエッチングを用いて窒化シリコン10を加工することによって、図１Ｈ及び図２Ｈの状態とした。図１Ｈに示すように、窒化シリコン10は、シリコン基板1の裏面にも形成される。ここで、パターニングされた後の窒化シリコン10のエッジの一部が熱酸化膜7上に存在する事が重要である。これは、上述のように酸化工程によって生じる応力起因の歪みを低減させるために、酸化工程によるSOI3の膜厚変化を空間的にゆるやかにするためである。本実施例では、パターニング後の窒化シリコン5のエッジから、窒化シリコン10のエッジまでの距離を1μm離した。
引き続き、洗浄工程及びフッ酸を用いたウェットエッチングによって、開口部に存在する表面の二酸化シリコン7を除去した図１Ｉ及び図２Ｉの状態とした。酸化工程の前に薄膜シリコン6の上部に存在する二酸化シリコン7を除去したのは、上述の通りに、ダメージを受けた膜を残したまま酸化工程を行わないためである。
引き続き、酸化処理を行うことによって薄膜シリコン6を更に薄膜化した極薄シリコン11を形成し、同時に表面に熱酸化膜12を形成した図１Ｊ及び図２Ｊの状態とした。この工程では、窒化シリコン10を酸化の際のマスク材料として用いる事によって、薄膜シリコン6を局所酸化する事によって更に薄い極薄シリコン11を形成した。極薄シリコン11の膜厚は、2.0nmとなるように酸化時間と温度を調整した。この時、薄膜シリコン6と極薄シリコン11の膜厚比は、約10:2=5:1であった。これは、上述の厚いSOI3と薄膜シリコン6の膜厚比である約4:1と同程度であり、歪みの増大によって素子が破壊されることなく、高歩留まりで極薄シリコン11を形成する事ができた。このように、SOI3の局所酸化工程を2回に分ける事によって、SOI3の膜厚変化を空間的に緩やかにすることができた。同様のプロセスによって、極薄シリコン11の膜厚が、 1.5、及び、1.0nmの素子も作成する事ができた。
引き続き、洗浄工程と熱燐酸によるウェットエッチングによって、窒化シリコン10を除去した図１Ｋ及び図２Ｋの状態とした。
引き続き、表面を保護するための二酸化シリコン13膜を50nm堆積させた図１Ｌ及び図２Ｌの状態とした。ただし、この二酸化シリコン13膜は、この工程の後で行う窒化シリコン14をパターニングするためのドライエッチングのプロセス条件を最適化すれば、堆積させなくてもよい。二酸化シリコン13を形成する利点は、窒化シリコン14にパターニングする際のオーバーエッチングをかけても極薄シリコン11に損傷を与えずに済むことである。逆に、二酸化シリコン13を形成するデメリットは、導波路に閉じ込める光と量子井戸となる極薄シリコン11との結合が若干小さくなる事である。
引き続き、全面に窒化シリコン14を堆積させた後、フォトリソグラフィーを用いたレジスト・パターニングによって、レジストを所望の領域にのみ残した後、異方性ドライエッチングを用いて窒化シリコン14を加工することによって、図１Ｍ及び図２Ｍの状態とした。ここで、図２Ｍに示したように、上部から見た場合に、窒化シリコン14は島形状にパターニングした。窒化シリコン14は導波路兼ミラーとなる光共振器として機能する。光は島状の窒化シリコン14の間を反射しながら進行するため、光の導波方向は島と島を結ぶ直線状になる。ミラーとして効率よく機能するためには、窒化シリコン14の幅は、窒化シリコン中での光の波長の約1/4になるように設計した。
また、島と島の間のスペース間隔は、後に堆積する二酸化シリコン15中での光の波長の1/4になるように設計した。より具体的には、発光波長を850nmとして、窒化シリコン14の導波路部分の実効屈折率は1.78程度と見積もられるため、島の幅は119nmとなるようにした。また、二酸化シリコン15中で埋められた部分の導波路の実効屈折率は1.41程度と見積もられるため、発光波長を850nmの時の窒化シリコン14の島と島の間のスペース間隔は151nmとした。窒化シリコン14からなる島の導波方向と垂直方向の横幅は1μmとした。図２Ｍでは、簡略化のため、窒化シリコン14からなる島の数は数個しか図示していないが、実際にはずっと多くの島を形成した。より具体的には、また、共振長となる島の下端から島の上端までの距離を100μmとしたため、100÷(0.119+0.151)≒370.37となるため、島の数は370個形成した。共振長が1mmの素子に関しては、島の数を3703個形成した。
引き続き、CVD装置を用いて、全面に二酸化シリコン15を基板の表面に1μm堆積させた図１Ｎ及び図２Ｎの状態とした。上述のように、窒化シリコン14の島と島の間のスペースは、二酸化シリコン15によって埋め込まれた。CVDプロセスでは凹凸を有する構造の上面だけでなく側面にも堆積するため、窒化シリコン14の島と島を結ぶ直線状には、二酸化シリコン15がより多く堆積する。その結果、窒化シリコン14と二酸化シリコン15が1/4波長間隔で交互に配置された導波路兼ミラー構造が形成された。二酸化シリコン15の膜厚は、この後の工程で行うシリコン基板1の局所エッチングによって機械的強度が保たれるように設定した。BOX2の膜厚を1μm以上に設定可能な場合には、二酸化シリコン15の膜厚を数100nm程度にまで薄くする事ができる。
引き続き、フォトリソグラフィーを用いたレジスト・パターニングによって、レジストを所望の領域にのみ残した後、フッ酸を用いたウェットエッチングによって、二酸化シリコン15の一部に開口部16を形成した図１０及び図２０の状態とした。
引き続き、全面にTiN及びAlを堆積させた後、フォトリソグラフィーを用いたレジスト・パターニングによって、レジストを所望の領域にのみ残した後、燐酸、酢酸、及び硝酸を含むエッチング溶液を用いてAlをウェットエッチングし、その後、アンモニアと過水を含むエッチング溶液を用いてTiNをウェットエッチングした。その結果、TiN電極17、及び、Al電極18をパターニングした、図１Ｐ及び図２Ｐの状態に加工した。その後、400℃の温度で水素アニール処理を施し、プロセス中に生じた欠陥を水素終端する処理をおこなった。
上述のように、BOX2の膜厚が1μm以上の場合には、これで素子形成工程が完成となる。本実施例のように、BOX2の膜厚が1μm程度より薄い場合には、引き続き、支持シリコン基板1を局所的に除去する工程に移る。
そこで、まず、表面に有機物質からなる保護膜（図示せず）を塗布した後、シリコン基板1の裏面側に対して、フォトリソグラフィーを用いたレジスト・パターニングによって、レジストを所望の領域にのみ残した後、ドライエッチングを用いた異方性エッチングによってシリコン窒化膜14をパターニングした。この際、シリコン窒化膜14直下に存在するシリコン基板1を局所的に除去するために、表面のパターンと位置合せをしてから、裏面側にフォトリソグラフィーを行った。このような加工は、Micro Electro Mechanical Systems(MEMS)などを作成する際に、用いられる一般的な方法である。その後、アルカリエッチング溶液を用いた異方性エッチングによって、シリコン基板1の所望の部分に開口部19を形成した後、表面をアセトン及びメタノールを用いた有機洗浄することによって、上述の有機保護膜（図示せず）を除去することで、図１Ｑ及び図２Ｑの状態に加工した。図２Ｑには、裏面開口部分22の位置も示した。
本実施例のように、異方性ウェットエッチングを用いて支持基板の一部を除去する代わりに、Silicon-on-nothing基板を形成する場合の公知技術である水素雰囲気中でのアニール処理や水素などのイオン注入などのプロセスを使って、支持シリコン基板を部分的に除去しても差し支えない。
引き続き、裏面側の全面に誘電体20、及び、冷却用電極21を蒸着する事によって、図１Ｒ及び図２Ｒの状態に加工してシリコン・レーザー素子を完成させた。本実施例では、誘電体20の材料として厚さ1μmの二酸化シリコンを用いたが、他の誘電材料、たとえば、窒化シリコン、アルミナイトライド、アルミナ、ハフニアなどを用いても差し支えない。特に、アルミナイトライドを用いた場合には、誘電体として光のロスが低減できるだけでなく、発光素子から生ずる熱を逃がす事ができるという利点がある。また、本実施例では冷却用電極21としてアルミを用いた。ここで、図２Ｑにおいて、薄膜シリコン6、熱酸化膜7、p型Si電極8、n型Si電極9、極薄シリコン11、及び、 シリコン窒化膜14は、本来、二酸化シリコン15の下に有り、最表面にないが、完成図として判り易いように表示した。また、裏面開口部分32も図２Ｑ中に示した。
光集積回路を作成する場合には、この後、所望の配線工程を施し、同一基板上に形成されたCMOS集積回路などと作成したシリコン・レーザー素子を連結させる工程を付与すればよい。また、CMOS回路を作成する際には、本実施例で開示したシリコン・レーザーを作成する前に、あらかじめCMOS回路を作成しておいても差し支えない。逆に、シリコン・レーザー素子を作成した後にCMOS回路を作成しても差し支えない。更に、本実施例で開示した配線工程などは、CMOS回路の配線工程と同時に行っても差し支えない。集積回路作成に際しては、作成工程順に関して、これら多くの変形が可能であることは言うまでもない。
作成したシリコン・レーザーは、設計波長の約850nmで発振し、そのスペクトル解析によると単一モードであった。これは、本発明によるSiレーザーが分布帰還型(Distributed Feed-Back)の構造をしており、ミラーの周期構造から決まる波長を選択的に増強するためである。単一モード性をより確実にするためには、中心付近で光の位相が1/4波長分だけずれるように窒化シリコン14の導波路構造を最適化する事で容易に達成できた。レーザー光はシリコン基板1に対して水平方向に出るため、オンチップ上での光配線などの用途に最適であることも実証された。また、作成した素子を局所応力測定マッピングしたところ、シリコンの膜厚を基板に水平方向に対して階段状に変化させる事によって、応力が端部に集中することなく空間的にゆるやかな分布になっている事も明らかになった。加えて、発光部となる極薄シリコン11に隣接して、少し膜厚の大きい薄膜シリコン6を形成する事によって、素子の外部抵抗を低減させる効果がある事も合せて明らかになった。
本実施例では、ミラー構造として、分布ブラッグ反射型(Distributed Bragg Reflector、 DBRと略)を用いたシリコン・レーザーの及びその製造方法を開示する。
図１Ａ〜図１Ｇ、及び、図３Ｈ〜図３Ｍには、製造工程順に断面構造を示す。また、図２Ａ〜図２Ｇ（２）、及び、図４Ｈ〜図４Ｍには、基板の上部から見た製造工程順の模式図を示す。ここで、図１Ａ〜図１Ｇ、及び、図３Ｈ〜図３Ｍは、それぞれ、図２Ａ〜図２Ｇ（２）、及び、図４Ｈ〜図４Ｍの横方向の断面図であり、例えば図３Ｍは、図４Ｍにおける断面33で切り出した時の構造を表している。本実施例におけるデバイスの完成図は、図３Ｍ及び図４Ｍである。
まず、実施例１と同様の製造工程によって、図１Ａ〜図１Ｇ、及び、図２Ａ〜図２Ｇ（２）に示した製造工程順にそって、素子を作成する事によって、薄膜シリコン6を形成した後、不純物をイオン注入し、活性化の熱処理まで施して、p型Si電極8、及び、n型Si電極9を形成した図１Ｇ、及び、図２Ｇ（２）の状態に加工した。
次に、洗浄工程及びフッ酸を用いたウェットエッチングによって、表面の熱酸化膜7、及び、二酸化シリコン4を除去した図３Ｈ、及び、図４Ｈの状態とした。このように、表面の熱酸化膜7を除去することによって、薄膜シリコン6に印加されていた応力を開放させる事ができるため、歪みによる素子の破壊を防止する事ができる。
引き続き、酸化処理を行うことによって薄膜シリコン6を更に薄膜化した極薄シリコン11を形成し、同時に表面に熱酸化膜12を形成した図３Ｉ及び図４Ｉの状態とした。極薄シリコン11の膜厚は、2.0nmとなるように酸化時間と温度を調整した。また、熱酸化膜12の膜厚は、16.0nmであった。
引き続き、全面に窒化シリコンを堆積させた後、フォトリソグラフィーを用いたレジスト・パターニングによって、レジストを所望の領域にのみ残した後、異方性ドライエッチングを用いて窒化シリコンをパターニングすることによって、導波路30、及び、Distributed Bragg Reflector (DBR) ミラー31を形成した図３Ｊ及び図４Ｊの状態とした。ここで、図４Ｊに示したように、上部から見た場合に、DBRミラー31は島形状にパターニングした。光は導波路30に沿って進行するが、端面に配置されたDBRミラー31によって反射するため、導波路30とDBRミラー31を合せて光共振器として機能する。DBRミラー31中の窒化シリコンの幅は、窒化シリコン中での光の波長の約1/4になるように設計した。
また、窒化シリコンの島と島の間のスペース間隔は、後に堆積する二酸化シリコン15中での光の波長の1/4になるように設計した。より具体的には、発光波長を850nmとして、窒化シリコンの導波路部分の実効屈折率は1.78程度と見積もられるため、島の幅は119nmとなるようにした。また、二酸化シリコン15中で埋められた部分の導波路の実効屈折率は1.41程度と見積もられるため、発光波長を850nmの時の窒化シリコンの島と島の間のスペース間隔は151nmとした。窒化シリコンからなる島の導波方向と垂直方向の横幅は1μmとした。図２Ｍでは、簡略化のため、窒化シリコンからなる島の数は数個しか図示していないが、実際には100個の島を形成した。共振長となる導波路30の長さは500μmとし、幅は1μmとした。
引き続き、CVD装置を用いて、全面に二酸化シリコン15を基板の表面に1μm堆積させた図３Ｋ及び図４Ｋの状態とした。上述のように、DBRミラー31中の窒化シリコンの島と島の間のスペースは、二酸化シリコン15によって埋め込まれた。
引き続き、フォトリソグラフィーを用いたレジスト・パターニングによって、レジストを所望の領域にのみ残した後、フッ酸を用いたウェットエッチングによって、二酸化シリコン15の一部に開口部16を形成した。引き続き、全面にTiN及びAlを堆積させた後、フォトリソグラフィーを用いたレジスト・パターニングによって、レジストを所望の領域にのみ残した後、燐酸、酢酸、及び硝酸を含むエッチング溶液を用いてAlをウェットエッチングし、その後、アンモニアと過水を含むエッチング溶液を用いてTiNをウェットエッチングした。その結果、TiN電極17、及び、Al電極18をパターニングした、図３Ｌ及び図４Ｌの状態に加工した。その後、400℃の温度で水素アニール処理を施し、プロセス中に生じた欠陥を水素終端する処理をおこなった。
次に、表面に有機物質からなる保護膜（図示せず）を塗布した後、シリコン基板1の裏面側に対して、フォトリソグラフィーを用いたレジスト・パターニングによって、レジストを所望の領域にのみ残した後、ドライエッチングを用いた異方性エッチングによってシリコン窒化膜14をパターニングした。この際、シリコン窒化膜14直下に存在するシリコン基板1を局所的に除去するために、表面のパターンと位置合せをしてから、裏面側にフォトリソグラフィーを行った。その後、アルカリエッチング溶液を用いた異方性エッチングによって、シリコン基板1の所望の部分に開口部19を形成した後、表面をアセトン及びメタノールを用いた有機洗浄することによって、上述の有機保護膜（図示せず）を除去した。引き続き、裏面側の全面に誘電体20、及び、冷却用電極21を蒸着する事によって、図３Ｍ及び図４Ｍの状態に加工してシリコン・レーザー素子を完成させた。ここで、図４Ｍにおいて、p型Si電極8、n型Si電極9、極薄シリコン11、導波路30、及び、DBRミラー31は、本来、二酸化シリコン15の下に有り、最表面にないが、完成図として判り易いように表示した。
作成したシリコン・レーザーは、設計波長の約850nmで発振し、そのスペクトル解析によると単一モードであった。これは、DBRミラーの周期構造から決まる波長を選択的に増強するためである。このようなDBRミラーを実施例５の図９Ｍで示すような上下方向に積層膜で形成するためには、窒化シリコンと二酸化シリコンの層のペアを数10〜100ペア程度積み重ねる必要があるが、シリコンプロセス技術は元来、プレーナー・テクノロジーであるため平面状にミラーを作る方が容易にできる。実際、本実施例で開示したように、窒化シリコンのパターニングとその後の二酸化シリコン堆積という簡単なプロセスによって高効率のDBRミラーを作成する事ができる。
本実施例では、DFB型シリコン・レーザーの及びその製造方法を開示する。
図１Ａ〜図１Ｇ、及び、図５Ｈ〜図５Ｋには、製造工程順に断面構造を示す。また、図２Ａ〜図２Ｇ（２）、及び、図６Ｈ〜図６Ｋには、基板の上部から見た製造工程順の模式図を示す。ここで、図１Ａ〜図１Ｇ、及び、図５Ｈ〜図５Ｋは、それぞれ、図２Ａ〜図２Ｇ（２）、及び、図６Ｈ〜図６Ｋの横方向の断面図であり、例えば図５Ｋは、図６Ｈにおける断面42で切り出した時の構造を表している。本実施例におけるデバイスの完成図は、図３Ｍ及び図４Ｍである。
まず、実施例１と同様の製造工程によって、図１Ａ〜図１Ｇ、及び、図２Ａ〜図２Ｇ（２）に示した製造工程順にそって、素子を作成する事によって、薄膜シリコン6を形成した後、不純物をイオン注入し、活性化の熱処理まで施して、p型Si電極8、及び、n型Si電極9を形成した図１Ｇ、及び、図２Ｇ（２）の状態に加工した。
次に、洗浄工程及びフッ酸を用いたウェットエッチングによって、表面の熱酸化膜7、及び、二酸化シリコン4を除去した図５Ｈ、及び、図６Ｈの状態とした。
引き続き、酸化処理を行うことによって薄膜シリコン6を更に薄膜化した極薄シリコン11を形成し、同時に表面に熱酸化膜12を形成した図５Ｉ及び図６Ｉの状態とした。極薄シリコン11の膜厚は、2.0nmとなるように酸化時間と温度を調整した。また、熱酸化膜12の膜厚は、16.0nmであった。
引き続き、全面に窒化シリコンを堆積させた後、フォトリソグラフィーを用いたレジスト・パターニングによって、レジストを所望の領域にのみ残した後、異方性ドライエッチングを用いて窒化シリコン40をパターニングした図５Ｊ及び図６Ｊの状態とした。窒化シリコン40は、導波路兼ミラーとした機能する光共振器となっている。ここで、共振長となる窒化シリコン40の長さは、500μmとした。また、窒化シリコン40は、太い部分と細い部分が交互に繰り返される背骨のような構造をしているが、窒化シリコン40の太い部分を2μmとし、細い部分を1μmとした。また、導波路内に閉じ込められた光の進行方向に対する、窒化シリコン40の太い部分と細い部分の長さは、いずれも導波路中での波長の1/4になるように設計した。より具体的には、発光波長を850nmとして、窒化シリコン40の導波路部分の実効屈折率は1.76程度と見積もられるため、窒化シリコン40の太い部分と細い部分の長さは、いずれも121nmとなるようにした。
引き続き、フォトリソグラフィーを用いたレジスト・パターニングによって、レジストを所望の領域にのみ残した後、フッ酸を用いたウェットエッチングによって、熱酸化膜12の一部に開口部を形成した。引き続き、全面にTiN及びAlを堆積させた後、フォトリソグラフィーを用いたレジスト・パターニングによって、レジストを所望の領域にのみ残した後、燐酸、酢酸、及び硝酸を含むエッチング溶液を用いてAlをウェットエッチングし、その後、アンモニアと過水を含むエッチング溶液を用いてTiNをウェットエッチングした。その結果、TiN電極17、及び、Al電極18をパターニングした。その後、400℃の温度で水素アニール処理を施し、プロセス中に生じた欠陥を水素終端する処理をおこなった。次に、表面に有機物質からなる保護膜（図示せず）を塗布した後、シリコン基板1の裏面側に対して、フォトリソグラフィーを用いたレジスト・パターニングによって、レジストを所望の領域にのみ残した後、ドライエッチングを用いた異方性エッチングによってシリコン窒化膜14をパターニングした。この際、シリコン窒化膜14直下に存在するシリコン基板1を局所的に除去するために、表面のパターンと位置合せをしてから、裏面側にフォトリソグラフィーを行った。その後、アルカリエッチング溶液を用いた異方性エッチングによって、シリコン基板1の所望の部分に開口部19を形成した後、表面をアセトン及びメタノールを用いた有機洗浄することによって、上述の有機保護膜（図示せず）を除去した。引き続き、裏面側の全面に誘電体20、及び、冷却用電極21を蒸着する事によって、図５Ｋ及び図６Ｋの状態に加工してシリコン・レーザー素子を完成させた。ここで、図６Ｋにおいて、p型Si電極8、n型Si電極9、極薄シリコン11は、本来、熱酸化膜12の下に有り、最表面にないが、完成図として判り易いように表示した。また、図６Ｋには、上部から見た時の裏面開口部分41を図示した。
作成したシリコン・レーザーは、設計波長の約850nmで発振し、そのスペクトル解析によると単一モードであった。これは、シリコン・レーザーが窒化シリコン40の太い部分と細い部分が交互に繰り返される背骨のような周期構造から決まる波長を選択的に増強するためである。
このように、太さの異なる窒化シリコン40を交互に連結させると、実効的に導波路中の屈折率を変化させる事ができる。特に、窒化シリコン40の側面が空気に隣接している場合には、屈折率約2.0の窒化シリコンと屈折率約1.0の空気との間に約1.0と大きな屈折率を確保できるため、導波路中の光に対して大きな変調を与えることができる。その結果、導波路中に周期的にミラーが配置されているのと同様の効果があり、大きな分布帰還効果を与えることができる。その結果、実施例１で開示したような窒化シリコンと二酸化シリコンの周期構造によるミラー効果を単一材料の窒化シリコンのみで実現する事ができる。従って、本実施例では、実施例１で使用した層間絶縁膜となる二酸化シリコン15を使用する必要がない。逆に本実施例では、窒化シリコン40と空気の屈折率差を利用した方が性能がよいため、窒化シリコン40の周辺には層間絶縁膜が存在しない方が望ましい。
本実施例では、２つのゲート電極によって電流値とレーザー発振を制御可能なDFB型シリコン・レーザーの及びその製造方法を開示する。
図１Ａ〜図１Ｇ、及び、図７Ｈ〜図７Ｌには、製造工程順に断面構造を示す。また、図２Ａ〜図２Ｇ（２）、及び、図８Ｈ〜図８Ｌには、基板の上部から見た製造工程順の模式図を示す。ここで、図１Ａ〜図１Ｇ、及び、図７Ｈ〜図７Ｌは、それぞれ、図２Ａ〜図２Ｇ（２）、及び、図８Ｈ〜図８Ｌの横方向の断面図であり、例えば図７Ｌは、図８Ｌにおける断面54で切り出した時の構造を表している。本実施例におけるデバイスの完成図は、図７Ｌ及び図８Ｌである。
まず、実施例１と同様の製造工程によって、図１Ａ〜図１Ｇ、及び、図２Ａ〜図２Ｇ（２）に示した製造工程順にそって、素子を作成する事によって、薄膜シリコン6を形成した後、不純物をイオン注入し、活性化の熱処理まで施して、p型Si電極8、及び、n型Si電極9を形成した図１Ｇ、及び、図２Ｇ（２）の状態に加工した。
次に、洗浄工程及びフッ酸を用いたウェットエッチングによって、表面の熱酸化膜7、及び、二酸化シリコン4を除去した図７Ｈ、及び、図８Ｈの状態とした。
引き続き、酸化処理を行うことによって薄膜シリコン6を更に薄膜化した極薄シリコン11を形成し、同時に表面に熱酸化膜12を形成した図７Ｉ及び図８Ｉの状態とした。極薄シリコン11の膜厚は、2.0nmとなるように酸化時間と温度を調整した。また、熱酸化膜12の膜厚は、16.0nmであった。
引き続き、全面に多結晶シリコン50を堆積させた図７Ｊ及び図８Ｊの状態とした。
次に、フォトリソグラフィーを用いたレジスト・パターニングによって、レジストを所望の領域にのみ残した後、多結晶シリコン50中に、BF2イオンをドーズ量：1×1015/cm2でイオン注入した。引き続き、レジストを除去した後に、再び、フォトリソグラフィーを用いたレジストパターニングによって、所望の領域のみにレジストを残した後に、多結晶シリコン50中に、Pイオンをドーズ量1×1015/cm2でイオン注入した。引き続き、900℃の窒素雰囲気中で20分間アニール処理を施す事によって、注入したイオンを活性化した。引き続き、フォトリソグラフィーを用いたレジスト・パターニングによって、レジストを所望の領域にのみ残した後、異方性ドライエッチングを用いて多結晶シリコン50をパターニングしてp型多結晶シリコン電極51及びn型多結晶シリコン電極52を作成した。
引き続き、全面に窒化シリコンを堆積させた後、フォトリソグラフィーを用いたレジスト・パターニングによって、レジストを所望の領域にのみ残した後、異方性ドライエッチングを用いて窒化シリコン40をパターニングした図７Ｋ及び図８Ｋの状態とした。窒化シリコン40は、導波路兼ミラーとした機能する光共振器となっている。ここで、共振長となる窒化シリコン40の長さは、500μmとした。また、窒化シリコン40は、太い部分と細い部分が交互に繰り返される背骨のような構造をしているが、窒化シリコン40の太い部分を2μmとし、細い部分を1μmとした。また、導波路内に閉じ込められた光の進行方向に対する、窒化シリコン40の太い部分と細い部分の長さは、いずれも導波路中での波長の1/4になるように設計した。より具体的には、発光波長を850nmとして、窒化シリコン40の導波路部分の実効屈折率は1.76程度と見積もられるため、窒化シリコン40の太い部分と細い部分の長さは、いずれも121nmとなるようにした。
引き続き、フォトリソグラフィーを用いたレジスト・パターニングによって、レジストを所望の領域にのみ残した後、フッ酸を用いたウェットエッチングによって、熱酸化膜12の一部に開口部を形成した。引き続き、全面にTiN及びAlを堆積させた後、フォトリソグラフィーを用いたレジスト・パターニングによって、レジストを所望の領域にのみ残した後、燐酸、酢酸、及び硝酸を含むエッチング溶液を用いてAlをウェットエッチングし、その後、アンモニアと過水を含むエッチング溶液を用いてTiNをウェットエッチングした。その結果、TiN電極17、及び、Al電極18をパターニングした。その後、400℃の温度で水素アニール処理を施し、プロセス中に生じた欠陥を水素終端する処理をおこなった。次に、表面に有機物質からなる保護膜（図示せず）を塗布した後、シリコン基板1の裏面側に対して、フォトリソグラフィーを用いたレジスト・パターニングによって、レジストを所望の領域にのみ残した後、ドライエッチングを用いた異方性エッチングによってシリコン窒化膜14をパターニングした。この際、シリコン窒化膜14直下に存在するシリコン基板1を局所的に除去するために、表面のパターンと位置合せをしてから、裏面側にフォトリソグラフィーを行った。その後、アルカリエッチング溶液を用いた異方性エッチングによって、シリコン基板1の所望の部分に開口部19を形成した後、表面をアセトン及びメタノールを用いた有機洗浄することによって、上述の有機保護膜（図示せず）を除去した。引き続き、裏面側の全面に誘電体20、及び、冷却用電極21を蒸着する事によって、図７Ｌ及び図８Ｌの状態に加工してシリコン・レーザー素子を完成させた。ここで、図７Ｌにおいて、p型Si電極8、n型Si電極9、極薄シリコン11は、本来、熱酸化膜12の下に有り、最表面にないが、完成図として判り易いように表示した。また、図８Ｌには、上部から見た時の裏面開口部分53を図示した。
作成したシリコン・レーザーは、設計波長の約850nmで発振し、そのスペクトル解析によると単一モードであった。これは、シリコン・レーザーが窒化シリコン40の太い部分と細い部分が交互に繰り返される背骨のような周期構造から決まる波長を選択的に増強するためである。また、ゲート電圧印加前のレーザー発振に必要なしきい電流値は50mAであった。p型多結晶シリコン電極51に＋5V、及び、n型多結晶シリコン電極52に−5Vの電圧を印加する事によって、しきい電流値を10mAに低減する事ができた。これは、ゲート電圧印加によって、電子と正孔が効率よく共振器内に閉じ込められるようになるためである。p型多結晶シリコン電極51に正の電圧を印加すると、熱酸化膜12がゲート絶縁膜として機能しp型多結晶シリコン電極51直下の極薄シリコン11のホール密度を上昇させる事ができる。同様に、n型多結晶シリコン電極52に負電圧を印加すると、熱酸化膜12がゲート絶縁膜として機能しn型多結晶シリコン電極52直下の極薄シリコン11の電子密度を上昇させる事ができる。p型多結晶シリコン電極51に正の電圧を印加し、同時に、n型多結晶シリコン電極52に負電圧を印加した状態で、p型Si電極8とn型Si電極9の間にフォワード電圧を印加すると、ゲート電圧を印加しない場合に比べて、大きなフォワード電流が流れる。加えて、p型Si電極8から注入される正孔は、n型多結晶シリコン電極52直下にまで流れて行き難くなるため、窒化シリコン40直下の共振器内部に閉じ込められるようになる。同様に、n型Si電極9から注入される電子は、p型多結晶シリコン電極51直下にまで流れて行き難くなり、窒化シリコン40直下の共振器内部に閉じ込められるようになる。
このようなキャリア閉じ込め機構を導入することによって、再結合効率を上げる事ができ、より発光しやすい構造が実現できた。また、ゲート電極に印加する電圧を時間的に変調させることによって、シリコン・レーザーから発生するレーザー光の強度を直接変調できるようになった。電圧で直接レーザーを変調できるため、本発明に基づくシリコン・レーザーは、電圧駆動方式であるCMOS回路との相性が良い。
本実施例では、VCSEL(Vertical Cavity Surface Emitting Laser)シリコン・レーザー及びその製造方法を開示する。
図１Ａ〜図１Ｇ、及び、図９Ｈ〜図９Ｍには、製造工程順に断面構造を示す。また、図２Ａ〜図２Ｇ（２）、及び、図１０Ｈ〜図１０Ｍには、基板の上部から見た製造工程順の模式図を示す。ここで、図１Ａ〜図１Ｇ、及び、図９Ｈ〜図９Ｍは、それぞれ、図２Ａ〜図２Ｇ（２）、及び、図１０Ｈ〜図１０Ｍの横方向の断面図であり、例えば図９Ｌは、図１０Ｌにおける断面52で切り出した時の構造を表している。本実施例におけるデバイスの完成図は、図９Ｍ及び図１０Ｍである。
まず、実施例１と同様の製造工程によって、図１Ａ〜図１Ｇ、及び、図２Ａ〜図２Ｇ（２）に示した製造工程順にそって、素子を作成する事によって、薄膜シリコン6を形成した後、不純物をイオン注入し、活性化の熱処理まで施して、p型Si電極8、及び、n型Si電極9を形成した図１Ｇ、及び、図２Ｇ（２）の状態に加工した。
次に、洗浄工程及びフッ酸を用いたウェットエッチングによって、表面の熱酸化膜7、及び、二酸化シリコン4を除去した図９Ｈ、及び、図１０Ｈの状態とした。
引き続き、酸化処理を行うことによって薄膜シリコン6を更に薄膜化した極薄シリコン11を形成し、同時に表面に熱酸化膜12を形成した図９Ｉ及び図１０Ｉの状態とした。極薄シリコン11の膜厚は、2.0nmとなるように酸化時間と温度を調整した。また、熱酸化膜12の膜厚は、16.0nmであった。
引き続き、シリコン基板1の裏面側にのみ窒化シリコン60を全面に堆積させて図９Ｊ及び図１０Ｊの状態とした。
引き続き、フォトリソグラフィーを用いたレジスト・パターニングによって、レジストを所望の領域にのみ残した後、フッ酸を用いたウェットエッチングによって、熱酸化膜12の一部に開口部を形成した。引き続き、全面にTiN及びAlを堆積させた後、フォトリソグラフィーを用いたレジスト・パターニングによって、レジストを所望の領域にのみ残した後、燐酸、酢酸、及び硝酸を含むエッチング溶液を用いてAlをウェットエッチングし、その後、アンモニアと過水を含むエッチング溶液を用いてTiNをウェットエッチングした。その結果、TiN電極17、及び、Al電極18をパターニングした。その後、400℃の温度で水素アニール処理を施し、プロセス中に生じた欠陥を水素終端する処理をおこなって図９Ｋ及び図１０Ｋの状態とした。本実施例のVCSEL型シリコン・レーザーは厚い絶縁体からなるDBRミラーを上下に形成するため、CMOS素子への配線や外部取り出しパッド電極への配線（図示せず）はこの段階で行っていた方が望ましい。後から配線を形成することも物理的に不可能ではないが、厚い絶縁膜をエッチングする必要があるので望ましくない。
次に、表面に有機物質からなる保護膜（図示せず）を塗布した後、シリコン基板1の裏面側に対して、フォトリソグラフィーを用いたレジスト・パターニングによって、レジストを所望の領域にのみ残した後、ドライエッチングを用いた異方性エッチングによってシリコン窒化膜14をパターニングした。この際、シリコン窒化膜14直下に存在するシリコン基板1を局所的に除去するために、表面のパターンと位置合せをしてから、裏面側にフォトリソグラフィーを行った。その後、アルカリエッチング溶液を用いた異方性エッチングによって、シリコン基板1の所望の部分に開口部19を形成した後、表面をアセトン及びメタノールを用いた有機洗浄することによって、上述の有機保護膜（図示せず）を除去して、図９Ｌ及び図１０Ｌの状態に加工した。図１０Ｌには、裏面開口部分63を図示した。
次に、裏面側にのみ二酸化シリコン61を堆積させた。二酸化シリコン61とBOX2を足し合わせた膜厚が共振器長となるため、共振器長が二酸化シリコン中での光の波長の半分の整数倍になるように、二酸化シリコン61の膜厚を設定した場合に光を効率よく閉じ込める事ができる。たとえば、極薄シリコン11の膜厚が2.0nmのとき、発光波長のピークはおよそ850nmであるため、共振器長を850÷1.45÷2≒293nmと設計する事ができる。本実施例に用いたＳＯＩ基板のBOX2層の厚さは150nmであったため、二酸化シリコン61の膜厚は143nmとした。
引き続き、シリコン基板1の上下に、DBRミラー62を形成した。DBRミラー62は、窒化シリコンと二酸化シリコンの層を交互に積み重ねる事で作成した。窒化シリコンと二酸化シリコンの膜厚は、それぞれの膜中での光の波長の1/4になるように設計した。たとえば、極薄シリコン11の膜厚が2.0nmのとき、発光波長のピークはおよそ850nmであるため、窒化シリコンの膜厚は850÷2.0÷4≒106nmとし、二酸化シリコンの膜厚は850÷1.45÷4≒147nmとした。窒化シリコンと二酸化シリコンの層数は、窒化シリコン層と二酸化シリコン層の組合せを１ペアとして100ペア形成して、図９Ｍ及び図１０Ｍの状態に加工した。シリコン基板1の表面側にのみ、端面反射用の金属（図示せず）を蒸着することで、シリコン基板1の裏面側からのみレーザー光が出るようにした。金属としてはアルミを用いた。
このようにして作成したVCSEL型シリコン・レーザーは、設計波長の約850nmで発振し、そのスペクトル解析によると単一モードであった。これは、DBRミラー62の構造から決まる波長を選択的に増強するためである。レーザー光はシリコン基板1に対して垂直方向に出るため、積層されたチップ間をつなぐ光配線用途として有効である事が明らかになった。
本発明の第１の実施例によるシリコン・レーザーの製造工程順を示す断面図。 本発明の第１の実施例によるシリコン・レーザーの製造工程順を示す断面図。 本発明の第１の実施例によるシリコン・レーザーの製造工程順を示す断面図。 本発明の第１の実施例によるシリコン・レーザーの製造工程順を示す断面図。 本発明の第１の実施例によるシリコン・レーザーの製造工程順を示す断面図。 本発明の第１の実施例によるシリコン・レーザーの製造工程順を示す断面図。 本発明の第１の実施例によるシリコン・レーザーの製造工程順を示す断面図。 本発明の第１の実施例によるシリコン・レーザーの製造工程順を示す断面図。 本発明の第１の実施例によるシリコン・レーザーの製造工程順を示す断面図。 本発明の第１の実施例によるシリコン・レーザーの製造工程順を示す断面図。 本発明の第１の実施例によるシリコン・レーザーの製造工程順を示す断面図。 本発明の第１の実施例によるシリコン・レーザーの製造工程順を示す断面図。 本発明の第１の実施例によるシリコン・レーザーの製造工程順を示す断面図。 本発明の第１の実施例によるシリコン・レーザーの製造工程順を示す断面図。 本発明の第１の実施例によるシリコン・レーザーの製造工程順を示す断面図。 本発明の第１の実施例によるシリコン・レーザーの製造工程順を示す断面図。 本発明の第１の実施例によるシリコン・レーザーの製造工程順を示す断面図。 本発明の第１の実施例によるシリコン・レーザーの完成断面図。 本発明の第１の実施例によるシリコン・レーザーの製造工程順を示す上部から見た図。 本発明の第１の実施例によるシリコン・レーザーの製造工程順を示す上部から見た図。 本発明の第１の実施例によるシリコン・レーザーの製造工程順を示す上部から見た図。 本発明の第１の実施例によるシリコン・レーザーの製造工程順を示す上部から見た図。 本発明の第１の実施例によるシリコン・レーザーの製造工程順を示す上部から見た図。 本発明の第１の実施例によるシリコン・レーザーの製造工程順を示す上部から見た図。 (１)および（２）は、本発明の第１の実施例によるシリコン・レーザーの製造工程順を示す上部から見た図。 本発明の第１の実施例によるシリコン・レーザーの製造工程順を示す上部から見た図。 本発明の第１の実施例によるシリコン・レーザーの製造工程順を示す上部から見た図。 本発明の第１の実施例によるシリコン・レーザーの製造工程順を示す上部から見た図。 本発明の第１の実施例によるシリコン・レーザーの製造工程順を示す上部から見た図。 本発明の第１の実施例によるシリコン・レーザーの製造工程順を示す上部から見た図。 本発明の第１の実施例によるシリコン・レーザーの製造工程順を示す上部から見た図。 本発明の第１の実施例によるシリコン・レーザーの製造工程順を示す上部から見た図。 本発明の第１の実施例によるシリコン・レーザーの製造工程順を示す上部から見た図。 本発明の第１の実施例によるシリコン・レーザーの製造工程順を示す上部から見た図。 本発明の第１の実施例によるシリコン・レーザーの製造工程順を示す上部から見た図。 本発明の第１の実施例によるシリコン・レーザーを上部から見た完成図。 本発明の第２の実施例によるシリコン・レーザーの製造工程順を示す断面図。 本発明の第２の実施例によるシリコン・レーザーの製造工程順を示す断面図。 本発明の第２の実施例によるシリコン・レーザーの製造工程順を示す断面図。 本発明の第２の実施例によるシリコン・レーザーの製造工程順を示す断面図。 本発明の第２の実施例によるシリコン・レーザーの製造工程順を示す断面図。 本発明の第２の実施例によるシリコン・レーザーの完成断面図。 本発明の第２の実施例によるシリコン・レーザーの製造工程順を示す上部から見た図。 本発明の第２の実施例によるシリコン・レーザーの製造工程順を示す上部から見た図。 本発明の第２の実施例によるシリコン・レーザーの製造工程順を示す上部から見た図。 本発明の第２の実施例によるシリコン・レーザーの製造工程順を示す上部から見た図。 本発明の第２の実施例によるシリコン・レーザーの製造工程順を示す上部から見た図。 本発明の第２の実施例によるシリコン・レーザーを上部から見た完成図。 本発明の第３の実施例によるシリコン・レーザーの製造工程順を示す断面図。 本発明の第３の実施例によるシリコン・レーザーの製造工程順を示す断面図。 本発明の第３の実施例によるシリコン・レーザーの製造工程順を示す断面図。 本発明の第３の実施例によるシリコン・レーザーの完成断面図。 本発明の第３の実施例によるシリコン・レーザーの製造工程順を示す上部から見た図。 本発明の第３の実施例によるシリコン・レーザーの製造工程順を示す上部から見た図。 本発明の第３の実施例によるシリコン・レーザーの製造工程順を示す上部から見た図。 本発明の第３の実施例によるシリコン・レーザーを上部から見た完成図。 本発明の第４の実施例によるシリコン・レーザーの製造工程順を示す断面図。 本発明の第４の実施例によるシリコン・レーザーの製造工程順を示す断面図。 本発明の第４の実施例によるシリコン・レーザーの製造工程順を示す断面図。 本発明の第４の実施例によるシリコン・レーザーの製造工程順を示す断面図。 本発明の第４の実施例によるシリコン・レーザーの完成断面図。 本発明の第４の実施例によるシリコン・レーザーの製造工程順を示す上部から見た図。 本発明の第４の実施例によるシリコン・レーザーの製造工程順を示す上部から見た図。 本発明の第４の実施例によるシリコン・レーザーの製造工程順を示す上部から見た図。 本発明の第４の実施例によるシリコン・レーザーの製造工程順を示す上部から見た図。 本発明の第４の実施例によるシリコン・レーザーを上部から見た完成断面図。 本発明の第５の実施例によるシリコン・レーザーの製造工程順を示す断面図。 本発明の第５の実施例によるシリコン・レーザーの製造工程順を示す断面図。 本発明の第５の実施例によるシリコン・レーザーの製造工程順を示す断面図。 本発明の第５の実施例によるシリコン・レーザーの製造工程順を示す断面図。 本発明の第５の実施例によるシリコン・レーザーの製造工程順を示す断面図。 本発明の第５の実施例によるシリコン・レーザーの完成断面図。 本発明の第５の実施例によるシリコン・レーザーの製造工程順を示す上部から見た図。 本発明の第５の実施例によるシリコン・レーザーの製造工程順を示す上部から見た図。 本発明の第５の実施例によるシリコン・レーザーの製造工程順を示す上部から見た図。 本発明の第５の実施例によるシリコン・レーザーの製造工程順を示す上部から見た図。 本発明の第５の実施例によるシリコン・レーザーの製造工程順を示す上部から見た図。 本発明の第５の実施例によるシリコン・レーザーの製造工程順を示す上部から見た図。
符号の説明
1…シリコン基板、
2…埋め込み酸化膜、
3…Silicon On Insulator（SOI）、
4…二酸化シリコン、
5…窒化シリコン、
6…薄膜シリコン、
7…熱酸化膜、
8…p型Si電極、
9…n型Si電極、
10…窒化シリコン、
11…極薄シリコン、
12…熱酸化膜、
13…二酸化シリコン、
14…窒化シリコン、
15…二酸化シリコン、
16…開口部、
17…TiN電極、
18…Al電極、
19…開口部、
20…誘電体、
21…冷却用電極、
22…裏面開口部分、
30…導波路、
31…Distributed Bragg Reflector (DBR) ミラー、
32…裏面開口部分、
33…断面、
40…窒化シリコン、
41…裏面開口部分、
42…断面、
50…多結晶シリコン、
51…p型多結晶シリコン電極、
52…n型多結晶シリコン電極、
53…裏面開口部分、
54…断面、
60…窒化シリコン、
61…二酸化シリコン、
62…Distributed Bragg Reflector (DBR) ミラー、
63…裏面開口部分。

Claims (23)

  1. 基板上に、電子を注入するための第１の電極と、
    正孔を注入するための第２の電極と、
    前記第１及び該第２の電極に電気的に接続され、両電極に電圧を印加することにより、前記電子および前記正孔が注入されて光を放出する発光部と、
    前記発光部から放出される光を反射する機能を具備してなるミラー部とをそれぞれ有し、
    前記発光部は、前記基板上に設けられた薄膜と、該薄膜上に設けられた第１の誘電率を有する第１の絶縁膜とを含み、
    前記ミラー部は、前記第１の誘電率と異なる第２の誘電率を有する第２の絶縁膜と、前記第２の絶縁膜と異なる第３の誘電率を有する第３の絶縁膜とが交互に、所定の間隙を有して互いに対向するように、前記第１の絶縁膜上に周期的に複数配置されてなり、
    前記薄膜の膜厚は、前記第１および第２の電極の膜厚より薄いことを特徴とする半導体装置。
  2. 前記薄膜の膜厚が、１０ｎｍ以下であることを特徴とする請求項１に記載の半導体装置。
  3. 基板上に、電子を注入するための第１の電極と、
    正孔を注入するための第２の電極と、
    前記第１及び該第２の電極に電気的に接続され、両電極に電圧を印加することにより、前記電子および前記正孔が注入されて光を放出する発光部と、
    前記発光部から放出される光を伝播する導波路と、
    前記発光部から放出される光を反射する機能を具備してなるミラー部とをそれぞれ有し、
    前記発光部は、前記基板上に設けられた薄膜と、該薄膜上に設けられた第１の誘電率を有する第１の絶縁膜とを含み、
    前記導波路は、前記第１の絶縁膜を介して前記薄膜上に配置され、該導波路の終端部に前記ミラー部が隣接して設けられ、
    前記ミラー部は、前記第１の誘電率と異なる第２の誘電率を有する第２の絶縁膜と、前記第２の絶縁膜と異なる第３の誘電率を有する第３の絶縁膜とが交互に、所定の間隙を有して互いに対向するように、前記第１の絶縁膜上に周期的に複数配置されてなり、
    前記薄膜の膜厚は、前記第１および第２の電極の膜厚より薄いことを特徴とする半導体装置。
  4. 前記薄膜の膜厚が、１０ｎｍ以下であることを特徴とする請求項３に記載の半導体装置。
  5. 基板上に、電子を注入するための第１の電極と、
    正孔を注入するための第２の電極と、
    前記第１及び該第２の電極に電気的に接続され、両電極に電圧を印加することにより、前記電子および前記正孔が注入されて光を放出する発光部と、
    前記発光部から放出される光を伝播する導波路と、
    前記発光部から放出される光を反射する機能を具備してなるミラー部とをそれぞれ有し、
    前記発光部は、前記基板上に設けられた薄膜と、該薄膜上に設けられた第１の誘電率を有する第１の絶縁膜と、を含み、
    前記導波路は、前記第１の絶縁膜を介して前記薄膜上に配置され、該導波路の側端部に前記ミラー部が隣接して設けられ、
    前記ミラー部は、前記第１の誘電率と異なる第２の誘電率を有する第２の絶縁膜と、前記第２の絶縁膜と異なる第３の誘電率を有する第３の絶縁膜とが交互に、所定の間隙を有して互いに対向するように、前記第１の絶縁膜上に周期的に複数配置されてなり、
    前記薄膜の膜厚は、前記第１および第２の電極の膜厚より薄いことを特徴とする半導体装置。
  6. 前記薄膜の膜厚が、１０ｎｍ以下であることを特徴とする請求項５に記載の半導体装置。
  7. 基板上に、電子を注入するための第１の電極と、
    正孔を注入するための第２の電極と、
    前記第１及び該第２の電極に電気的に接続され、両電極に電圧を印加することにより、前記電子および前記正孔が注入されて光を放出する発光部と、
    前記発光部から放出される光を反射する機能を具備してなるミラー部とをそれぞれ有し、
    前記発光部は、前記基板上に設けられた薄膜と、該薄膜上に設けられた第１の誘電率を有する第１の絶縁膜とを含み、
    前記ミラー部は、第２の誘電率を有する第２の絶縁膜及び前記第２の誘電率と異なる第３の誘電率を有する第３の絶縁膜とが交互に前記第１の絶縁膜上に積層された積層膜を有し、
    前記薄膜の膜厚は、前記第１および第２の電極の膜厚より薄いことを特徴とする半導体装置。
  8. 前記薄膜の膜厚が、１０ｎｍ以下であることを特徴とする請求項７に記載の半導体装置。
  9. 前記薄膜、及び前記第１及び前記第２の電極のいずれもが、ＩＶ族半導体から構成されていることを特徴とする請求項１に記載の半導体装置。
  10. 前記薄膜の材料が、バルクの状態では間接遷移型半導体であることを特徴とする請求項１に記載の半導体装置。
  11. 前記ＩＶ族半導体は、その結晶構造が単結晶であって、その材料がシリコンであり、前記シリコンの表面の面方位が(100)面、あるいはこれと等価な面方位であることを特徴とする請求項９に記載の半導体装置。
  12. 前記ＩＶ族半導体は、その結晶構造が単結晶であって、その材料がゲルマニウムであり、前記ゲルマニウムの表面の面方位が(111)面、あるいはこれと等価な面方位であることを特徴とする請求項９に記載の半導体装置。
  13. 前記発光部と前記第１の電極あるいは前記第２の電極とを接続する接続部を、更に有し、
    前記接続部の膜厚が、前記発光部の膜厚より厚く、前記第１および第２の電極の膜厚より薄く、
    前記発光部と、前記接続部と、前記第１及び前記第２の電極のいずれもがＩＶ族半導体から構成されていることを特徴とする請求項９に記載の半導体装置。
  14. 前記第１の絶縁膜が、二酸化シリコン膜であることを特徴とする請求項１１に記載の半導体装置。
  15. 前記第２の絶縁膜が窒化シリコンであり、前記第３の絶縁膜が二酸化シリコンであることを特徴とする請求項１４に記載の半導体装置。
  16. 前記第１の電極は、第１の導電型を有する第１の不純物が添加され、
    前記第２の電極は、前記第１の導電型と異なる導電型である第２の導電型を有する第２の不純物が添加され、
    前記発光部に添加されている前記第１の不純物の濃度が、前記第１の電極に添加されている前記第１の不純物濃度より低く、
    前記発光部に添加されている前記第２の不純物の濃度が、前記第２の電極に添加されている前記第２の不純物濃度より低いことを特徴とする請求項９に記載の半導体装置。
  17. 前記発光部は、互いに対向するように設けられた前記第１の電極と前記第２の電極との間に設けられ、
    前記ミラー部は、前記発光部上で前記第１および第２の電極に平行な第１の方向に設けられ、
    前記発光部から放出され前記ミラー部で増幅されたレーザ光が、前記第１の方向に出力されることを特徴とする請求項１に記載の半導体装置。
  18. 前記発光部は、互いに対向するように設けられた前記第１の電極と前記第２の電極との間に設けられ、
    前記導波路が、前記発光部上で前記第１および第２の電極に平行な第１の方向に設けられ、
    前記ミラー部は、前記導波路の終端部に隣接して前記第１の方向に設けられ、
    前記発光部から放出され前記ミラー部で増幅されたレーザ光が、前記第１の方向に出力されることを特徴とする請求項３に記載の半導体装置。
  19. 前記発光部は、互いに対向するように設けられた前記第１の電極と前記第２の電極との間に設けられ、
    前記導波路が、前記発光部上で前記第１および第２の電極に平行な第１の方向に設けられ、
    前記導波路の平面形状が、前記第１の電極と前記第２の電極とに交わる方向に、前記第２の絶縁体の幅が周期的に第１の幅と該第１の幅より広い第２の幅に変調され、
    前記第３の絶縁体が、前記第１の幅と前記第２の幅との間に介在し、
    前記発光部から放出されたレーザ光が、前記第１の方向に出力されることを特徴とする請求項５に記載の半導体装置。
  20. 前記第３の絶縁体が空気であることを特徴とする請求項１９に記載の半導体装置。
  21. 前記発光部は、前記第１の電極と前記第２の電極との間に設けられ、
    前記ミラー部は、前記発光部上で前記基板の主表面と交わる第２の方向に設けられ、
    前記発光部から放出され前記ミラー部で増幅されたレーザ光が、前記第２の方向に出力されることを特徴とする請求項７に記載の半導体装置。
  22. 前記発光部が設けられた前記基板の第１主面に対向する前記基板の第２主面に、前記基板の膜厚より薄い膜厚を有する開口部をさらに有し、
    前記開口部が、前記発光部が設けられた領域を前記基板側へ延長した仮想線上に前記開口部の少なくとも一部が存在するように配置されていることを特徴とする請求項１に記載の半導体装置。
  23. 前記開口部表面に設けられた誘電体を介して、放熱性を有する電極が設けられていることを特徴とする請求項２２に記載の半導体装置。
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