JP2009059890A

JP2009059890A - 半導体装置

Info

Publication number: JP2009059890A
Application number: JP2007225781A
Authority: JP
Inventors: Yukio Tsuzuki; 幸夫都築
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2007-08-31
Filing date: 2007-08-31
Publication date: 2009-03-19

Abstract

【課題】負荷短絡時に半導体装置の温度上昇を抑えることにより負荷短絡耐量を向上させることができる半導体装置を提供する。
【解決手段】半導体基板１０〜１４の表面側に形成されたエミッタ電極２０と裏面側に形成されたコレクタ電極２１とを有し、エミッタ電極２０とコレクタ電極２１との間に電流を流すように構成された縦型の半導体素子が形成されており、エミッタ電極２０およびコレクタ電極２１の厚さがそれぞれ５μｍ以上になっており、かつ、エミッタ電極２０の厚さとコレクタ電極２１の厚さとがそれぞれ同じになっている。
【選択図】図１

Description

本発明は、シリコン基板の表裏面に電極を設け、当該電極間に電流を流すように構成された半導体素子を有する半導体装置に関する。

従来より、ＩＧＢＴ等のパワー素子では、負荷短絡動作時にパワー素子が破壊しないように保護する必要があるため、負荷短絡時のボンディングパッド部への電流集中を防止して耐量を向上させる半導体装置が、例えば特許文献１で提案されている。具体的に、特許文献１では、一つの半導体基体の一主面上に形成された主電極のボンディングパッド部に接続導線がボンディングされるに際し、半導体基体のボンディングパッド部に近い領域における定常電流密度がボンディングパッド部から離れた領域におけるよりも小さくされた半導体装置が提案されている。

このような半導体装置では、負荷短絡時に流れる高電圧大電流はボンディングパッド部に近接した領域に集中しにくく、定常電流密度が大きい周囲の領域に分散させることができるため、半導体基体全面に大電流が流れることになり、負荷短絡耐量を向上させることができるようになっている。
特開平５−６３２０２号公報

しかしながら、上記従来の技術では、負荷短絡耐量を向上させているものの、ＩＧＢＴ等のパワー素子では非常に大電流を流す能力を持っているために、負荷短絡時の短時間のうちに発生するエネルギーにより、瞬時に素子温度が上昇してしまう。これにより、保護回路が動作する前にＩＧＢＴ等のパワー素子が破壊してしまうという問題がある。

本発明は、上記点に鑑み、負荷短絡時に半導体装置の温度上昇を抑えることにより負荷短絡耐量を向上させることができる半導体装置を提供することを目的とする。

上記目的を達成するため、本発明は、半導体基板（１０〜１４）の表面側に形成された第１電極（２０）と裏面側に形成された第２電極（２１）とを有し、第１電極（２０）と第２電極（２１）との間に電流を流すように構成された縦型の半導体素子が備えられてなる半導体装置であって、第１電極（２０）および第２電極（２１）の厚さがそれぞれ５μｍ以上になっており、かつ、第１電極（２０）の厚さと第２電極（２１）の厚さとがそれぞれ同じになっていることを特徴とする。

これにより、負荷短絡時に半導体素子が瞬時に温度上昇したとしても、半導体基板（１０〜１４）の表面の第１電極（２０）のみならず、半導体基板裏面の第２電極（２１）によっても半導体素子の熱を吸収することができ、半導体素子の温度上昇を抑えることができる。この場合、第１電極（２０）および第２電極（２１）の厚さを５μｍ以上とすることで半導体素子のエネルギーの吸収を向上させることができる。したがって、負荷短絡時における半導体素子の負荷短絡耐量を向上させることができる。

また、半導体基板（１０〜１４）の表裏面の第１電極（２０）および第２電極（２１）の厚さを同じにすることで、半導体基板（１０〜１４）の反りを相殺することができる。半導体基板（１０〜１４）が例えば２００μｍ以下の厚さの場合は半導体基板（１０〜１４）の反りが特に大きくなるが、第１電極（２０）および第２電極（２１）の厚さを同じにすることで当該問題を解決することができる。

なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。

（第１実施形態）
以下、本発明の第１実施形態について図を参照して説明する。半導体装置としてはＩＧＢＴやパワーＭＯＳ等のパワー素子が採用される。以下では、パワーＭＯＳトランジスタを例に説明する。

図１は、本発明の一実施形態に係る半導体装置の概略断面図である。この図に示されるように、ドリフト層としてのＮ型のシリコン基板１０上に、チャネル領域を設定するＰ型ベース領域１１が形成されている。このＰ型ベース領域１１における中央位置にはＰ＋型ボディ層１２が形成されている。また、Ｐ型ベース領域１１の表層部にはＮ＋型ソース領域１３が形成されている。

さらに、シリコン基板１０の裏面にはＰ型層１４が設けられており、これらＰ型層１４、シリコン基板１０、Ｐ型ベース領域１１およびＮ＋型ソース領域１３によって半導体基板が構成されている。この半導体基板には、Ｎ＋型ソース領域１３およびＰ型ベース領域１１を貫通してシリコン基板１０に達するようにトレンチ１５が形成されている。そして、このトレンチ１５の内壁にＳｉＯ_２で構成されたゲート絶縁膜１６とＰｏｌｙＳｉで構成されたゲート電極１７とが順に形成され、これらトレンチ１５、ゲート絶縁膜１６、ゲート電極１７からなるトレンチゲート構造が構成されている。

さらに、ゲート電極１７上を含み、Ｐ型ベース領域１１およびＮ＋型ソース領域１３の上にはＢＰＳＧ等からなる層間絶縁膜１８が形成されている。この層間絶縁膜１８に形成されたコンタクトホール１９を介して、Ｐ＋型ボディ層１２に電気的に接続されたエミッタ電極２０が形成されている。他方、シリコン基板１０の裏面に形成されたＰ型層１４上にコレクタ電極２１が形成されている。以上が、本実施形態に係る半導体装置の全体構成である。

なお、エミッタ電極２０は本発明の第１電極に相当し、コレクタ電極２１は本発明の第２電極に相当する。

上記半導体装置は、当該半導体装置をなすチップの厚さが２００μｍ以下になっている。また、シリコン基板１０の表面側に形成されたエミッタ電極２０は５μｍ以上の厚さからなる。半導体基板の表面は層間絶縁膜１８等によって凹凸が形成されるが、半導体基板の表面、すなわちＰ型ボディ層１２の表面を基準としてエミッタ電極２０の厚さを規定することができ、当該エミッタ電極２０の厚さを５μｍ以上とすることができる。本実施形態では、エミッタ電極２０の厚さは例えば５．５μｍになっている。また、エミッタ電極２０の材質はＡｌ、Ａｌ中にＳｉ、Ｃｕを含有したもの、ＣｕまたはＣｕ合金からなる。

他方、シリコン基板１０の裏面側に形成されたコレクタ電極２１の厚さは、エミッタ電極２０と同等の厚さになっており、５μｍ以上になっている。当該コレクタ電極２１の厚さは、半導体基板裏面、すなわちＰ型層１４の表面を基準とした厚さとして規定することができる。本実施形態では、コレクタ電極２１の厚さは例えば５．５μｍになっている。また、コレクタ電極２１は、エミッタ電極２０と同一の材質で形成されている。

次に、上記した半導体装置の製造方法について説明する。まず、Ｎ型のシリコン基板１０を用意し、このシリコン基板１０の表層部に、Ｐ型ベース領域１１、Ｎ＋型ソース領域１３をイオン注入及び熱拡散によって順次形成する。

この後、マスク材となるシリコン酸化膜をＣＶＤ法によって堆積したのち、フォトリソグラフィおよびドライエッチングによってシリコン酸化膜をパターニングすることで、シリコン酸化膜に開口部を形成する。続いて、パターニングされたシリコン酸化膜をマスクとして用いた異方性ドライエッチングにより、Ｎ＋型ソース領域１３およびＰ型ベース領域１１を貫通してシリコン基板１０に達するトレンチ１５を形成する。

次に、Ｈ_２ＯまたはＯ_２雰囲気中での熱酸化により、トレンチ１５内にゲート絶縁膜１６を形成する。そして、例えばＬＰＣＶＤ法により、ゲート電極１７を形成するためのＰｏｌｙＳｉを成膜したのち、ＰｏｌｙＳｉをパターニングしてゲート電極１７を形成する。

続いて、所望のマスクを用いて、イオン注入および熱拡散を行うことで、Ｐ＋型ボディ層１２を形成する。さらに、ＣＶＤ法による層間絶縁膜１８の形成、フォトリソグラフィおよび異方性エッチングによる層間絶縁膜１８へのコンタクトホール１９の形成、スパッタ法によるエミッタ電極２０の電極形成を行う。

そして、シリコン基板１０を裏面研磨することによって厚みを薄くしたのち、スパッタ法によってコレクタ電極２１の形成を行うことで、図１に示すトレンチゲート型のトランジスタが備えられた半導体装置が完成する。

上記のように、シリコン基板１０の表面側、裏面側にそれぞれ５μｍ以上の厚さのエミッタ電極２０、コレクタ電極２１をそれぞれ形成することにより、負荷短絡時にパワー素子から生ずるエネルギーがチップ表面の厚いエミッタ電極２０に蓄積される。これにより、チップ内部の温度上昇が抑えられ、負荷短絡耐量が向上する。

しかし、チップ表面のエミッタ電極２０を厚くすると、チップの厚さが２００μｍ以下で薄い場合、エミッタ電極２０やコレクタ電極２１の応力によるシリコン基板１０の反りが大きくなって問題となる。そこで、上述のようにチップの裏面にも表面と同等レベルの厚さのコレクタ電極２１を形成する。これにより、エミッタ電極２０によるシリコン基板１０の反りとコレクタ電極２１によるシリコン基板１０の反りを相殺することができるので、シリコン基板１０の反りを防止することができる。

かつ、チップ表面のエミッタ電極２０と同様に、チップ裏面側からコレクタ電極２１がエネルギーを吸い出すように機能するため、さらに負荷短絡耐量を向上することができる。チップの厚さが２００μｍ以下で薄い場合、チップの熱容量が小さくなって負荷短絡耐量の点で不利となるが、シリコン基板１０の裏面側にも厚いコレクタ電極２１を形成することにより、負荷短絡耐量をさらに改善することができる。

（他の実施形態）
上記実施形態では、エミッタ電極２０とコレクタ電極２１とが同等の厚さになっているが、それぞれ異なる厚さであっても構わない。

上記実施形態では、エミッタ電極２０およびコレクタ電極２１をスパッタの方法によって形成しているが、蒸着の方法によって形成することもできる。

上記実施形態では、エミッタ電極２０、コレクタ電極２１の各電極の材質が同じになっているが、それぞれ異なる材質のものであっても構わない。

本発明の一実施形態に係る半導体装置の概略断面図である。

符号の説明

１０…Ｎ型のシリコン基板、１１…Ｐ型ベース領域、１２…Ｐ＋型ボディ層、１３…Ｎ＋型ソース領域、１４…Ｐ型層、２０…エミッタ電極、２１…コレクタ電極。

Claims

半導体基板（１０〜１４）の表面側に形成された第１電極（２０）と裏面側に形成された第２電極（２１）とを有し、前記第１電極（２０）と前記第２電極（２１）との間に電流を流すように構成された縦型の半導体素子が備えられてなる半導体装置であって、
前記第１電極（２０）および前記第２電極（２１）の厚さがそれぞれ５μｍ以上になっており、かつ、前記第１電極（２０）の厚さと前記第２電極（２１）の厚さとがそれぞれ同じになっていることを特徴とする半導体装置。