JP2009016634A - 半導体パッケージの実装構造およびこれに用いる半導体パッケージ - Google Patents

半導体パッケージの実装構造およびこれに用いる半導体パッケージ Download PDF

Info

Publication number
JP2009016634A
JP2009016634A JP2007177958A JP2007177958A JP2009016634A JP 2009016634 A JP2009016634 A JP 2009016634A JP 2007177958 A JP2007177958 A JP 2007177958A JP 2007177958 A JP2007177958 A JP 2007177958A JP 2009016634 A JP2009016634 A JP 2009016634A
Authority
JP
Japan
Prior art keywords
substrate
semiconductor package
pins
pin
wiring
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2007177958A
Other languages
English (en)
Other versions
JP4892425B2 (ja
JP2009016634A5 (ja
Inventor
Shigeo Nakajima
茂生 中島
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shinko Electric Industries Co Ltd
Original Assignee
Shinko Electric Industries Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shinko Electric Industries Co Ltd filed Critical Shinko Electric Industries Co Ltd
Priority to JP2007177958A priority Critical patent/JP4892425B2/ja
Publication of JP2009016634A publication Critical patent/JP2009016634A/ja
Publication of JP2009016634A5 publication Critical patent/JP2009016634A5/ja
Application granted granted Critical
Publication of JP4892425B2 publication Critical patent/JP4892425B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Landscapes

  • Connecting Device With Holders (AREA)

Abstract

【課題】半導体パッケージを確実にソケットに装着することを可能にする半導体パッケージの実装構造およびこの実装構造に好適に用いられる半導体パッケージを提供する。
【解決手段】ピン接続用のパッド16が形成された配線基板10と、ピン22が取り付けられたピン付き基板25とが接合されて形成された半導体パッケージ40を、前記ピン22と電気的に接続されるコンタクト54が設けられたソケット50に挿入して装着する半導体パッケージの実装構造であって、前記ソケット50には、前記半導体パッケージ40が収容されるセット凹部52aが設けられ、前記半導体パッケージ40は、前記ピン付き基板25の外周側面が配線基板10外周側面よりも外側に延出して形成され、前記セット凹部52aの内側面52aに前記ピン付き基板25外側面がガイドされて半導体パッケージ40がソケット50に装着されている。
【選択図】図3

Description

本発明は半導体パッケージの実装構造およびこれに用いる半導体パッケージに関し、より詳細には配線基板にピン付き基板を接合して形成されるPGA(ピングリッドアレイ)型の半導体パッケージをソケットに装着して構成される半導体パッケージの実装構造およびこれに用いる半導体パッケージに関する。
PGA型の半導体パッケージには、図7に示すような、配線基板にピン付き基板を接合して形成された製品がある。図7(a)は、配線基板10にピン付き基板20を位置合わせする状態、図7(b)は配線基板10にピン付き基板20を接合して形成した半導体パッケージ30を示す。図示例の配線基板10は、内層に配線パターン12とビア14を形成したビルドアップ基板であり、ピン付き基板20を接合する一方の面にピン接続用のパッド16が形成され、他方の面に半導体素子を接合するパッド17が形成されている。
ピン付き基板20は、配線基板10に形成されたパッド16に接合されるピン22が、薄平板状に形成された基板24に支持されて形成されている。ピン22のヘッド部22aは、配線基板10のパッド16と同一の平面配置に設けられ、パッド16に供給されたはんだ18により、ヘッド部22aをピン接続用のパッド16に接合して半導体パッケージ30が形成される。
ところで、近年はきわめて薄型の半導体パッケージが提供されるようになっており、配線基板にピン付き基板を接合して形成される半導体パッケージにおいては、厚さが1mm以下といったきわめて薄い配線基板が用いられるようになってきた。このように配線基板が薄くなると、配線基板自体の強度が低下し、配線基板が反ってしまうといった問題が生じることから、ピン付き基板によって配線基板を補強して半導体パッケージの反りを抑えるといったことが検討されている。
なお、PGA型の半導体パッケージとして、配線基板とは別個にピン付き基板を用意し、ピン付き基板を配線基板に接合して構成した半導体パッケージが提案されている(たとえば、特許文献1、2参照)。
特開平7−169876号公報 特開平7−106461号公報
ところで、PGA型の半導体パッケージをソケットに装着する際には、ソケットに設けられている枠形のセット部に半導体パッケージを挿入するようにして装着する。セット部の下側には、ピンと接触するコンタクトがピンの平面配置に合わせて配置されたベースプレートが設けられている。半導体パッケージをセット部に装着する際には、セット部の内側面で半導体パッケージの外形位置をガイドするようにして装着する。セット部の内側面に、半導体パッケージの外側面に接して位置合わせするガイド突起が設けられている場合もある。
このように、半導体パッケージをソケットに装着する際には、セット部の内側面に半導体パッケージを外形合わせして装着するから、PGA型の半導体パッケージでは、パッケージ本体の外形形状(外形寸法)を正確に形成する必要がある。
配線基板自体が厚く形成され、配線基板に貫設したピン装着孔にピンを差し込んで形成した従前のPGA型の半導体パッケージでは、配線基板自体の外形寸法を規定することによって半導体パッケージを位置決めすることができる。これに対して、図7に示す半導体パッケージ30では、配線基板10とピン付き基板20の外形形状を一致させ、配線基板10とピン付き基板20とを位置合わせして接合し、半導体パッケージをソケットに装着する際には、配線基板10の外側面とピン付き基板20の外側面をガイド位置(位置決め位置)として装着される。
配線基板10とピン付き基板20とをはんだ接合する際には、配線基板10とピン付き基板20とを支持治具に支持し、支持治具により配線基板10とピン付き基板20とを位置合わせした状態ではんだリフロー装置中を移送させて接合する。このはんだ接合操作では、配線基板10とピン付き基板20とは位置ずれしないとは限らないから、配線基板10とピン付き基板20の外形寸法を高精度に形成したとしても、半導体パッケージ30の外形寸法がばらつくことが避けられない。半導体パッケージ30の外形寸法のばらつきは、はんだ付けによる位置ずれと、配線基板10およびピン付き基板20の製造公差が重畳されたものとなる。
本発明は、配線基板とピン付き基板とを接合して形成される半導体パッケージをソケットに装着する際に、半導体パッケージを確実にソケットに装着することを可能にする半導体パッケージの実装構造およびこの実装構造に好適に用いられる半導体パッケージを提供することを目的とする。
上記目的を達成するために、本発明は次の構成を備える。
すなわち、ピン接続用のパッドが形成された配線基板と、ピンが取り付けられたピン付き基板とが接合されて形成された半導体パッケージを、前記ピンと電気的に接続されるコンタクトが設けられたソケットに挿入して装着する半導体パッケージの実装構造であって、前記ソケットには、前記半導体パッケージが収容されるセット凹部が設けられ、前記半導体パッケージは、前記配線基板とピン付き基板の一方の外周側面が他方の外周側面よりも外側に延出して形成され、前記セット凹部の内側面に前記一方の外側面がガイドされて半導体パッケージがソケットに装着されていることを特徴とする。
なお、半導体パッケージをガイドしてセットするセット凹部の内側面は半導体パッケージを位置決めする作用をなすものであり、単に平坦面に形成する他に、半導体パッケージの外形位置を位置決めするガイド突起などのガイド部が形成されている場合を含む。
また、前記半導体パッケージは、前記ピン付き基板が前記配線基板よりも外形形状が大きく、かつピン付き基板の外周側面が配線基板の外周側面よりも外側に延出して形成され、前記セット凹部の内側面に前記ピン付き基板の外側面がガイドされて半導体パッケージが装着されていることを特徴とする。ピン付き基板の外周側面を位置決めに利用することによって、配線基板とピン付き基板を接合する際の位置ずれ量に関わりなく正確に位置決めすることができる。
また、前記ピン付き基板は、樹脂成形によって形成された樹脂基板に一体にピンが立設されて形成されていることにより、ピン付き基板の外形形状の精度が向上し、さらに正確な位置決めがなされる。
また、前記半導体パッケージは、前記配線基板が前記ピン付き基板よりも外形形状が大きく、かつ配線基板の外周側面がピン付き基板の外周側面よりも外側に延出して形成され、前記セット凹部の内側面に前記配線基板の外側面がガイドされて半導体パッケージが装着されていることにより、配線基板の外形精度によって半導体パッケージを位置決めしてソケットに装着することができる。
また、前記半導体パッケージの実装構造において使用される半導体パッケージとして、前記ピン付き基板が前記配線基板よりも外形形状が大きく、かつピン付き基板の外周側面が配線基板の外周側面よりも外側に延出して形成されているものが有効に使用される。また、前記ピン付き基板として、樹脂成形によって形成された樹脂基板に一体にピンが立設されて形成されているものがさらに好適に使用される。
また、前記半導体パッケージの実装構造において使用される半導体パッケージであって、前記配線基板が前記ピン付き基板よりも外形形状が大きく、かつ配線基板の外周側面がピン付き基板の外周側面よりも外側に延出して形成されているものが有効に使用される。
本発明に係る半導体パッケージの実装構造によれば、半導体パッケージをソケットに装着する際に、配線基板とピン付き基板の一方の外周側面をソケットに形成されたセット凹部の内側面によってガイドして装着されることから、配線基板とピン付き基板の一方の製造公差のみによってソケットに対する半導体パッケージの位置ずれが規制され、半導体パッケージをより高精度にソケットに位置決めして装着することが可能になる。
以下、本発明に係る半導体パッケージの実装構造および半導体パッケージの好適な実施の形態について添付図面とともに詳細に説明する。
(半導体パッケージ)
図1は、本発明に係る半導体パッケージの第1の実施の形態の構成を示す断面図である。図1に示す半導体パッケージ40は、図7(b)に示す半導体パッケージ30と同様に、配線基板10とピン付き基板25とを接合して形成されている。本実施の形態の半導体パッケージ40において特徴的な構成は、ピン付き基板25の外形寸法を配線基板10の外形寸法よりも大きく設定し、ピン付き基板25の外周側面が配線基板10の外周側面よりも外側に位置する平面位置関係としたことにある。
配線基板10の構成は図7に示す配線基板10と同様であり、複数層に積層して絶縁層13と配線パターン12(配線層)が形成され、絶縁層13に層間で配線パターン12を電気的に接続するビア14が形成されている。配線基板10のピン付き基板25が接合される一方の面は、ピン22のヘッド部22aが接合されるピン接続用のパッド16を露出させてソルダーレジスト層15aによって被覆され、配線基板10の他方の面は半導体素子と電気的に接続されるパッド17を露出させてソルダーレジスト層15bによって被覆されている。本実施形態の配線基板10はビルドアップ法によって形成したコアレス基板であるが、配線基板10の製造方法や配線基板10に形成する配線パターン12の積層数等が限定されるものではない。
ピン付き基板25も図7に示したピン付き基板20と同様に、配線基板10に形成されたパッド16と同一の平面配置にピン22を配列したものである。本実施の形態のピン付き基板25は、両面を平坦面として樹脂成形によって形成された樹脂基板26と一体にピン22を立設して形成されている。ピン22は一端部に形成されたヘッド部22aの端面(頂部面)が配線基板10に対向する側の樹脂基板26の面に面一に露出するように取り付けられ、ピン22の他端部は樹脂基板26から下方に延出する。
図1に示す半導体パッケージ40は、配線基板10に形成されたピン接続用のパッド16にはんだ18を供給し、配線基板10とピン付き基板25とを位置合わせし、はんだリフロー工程により、配線基板10とピン付き基板25とをはんだ接合して形成される。もちろん、配線基板10とピン付け基板25とを接合する接合材としてははんだ以外の導電シート等を含む導電材を使用することができる。
(半導体パッケージの実装構造)
図2、3は、半導体パッケージ40に半導体素子100を搭載した半導体装置をソケット50に装着する半導体パッケージの実装構造の例を示す。半導体装置は半導体パッケージ40に半導体素子100をフリップチップ接続によって搭載した例を示す。ソケット50は、半導体パッケージ40の本体部分を収容するセット部52とコンタクト54が形成されたベースプレート56とを備える。
セット部52には半導体パッケージ40の配線基板10とピン付き基板25とを収容するセット凹部52aと、ピン22を挿通するピン挿通孔52bが設けられている。ピン挿通孔52bは半導体パッケージ40に取り付けられたピン22と同一の平面配置に設けられ、ピン22の外径よりも若干大径に形成されている。ベースプレート56に設けられたコンタクト54はセット凹部52aに半導体パッケージ40を挿入した状態でピン22の先端が接触して電気的導通がとられる。
図2は、ソケット50に半導体パッケージ40を挿入開始した状態を示す。ソケット50のセット部52に形成されているセット凹部52aは半導体パッケージ40を外形合わせして位置決めする作用をなす。本実施形態の半導体パッケージ40においてはピン付き基板25が配線基板10よりも外形寸法が大きく、ピン付き基板25の外周側面が配線基板10の外周側面よりも外側に延出する形態に形成されているから、セット凹部52aはピン付き基板25の外周側面の寸法に合わせて形成される。すなわち、ソケット50のセット凹部52aは、ピン付き基板25の外形形状に合わせた平面形状に形成され、半導体パッケージ40をソケット50に装着する際に、ピン付き基板25の外側面がセット凹部52aの内側面52cによってガイドされて装着されるように設けられる。
ソケット50に半導体パッケージ40を装着する際には、図2に示すように、セット凹部52aの内側面52cにピン付き基板25の外側面を摺接させるようにして挿入してセットする。セット凹部52aにピン付き基板25を挿入開始した時点では、ピン22の先端がピン挿通孔52bにまで達しないようにし、ピン付き基板25の外側面がセット凹部52aの内側面52cにガイドされて位置決めされてさらに挿入されたところでピン挿通孔52bにピン22の先端が挿入されるようにする。これによって、セット凹部52aにピン付き基板25が確実に位置決めされたところでピン22がピン挿通孔52bに挿入される。ピン挿通孔52bはピン22の位置精度のばらつきを考慮してピン22の外径よりも若干大径に形成されているから確実にピン22をピン挿通孔52bに挿入することができる。
図3は、ソケット50のセット凹部52aにピン付き基板25の下面が当接した状態で、ソケット50に半導体パッケージ40が装着された状態を示す。ピン22はピン挿通孔52bを通過して、ベースプレート56に設けられたコンタクト54に接触する位置まで挿入されている。ピン付き基板25がセット凹部52aの内側面52cにガイドされることにより、半導体パッケージ40の位置ずれが防止され、半導体パッケージ40のピン22をコンタクト54に確実に接触させることができる。
配線基板10はピン付き基板25よりも外形寸法が小さく形成され、外周側面はピン付き基板25の外周側面よりも内側に位置しているから、セット凹部52aの内側面52cと配線基板10とが干渉することはない。
このように本実施形態の半導体パッケージ40をソケット50に実装する実装構造においては、ピン付き基板25の外形形状、具体的にはピン付き基板25を構成する樹脂基板26の外周側面を位置決め位置としてソケット50に装着される。
ピン付き基板25の外周側面の位置をソケット50に対する位置決め位置(ガイド位置)として半導体パッケージ40をソケット50に装着する方法によれば、半導体パッケージ40のピン位置のずれ量は、ピン付き基板25を製造する際の公差(ピン付き基板25の外形形成精度、ピン位置精度)のみによって規定され、従来のような、配線基板10とピン付き基板20とを接合する際の位置ずれや、配線基板10とピン付き基板20の製造公差が重畳的に位置ずれに作用するという問題が解消される。
なお、本実施形態の半導体パッケージ40では、ピン付け基板25の外周側面を半導体パッケージ40の位置決めに利用するから、配線基板10とピン付け基板25を接合した際に位置ずれしても、配線基板10の外周側面がピン付け基板25の外周側面よりも外側に突出しないようにする必要がある。このため、ピン付き基板25と配線基板10の外形寸法の差分を設定する際には、配線基板10とピン付き基板25とを接合する際に生じ得る最大の位置ずれ量よりも差分が大きくなるように設定する必要がある。
本実施形態の半導体パッケージ40のように、ピン付き基板25よりも配線基板10を小型に形成する場合には、ピン付き基板25の大きさには拘わらずに配線基板10の小型化を図ることができるという利点もある。
(ピン付き基板の製造方法)
図4は、本実施形態で使用しているピン付き基板25の製造方法を示す。ピン付き基板25は前述したように樹脂成形によって形成した樹脂基板26にピン22を一体的に立設して形成されている。樹脂成形によってピン付き基板25を形成するには、図4(a)に示すように、モールド用の金型の下型60にピン22をセットし、図4(b)に示すように、上型62と下型60とでピン22をクランプし、キャビティ66に樹脂を充填して樹脂成形すればよい(図4(c))。
図4(a)に示すように、下型60には、ピン付き基板25におけるピン22の平面配置に合わせてピン22をセットするセット穴60aを形成する。セット穴60aはピン22の軸部が摺入される内径に形成され、ピン22をセットした状態でヘッド部22aが下型60の平坦面に形成された成形面60bから上方に突出するようにセット穴60aの深さを設定する。下型60の成形面60bから上方に突出するピン22の突出部分が樹脂基板26の厚さに相当する部分となる。
図4(b)に示すように、上型62には樹脂が充填されるキャビティ66を構成するための凹部が形成され、凹部の内底面62a(下型60の成形面60bに対向する面)は平坦面に形成されている。上型62の凹部内面はモールド用のフィルム64によって被覆され、上型62と下型60とでピン22をクランプすることによってキャビティ66が形成され、その際にピン22のヘッド部22aの端面(頂部面)がフィルム64に接触するように設定する。
モールド用のフィルム64には、モールド金型の加熱温度に耐えられる耐熱性を有し、金型面および樹脂から容易に剥離し、樹脂成形用の凹部の内面にならって容易に変形する柔軟性および伸展性を有する材料、たとえばPTFE、ETFE、PET、FEPフィルム、フッ素含浸ガラスクロス、ポリプロピレンフィルム、ポリ塩化ビニリジン等が用いられる。また、フィルム64を凹部の内面にならうように上型62にエア吸着して支持した後、キャビティ66を減圧して樹脂70を充填することによって、樹脂中にボイドが混入することを防止して樹脂成形することができる。
図4(c)は、キャビティ66に樹脂70を充填して樹脂成形している状態である。樹脂70は上型62に設けられたゲート62bからキャビティ66に充填され、熱硬化される。ピン22のヘッド部22aの端面がモールド用のフィルム64によって被覆され、樹脂成形時にヘッド部22aの端面に樹脂70が侵入することが防止され、樹脂成形によって形成される樹脂基板26の上面と面一にヘッド部22aの端面が露出した状態で樹脂成形される。
本実施形態のピン付き基板25のように、樹脂成形によって形成する樹脂基板26は、配線基板10と同等もしくはそれ以上に外形寸法(外形精度)を高精度に規定することが可能であり、本実施形態の半導体パッケージ40のように、ピン付き基板25の外形位置を基準としてソケット50に装着して実装する製品に好適に利用することができる。
また、樹脂成形方法を利用してピン付き基板25を製造する方法は、所定の強度を有する樹脂材、たとえばエポキシ系の樹脂あるいはエポキシ系の樹脂に補強用にシリカやアルミナ等のフィラーを混入した樹脂材を使用することによって、配線基板10を補強する効果的な作用を得ることができる。また、樹脂基板26の厚さを選択することによってピン付き基板25の強度を調節することも可能である。また、樹脂基板26の外面に面一にヘッド部22aの端面を露出させる形態に形成することによって、ピン付き基板25の薄形化を図ることができる。
(半導体パッケージの他の構成例)
図5に、本発明に係る半導体パッケージの第2の実施の形態の構成を示す。本実施形態の半導体パッケージ41も図1に示す半導体パッケージ40と同様に、配線基板にピン付き基板を接合して構成される。第1の実施の形態の半導体パッケージは配線基板10の外形寸法にくらべてピン付き基板25の外形寸法を大きく設定し、配線基板10とピン付き基板25とを接合した状態で、ピン付き基板25の外周側面が配線基板10の外周側面よりも外側に延出する形態としたのに対して、本実施形態の半導体パッケージ41では配線基板10の外形寸法をピン付き基板25の0外形寸法よりも大きく設定し、配線基板10とピン付き基板25とを接合した状態で、配線基板10の外周側面がピン付き基板25の外周側面よりも外側に延出するように構成したことを特徴とする。
本実施形態の半導体パッケージ41における配線基板10およびピン付き基板25の構成は第1の実施の形態における配線基板10およびピン付き基板25の構成と変わらないので、各部の構成についての説明は省略する。
半導体パッケージ41では、配線基板10の外周側面がピン付き基板25の外周側面よりも外側に延出しているから、図6に示すように、半導体パッケージ41に半導体素子100を搭載して形成した半導体装置をソケット50に装着する際には、配線基板10のみが半導体パッケージ41をソケット50に対して位置決めする作用をなす。
図6では、配線基板10の外側面がソケット50のセット凹部52aの内側面52cに摺接して挿入されることによって、半導体パッケージ41がソケット50に位置決めされることを示す。この場合に、ピン付き基板25の外側面はセット凹部52aの内側面52cからは離間し、内側面52cとは干渉しない位置にある。
半導体パッケージ41はセット凹部52aに配線基板10を位置決めして挿入されることにより、セット部52に形成されたピン挿通孔52bにピン22が位置決めされて挿入され、ベースプレート56に設けられたコンタクト54にピン22が挿入されて電気的な導通がとられる。
配線基板10の製造工程においては、大判のワークについて所要の配線パターンを形成する等の工程の後に、スライサーによってワークから個片の製品として切り出しする。ワークを切り出しする際の切り出し位置は、ワークに設けられたマーキング位置を基準としてなされ、個片に形成された配線基板10の側面位置(外形寸法)は100μm以下といった高精度の単位で設定することが可能である。
第1の実施の形態における場合と同様に、本実施形態では、配線基板10の外形位置を基準位置として半導体パッケージ41がソケット50に位置決めされて装着されるから、半導体パッケージ41の位置決め精度は配線基板10の精度によって規定され、ピン付き基板25との相互位置による位置ずれを解消して装着することができる。
なお、ソケット50に半導体パッケージ40、41を装着する場合に、ピン付き基板25を基準として装着する第1の実施の形態においては、ピン22の位置精度はピン付き基板25の製造公差によるのに対して、配線基板10の外形位置を基準として位置出しする際には、配線基板10とピン付き基板25とを接合する際に生じる位置ずれによってピン22の位置ずれが生じる。この点で、第1の実施の形態の半導体パッケージ40の方が本実施形態の半導体パッケージ41よりも、より高精度にソケット50に装着させることができる。しかしながら、本実施形態の半導体パッケージ41においては、ピン付き基板25の製造公差が問題にならない点、配線基板10はきわめて高精度に外形加工できる点で、配線基板10とピン付き基板25から構成される半導体パッケージをソケットに位置決めして装着する構成として有効である。
なお、上記実施形態では、配線基板10に接合するピン付き基板25として、樹脂成形によって樹脂基板26とピン22とを一体成形したものを使用した例を示したが、本発明はピン付き基板として樹脂成形によって形成したものを使用する場合に限られるものではない。たとえば、図7に示した、基板24にピン22を貫通させて形成したピン付き基板20についても同様に適用される。また、樹脂成形によって形成したピン付き基板25を使用する場合も、ピン22のヘッド部22aを樹脂基板26の外面から突出させて樹脂成形する等、種々の形態に形成することが可能である。
半導体パッケージの第1の実施の形態の構成を示す断面図である。 半導体パッケージをソケットに装着する状態を示す断面図である。 半導体パッケージの実装構造を示す断面図である。 第1の実施の形態で用いるピン付き基板の製造方法を示す説明図である。 半導体パッケージの第2の実施の形態の構成を示す断面図である。 半導体パッケージの実装構造を示す断面図である。 従来の半導体パッケージの構成を示す断面図である。
符号の説明
10 配線基板
13 絶縁層
15a、15b ソルダーレジスト層
16 ピン接続用のパッド
18 はんだ
20、25 ピン付き基板
22 ピン
22a ヘッド部
26 樹脂基板
30、40、41 半導体パッケージ
50 ソケット
52 セット部
52a セット凹部
52b ピン挿通孔
52c 内側面
54 コンタクト
56 ベースプレート
60 下型
62 上型
70 樹脂
100 半導体素子

Claims (7)

  1. ピン接続用のパッドが形成された配線基板と、ピンが取り付けられたピン付き基板とが接合されて形成された半導体パッケージを、前記ピンと電気的に接続されるコンタクトが設けられたソケットに挿入して装着する半導体パッケージの実装構造であって、
    前記ソケットには、前記半導体パッケージが収容されるセット凹部が設けられ、
    前記半導体パッケージは、前記配線基板とピン付き基板の一方の外周側面が他方の外周側面よりも外側に延出して形成され、
    前記セット凹部の内側面に前記一方の外側面がガイドされて半導体パッケージがソケットに装着されていることを特徴とする半導体パッケージの実装構造。
  2. 前記半導体パッケージは、前記ピン付き基板が前記配線基板よりも外形形状が大きく、かつピン付き基板の外周側面が配線基板の外周側面よりも外側に延出して形成され、
    前記セット凹部の内側面に前記ピン付き基板の外側面がガイドされて半導体パッケージが装着されていることを特徴とする請求項1記載の半導体パッケージの実装構造。
  3. 前記ピン付き基板は、樹脂成形によって形成された樹脂基板に一体にピンが立設されて形成されていることを特徴とする請求項2記載の半導体パッケージの実装構造。
  4. 前記半導体パッケージは、前記配線基板が前記ピン付き基板よりも外形形状が大きく、かつ配線基板の外周側面がピン付き基板の外周側面よりも外側に延出して形成され、
    前記セット凹部の内側面に前記配線基板の外側面がガイドされて半導体パッケージが装着されていることを特徴とする請求項1記載の半導体パッケージの実装構造。
  5. 請求項2記載の半導体パッケージの実装構造において使用される半導体パッケージであって、
    前記ピン付き基板が前記配線基板よりも外形形状が大きく、かつピン付き基板の外周側面が配線基板の外周側面よりも外側に延出して形成されていることを特徴とする半導体パッケージ。
  6. 前記ピン付き基板は、樹脂成形によって形成された樹脂基板に一体にピンが立設されて形成されていることを特徴とする請求項5記載の半導体パッケージ。
  7. 請求項4記載の半導体パッケージの実装構造において使用される半導体パッケージであって、
    前記配線基板が前記ピン付き基板よりも外形形状が大きく、かつ配線基板の外周側面がピン付き基板の外周側面よりも外側に延出して形成されていることを特徴とする半導体パッケージ。
JP2007177958A 2007-07-06 2007-07-06 半導体パッケージの実装構造および半導体パッケージ Active JP4892425B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2007177958A JP4892425B2 (ja) 2007-07-06 2007-07-06 半導体パッケージの実装構造および半導体パッケージ

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2007177958A JP4892425B2 (ja) 2007-07-06 2007-07-06 半導体パッケージの実装構造および半導体パッケージ

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2011108068A Division JP5242736B2 (ja) 2011-05-13 2011-05-13 半導体パッケージの実装構造

Publications (3)

Publication Number Publication Date
JP2009016634A true JP2009016634A (ja) 2009-01-22
JP2009016634A5 JP2009016634A5 (ja) 2010-05-13
JP4892425B2 JP4892425B2 (ja) 2012-03-07

Family

ID=40357169

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007177958A Active JP4892425B2 (ja) 2007-07-06 2007-07-06 半導体パッケージの実装構造および半導体パッケージ

Country Status (1)

Country Link
JP (1) JP4892425B2 (ja)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2088177A2 (en) 2008-02-06 2009-08-12 FUJIFILM Corporation Ink composition, inkjet recording method, and printed material
JP2014045070A (ja) * 2012-08-27 2014-03-13 Fujitsu Ltd 電子装置、電子装置の製造方法、および電子部品の単体試験方法
CN109148421A (zh) * 2018-08-31 2019-01-04 成都天箭科技股份有限公司 一种微波单片集成电路接地结构及其安装工艺
CN111192858A (zh) * 2018-10-28 2020-05-22 台湾积体电路制造股份有限公司 半导体封装件及其制造方法
CN116364660A (zh) * 2023-05-24 2023-06-30 冯倩 一种集成电路封装定位装置及定位方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6317548A (ja) * 1986-07-09 1988-01-25 Fujitsu Ltd 半導体パツケ−ジ及びその製造方法
JPH07106461A (ja) * 1993-09-24 1995-04-21 Augat Inc リードピンキャリア
JPH08271578A (ja) * 1995-03-30 1996-10-18 Toshiba Corp 半導体装置のテストソケット
JPH11185915A (ja) * 1997-12-22 1999-07-09 Toyo Commun Equip Co Ltd エリアアレイパッケージ用ソケット
JP2001168243A (ja) * 1999-12-06 2001-06-22 Ibiden Co Ltd 電子部品モジュール、及びその製造方法等
JP2003123922A (ja) * 2001-10-11 2003-04-25 Sony Corp 半導体装置とソケットまたは実装基板との接続構造

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6317548A (ja) * 1986-07-09 1988-01-25 Fujitsu Ltd 半導体パツケ−ジ及びその製造方法
JPH07106461A (ja) * 1993-09-24 1995-04-21 Augat Inc リードピンキャリア
JPH08271578A (ja) * 1995-03-30 1996-10-18 Toshiba Corp 半導体装置のテストソケット
JPH11185915A (ja) * 1997-12-22 1999-07-09 Toyo Commun Equip Co Ltd エリアアレイパッケージ用ソケット
JP2001168243A (ja) * 1999-12-06 2001-06-22 Ibiden Co Ltd 電子部品モジュール、及びその製造方法等
JP2003123922A (ja) * 2001-10-11 2003-04-25 Sony Corp 半導体装置とソケットまたは実装基板との接続構造

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2088177A2 (en) 2008-02-06 2009-08-12 FUJIFILM Corporation Ink composition, inkjet recording method, and printed material
JP2014045070A (ja) * 2012-08-27 2014-03-13 Fujitsu Ltd 電子装置、電子装置の製造方法、および電子部品の単体試験方法
CN109148421A (zh) * 2018-08-31 2019-01-04 成都天箭科技股份有限公司 一种微波单片集成电路接地结构及其安装工艺
CN111192858A (zh) * 2018-10-28 2020-05-22 台湾积体电路制造股份有限公司 半导体封装件及其制造方法
CN111192858B (zh) * 2018-10-28 2023-05-16 台湾积体电路制造股份有限公司 半导体封装件及其制造方法
CN116364660A (zh) * 2023-05-24 2023-06-30 冯倩 一种集成电路封装定位装置及定位方法
CN116364660B (zh) * 2023-05-24 2023-11-28 浙江常淳科技有限公司 一种集成电路封装定位装置及定位方法

Also Published As

Publication number Publication date
JP4892425B2 (ja) 2012-03-07

Similar Documents

Publication Publication Date Title
KR100791203B1 (ko) 다단구성 반도체모듈 및 그 제조방법
US6900535B2 (en) BGA/LGA with built in heat slug/spreader
US7420128B2 (en) Electronic component embedded substrate and method for manufacturing the same
US8379401B2 (en) Wiring board, method of manufacturing the same, and semiconductor device having wiring board
JP5672370B2 (ja) 半導体モジュールおよびその製造方法
US20070193027A1 (en) Method of manufacturing circuit device
US20070035021A1 (en) Printed circuit board and electronic apparatus including printed circuit board
US20060151206A1 (en) Semiconductor device and manufacturing method therefor
US20150062854A1 (en) Electronic component module and method of manufacturing the same
KR20130014122A (ko) 전자 소자 내장 인쇄회로기판 및 그 제조방법
JP4892425B2 (ja) 半導体パッケージの実装構造および半導体パッケージ
US20100320594A1 (en) Semiconductor device with reinforcement plate and method of forming same
JP2010232333A (ja) 半導体装置及びその製造方法、並びに電子装置
JP2003197655A (ja) 半導体装置の製造方法及び半導体装置製造用金型及び半導体装置及びその実装方法
JP5175489B2 (ja) 半導体パッケージの製造方法
JP2009135391A (ja) 電子装置およびその製造方法
JP2008205169A (ja) マイクロボールマウンタ用の振込みマスク
JP4334335B2 (ja) 混成集積回路装置の製造方法
JP5242736B2 (ja) 半導体パッケージの実装構造
US9633923B2 (en) Electronic device module and manufacturing method thereof
KR101130608B1 (ko) 반도체 패키지 및 그 제조방법
KR20100117975A (ko) 임베디드 회로 기판 및 그 제조 방법
JP2008311508A (ja) 電子部品パッケージおよびその製造方法
JP4097187B2 (ja) コネクターおよびその実装構造
KR101760668B1 (ko) 서로 다른 두께로 구성된 다수의 전자소자의 내장이 가능한 임베디드 인쇄회로기판의 제조 공법

Legal Events

Date Code Title Description
A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100326

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20100326

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20100716

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110322

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110513

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20111206

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20111219

R150 Certificate of patent or registration of utility model

Ref document number: 4892425

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20141222

Year of fee payment: 3