JPS6317548A - 半導体パツケ−ジ及びその製造方法 - Google Patents
半導体パツケ−ジ及びその製造方法Info
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- JPS6317548A JPS6317548A JP16224086A JP16224086A JPS6317548A JP S6317548 A JPS6317548 A JP S6317548A JP 16224086 A JP16224086 A JP 16224086A JP 16224086 A JP16224086 A JP 16224086A JP S6317548 A JPS6317548 A JP S6317548A
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- 239000004065 semiconductor Substances 0.000 title claims description 24
- 239000011347 resin Substances 0.000 claims abstract description 24
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
- H01L21/486—Via connections through the substrate with or without pins
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3157—Partial encapsulation or coating
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
複数のピンとヒートシンクをモールド樹脂にて一体に成
形し、このピン及びヒートシンクがモールド樹脂にて覆
われている半導体チップ搭載側の面を研磨して露出させ
てその面にインナーリードを設け、ヒートシンクを裏面
に突出させた半導体パッケージ及びその製造方法。
形し、このピン及びヒートシンクがモールド樹脂にて覆
われている半導体チップ搭載側の面を研磨して露出させ
てその面にインナーリードを設け、ヒートシンクを裏面
に突出させた半導体パッケージ及びその製造方法。
本発明は、ＰＧＡ （ピン・グリッド・アレイ）装置に
使用するパフケージ及びその製造方法に関するものであ
る。
使用するパフケージ及びその製造方法に関するものであ
る。
ＰＧＡ装置にはグリーンシートを積層して焼結したパッ
ケージを使用しているが、このパフケージはヒートシン
クがグリーンシートに埋め込まれていて放熱性能が悪く
、パッケージの価格が非常に高価なために、ＰＧＡ装置
の普及の障害となっており、低コストのパッケージの出
現が要望されている。
ケージを使用しているが、このパフケージはヒートシン
クがグリーンシートに埋め込まれていて放熱性能が悪く
、パッケージの価格が非常に高価なために、ＰＧＡ装置
の普及の障害となっており、低コストのパッケージの出
現が要望されている。
従来のＰＧＡ装置に使用するパフケージは第６図に示す
ように、積層したグリーンシート２３にピン２１とヒー
トシンク２２とを埋め込んで焼結成形し、ピン２１とヒ
ートシンク２２とが埋め込まれたグ１７−ンシート２３
の半導体チップ搭載側の面２４上に、メタライズ加工に
よりインナーリード２８を形成したセラミックパッケー
ジである。
ように、積層したグリーンシート２３にピン２１とヒー
トシンク２２とを埋め込んで焼結成形し、ピン２１とヒ
ートシンク２２とが埋め込まれたグ１７−ンシート２３
の半導体チップ搭載側の面２４上に、メタライズ加工に
よりインナーリード２８を形成したセラミックパッケー
ジである。
以上説明の従来のＰＧＡ装置に使用するパンケージで問
題となるのは、ヒートシンクがグリーンシートに埋め込
まれているので、放熱性能が悪いことと、グリーンシー
トを使用したセラミックパッケージの価格が、ピン数の
増加に伴なう歩留低下のために益々高価になり、ＰＧＡ
装置の普及の障害となっていることである。
題となるのは、ヒートシンクがグリーンシートに埋め込
まれているので、放熱性能が悪いことと、グリーンシー
トを使用したセラミックパッケージの価格が、ピン数の
増加に伴なう歩留低下のために益々高価になり、ＰＧＡ
装置の普及の障害となっていることである。
本発明は以上のような状況から放熱性能の良いモールド
樹脂を使用した安価なパッケージの提供を目的としたも
のである。
樹脂を使用した安価なパッケージの提供を目的としたも
のである。
上記問題点は、複数のピンとヒートシンクをモールド樹
脂にて一体に成形し、半導体チップ搭載側の面を研磨し
てピンとヒートシンクを露出させ、そこにメタライズ加
工によりインナーリードを形成した本発明の半導体パフ
ケージ及びその製造方法によって解決される。
脂にて一体に成形し、半導体チップ搭載側の面を研磨し
てピンとヒートシンクを露出させ、そこにメタライズ加
工によりインナーリードを形成した本発明の半導体パフ
ケージ及びその製造方法によって解決される。
即ち本発明においては、パフケージの裏面に突出したヒ
ートシンクによる熱放散が増大し、同一サイズのパッケ
ージを使用する場合には利用範囲が拡大する。
ートシンクによる熱放散が増大し、同一サイズのパッケ
ージを使用する場合には利用範囲が拡大する。
又、通常のモールド技術により製作した金型を用いてパ
ッケージを大量生産することが可能となるので、パッケ
ージの価格を大幅に低下させることが可能となる。
ッケージを大量生産することが可能となるので、パッケ
ージの価格を大幅に低下させることが可能となる。
以下第１図〜第５図について本発明の一実施例を説明す
る。
る。
第１図は本発明による一実施例を示す側断面図テアリ、
ピン１とヒートシンク２はモールｔｌ［３により埋没し
て一体化しており、半導体チップ搭載側の面４はピンｌ
及びヒートシンク２が露出するまで物理的或いは化学的
な方法で研磨されていて、インナーリード８がメタライ
ズ加工により厚膜形成されてピン１と接続している。
ピン１とヒートシンク２はモールｔｌ［３により埋没し
て一体化しており、半導体チップ搭載側の面４はピンｌ
及びヒートシンク２が露出するまで物理的或いは化学的
な方法で研磨されていて、インナーリード８がメタライ
ズ加工により厚膜形成されてピン１と接続している。
第２図は本発明による半導体パッケージを製造する金型
の側断面図であり、図において下部金型６には、複数の
上部にテーバ部６ｂを有するビン用孔６ａが穿孔されて
おり、中央にはヒートシンク位置決め用窪み（６ｃ）が
ある。上部金型５にはパッケージの外形に相当する空洞
（キャビティ）があり、側面には樹脂を注入するゲート
７が設けられ”ζいる。実用のモールド金型は複数の空
洞（キャビティ）を有しており、同時に複数のパッケー
ジが量産可能である。
の側断面図であり、図において下部金型６には、複数の
上部にテーバ部６ｂを有するビン用孔６ａが穿孔されて
おり、中央にはヒートシンク位置決め用窪み（６ｃ）が
ある。上部金型５にはパッケージの外形に相当する空洞
（キャビティ）があり、側面には樹脂を注入するゲート
７が設けられ”ζいる。実用のモールド金型は複数の空
洞（キャビティ）を有しており、同時に複数のパッケー
ジが量産可能である。
製造に当たっては第３図に示すように、まづピン１を下
部金型６のピン用孔６ａに挿入し、次にヒートシンク２
を下部金型６のヒートシンク位置決め用窪み（６ｃ）に
いれる。次に上部金型５と下部金型６を接合し、上部金
型５の底面５ａでピン１の頭を押さえてピン１の大径部
１ａをピン用孔６ａのテーパ部６ｂに押しつけ、モール
ド樹脂をゲート７がら注入する。注入されたモールド樹
脂は上部金型５の空洞（キャビティ）に充満しパッケー
ジが成形される。
部金型６のピン用孔６ａに挿入し、次にヒートシンク２
を下部金型６のヒートシンク位置決め用窪み（６ｃ）に
いれる。次に上部金型５と下部金型６を接合し、上部金
型５の底面５ａでピン１の頭を押さえてピン１の大径部
１ａをピン用孔６ａのテーパ部６ｂに押しつけ、モール
ド樹脂をゲート７がら注入する。注入されたモールド樹
脂は上部金型５の空洞（キャビティ）に充満しパッケー
ジが成形される。
以上でモールド工程を終わり、金型より取り出したパッ
ケージの半導体チップ搭載側の面４では、ピン１とヒー
トシンク２の表面をモールド樹脂の薄膜が覆っている。
ケージの半導体チップ搭載側の面４では、ピン１とヒー
トシンク２の表面をモールド樹脂の薄膜が覆っている。
ここで半導体チップ搭載側の面４のモールド樹脂の薄膜
を物理的或いは化学的な方法で研磨する。
を物理的或いは化学的な方法で研磨する。
ピン１やヒートシンク２が露出した半導体チップ搭載側
の面４に、インナーリード８をメタライズ加工により厚
膜形成し、ピン１と接続する。
の面４に、インナーリード８をメタライズ加工により厚
膜形成し、ピン１と接続する。
なお、ピン１のモールド樹脂３に埋没する部分に鍔を設
けることによりピン１のモールド樹脂３に対する固着を
確実にすることができる。
けることによりピン１のモールド樹脂３に対する固着を
確実にすることができる。
また、下部金型６のピン用孔６ａのピン１の先端部近傍
にテーバ部を設け、それ以下のピン用孔６ａを更に細く
して、ピン１先端部でのピン用孔６ａとピン１の偏心量
を減少させると、ピン１の垂直度を良好にすることが可
能となる。
にテーバ部を設け、それ以下のピン用孔６ａを更に細く
して、ピン１先端部でのピン用孔６ａとピン１の偏心量
を減少させると、ピン１の垂直度を良好にすることが可
能となる。
本発明の半導体パッケージは第４図に示すように、アセ
ンブリ工程で半導体チップをヒートシンク２に固着し、
半導体チップのランド（取り出し電極）とインナーリー
ド８とをワイヤ１０で配線し、第５図に示すように、金
属製の外キャップｌｌａ、樹脂製の樹脂キャップｌｌｂ
及びセラミック製の内キャップＩｌｃよりなるキャップ
１１により封止して半導体装置として完成する。
ンブリ工程で半導体チップをヒートシンク２に固着し、
半導体チップのランド（取り出し電極）とインナーリー
ド８とをワイヤ１０で配線し、第５図に示すように、金
属製の外キャップｌｌａ、樹脂製の樹脂キャップｌｌｂ
及びセラミック製の内キャップＩｌｃよりなるキャップ
１１により封止して半導体装置として完成する。
以上説明したように本発明によれば、ヒートシンクがパ
ッケージの下面に露出しているため、ＩＣチップの放熱
性能が非常に良くなっているので利用範囲が拡大する。
ッケージの下面に露出しているため、ＩＣチップの放熱
性能が非常に良くなっているので利用範囲が拡大する。
又、従来より行なわれている通常のモールド技術により
、モールド樹脂製のパッケージを大量生産により安価に
製造し、それをＰＧＡ装置に使用できるので、ＰＧＡ装
置の普及に対して工業的に極めて有用である。
、モールド樹脂製のパッケージを大量生産により安価に
製造し、それをＰＧＡ装置に使用できるので、ＰＧＡ装
置の普及に対して工業的に極めて有用である。
第１図は本発明による一実施例を示す側断面図、第２図
は本発明による半導体パフケージを製造する金型の側断
面図、 第３図は本発明による一実施例のモールド樹脂注入状態
を示す側断面図、 第４図は本発明による一実施例の組み立て状態を示す斜
視図、 第５図は本発明による一実施例の完成半導体装置の側断
面図、 第６図は従来のグリーンシートによるセラミックタイプ
のパッケージを示す斜視図、 である。 図において、 １はピン、 １ａは太径部、 ２はヒートシンク、 ３はモールド樹脂、４は半導体チ
ップ搭載側の面、 ５は上部金型、 ５ａは底面、 ６は下部金型、 ６ａはピン用孔、６ｂはテーパ部
、 ６ｃは位置決め用窪み、７はゲート、
８はインナーリード、９は半導体チップ、 １０はワ
イヤ、 １１はキャンプ、１１ａは外キャップ、１１ｂは樹脂キ
ャップ、ｌｌｃは内キャップ、第１図 本発明による半導体パッケージを恥する金型の側断面図
男２図 下部金型６ 第３図 ヒートシンク２ 第５図
は本発明による半導体パフケージを製造する金型の側断
面図、 第３図は本発明による一実施例のモールド樹脂注入状態
を示す側断面図、 第４図は本発明による一実施例の組み立て状態を示す斜
視図、 第５図は本発明による一実施例の完成半導体装置の側断
面図、 第６図は従来のグリーンシートによるセラミックタイプ
のパッケージを示す斜視図、 である。 図において、 １はピン、 １ａは太径部、 ２はヒートシンク、 ３はモールド樹脂、４は半導体チ
ップ搭載側の面、 ５は上部金型、 ５ａは底面、 ６は下部金型、 ６ａはピン用孔、６ｂはテーパ部
、 ６ｃは位置決め用窪み、７はゲート、
８はインナーリード、９は半導体チップ、 １０はワ
イヤ、 １１はキャンプ、１１ａは外キャップ、１１ｂは樹脂キ
ャップ、ｌｌｃは内キャップ、第１図 本発明による半導体パッケージを恥する金型の側断面図
男２図 下部金型６ 第３図 ヒートシンク２ 第５図
Claims (2)
- （１）複数のピン（１）と半導体チップ搭載用のヒート
シンク（２）がモールド樹脂（３）にて一体化して形成
され、該モールド樹脂（３）の半導体チップ搭載側の面
（４）に該ピン（１）と該ヒートシンク（２）とが露出
され、該ヒートシンク（２）が裏面に突出されてなるこ
とを特徴とする半導体パッケージ。 - （２）下部金型（６）に設けられた複数のピン用孔（６
ａ）及びヒートシンクの位置決め用窪み（６ｃ）に、ピ
ン（１）及びヒートシンク（２）を挿入した後、上部金
型（５）と下部金型（６）とを接合し、モールド樹脂を
注入してパッケージを成形する工程を含むことを特徴と
する半導体パッケージの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16224086A JPS6317548A (ja) | 1986-07-09 | 1986-07-09 | 半導体パツケ−ジ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16224086A JPS6317548A (ja) | 1986-07-09 | 1986-07-09 | 半導体パツケ−ジ及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6317548A true JPS6317548A (ja) | 1988-01-25 |
Family
ID=15750648
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16224086A Pending JPS6317548A (ja) | 1986-07-09 | 1986-07-09 | 半導体パツケ−ジ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6317548A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100794494B1 (ko) | 2006-12-11 | 2008-01-16 | 주식회사 고려반도체시스템 | 멤스기술을 이용한 반도체 소자 제조설비의 볼납어태치툴용이젝트 핀의 제조방법 및 그 이젝트 핀 |
| JP2009016634A (ja) * | 2007-07-06 | 2009-01-22 | Shinko Electric Ind Co Ltd | 半導体パッケージの実装構造およびこれに用いる半導体パッケージ |
| JP2011151427A (ja) * | 2011-05-13 | 2011-08-04 | Shinko Electric Ind Co Ltd | 半導体パッケージおよび半導体パッケージの実装構造 |
-
1986
- 1986-07-09 JP JP16224086A patent/JPS6317548A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100794494B1 (ko) | 2006-12-11 | 2008-01-16 | 주식회사 고려반도체시스템 | 멤스기술을 이용한 반도체 소자 제조설비의 볼납어태치툴용이젝트 핀의 제조방법 및 그 이젝트 핀 |
| JP2009016634A (ja) * | 2007-07-06 | 2009-01-22 | Shinko Electric Ind Co Ltd | 半導体パッケージの実装構造およびこれに用いる半導体パッケージ |
| JP2011151427A (ja) * | 2011-05-13 | 2011-08-04 | Shinko Electric Ind Co Ltd | 半導体パッケージおよび半導体パッケージの実装構造 |
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