JP2009015345A - 画素回路及び画素回路の駆動方法 - Google Patents
画素回路及び画素回路の駆動方法 Download PDFInfo
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Abstract
【解決手段】本発明は、前記駆動トランジスタをダイオード接続するn型トランジスタと、信号線および制御線の数を削減する手段とを有する画素回路を提供する。
【選択図】図4
Description
好ましくは、前記第3および第4のトランジスタはp型トランジスタであり、これらのゲート端子は前記第2の制御信号を受け取るよう配列される。より好ましくは、データ信号線ならびに前記駆動トランジスタおよび前記第4のトランジスタの間の第3のノードの間に、第5のトランジスタが接続される。前記第5のトランジスタはn型トランジスタでもよく、前記第2の制御信号を受け取るゲート端子を含んでもよい。
図4に示すように、本発明の第1の実施形態に係る画素回路50は、第1の容量素子56の第1の端子に接続された第1のノード54を備えた第1のレール52を含む。前記第1の容量素子56の第2の端子は、第2のノード58(newdg)に接続される。前記第2のノード58は、第1のn型トランジスタ60のソース端子と、第3のノード62とに接続された。前記第1のn型トランジスタ60は、ゲート端子と、第2のレール64とに接続されるドレイン端子とを含む。
Claims (33)
- 電源線および基準線の間に直列に接続された第1のトランジスタおよびコンデンサ容量素子と、ここで前記第1のトランジスタのゲート端子は第1の制御信号を受け取るよう配置され、
前記電源線およびもう一つの線の間に直列に接続された駆動トランジスタおよび発光装置素子と、ここで前記駆動トランジスタは、前記第1のトランジスタおよび前記コンデンサ容量素子の間の第1のノードに接続されたゲート端子と、データ信号を受け取る第1の端子とを備え、
第2のトランジスタと、ここで前記第2のトランジスタは、前記第2のトランジスタのゲート端子において受け取られた第2の制御信号に応じて前記駆動トランジスタをダイオード接続するよう配列され、これにより前記データ信号は、ダイオード接続され前記第1のノードに保持された場合に前記駆動トランジスタを介して渡され、前記第2のトランジスタはn型トランジスタである、を含む画素回路。 - 請求項1に記載の画素回路において、前記電源線および前記駆動トランジスタの間に直列に接続された第3のトランジスタと、前記発光装置素子および前記駆動トランジスタの間に直列に接続された第4のトランジスタとをさらに含み、ここで前記駆動トランジスタおよび前記第3のトランジスタの間の第2のノードにおいて、前記第2のトランジスタの一つの端子が、前記駆動トランジスタの第2の端子に接続された画素回路。
- 請求項2に記載の画素回路において、前記第3および第4のトランジスタはp型トランジスタであり、これらのゲート端子は前記第2の制御信号を受け取るよう配列される画素回路。
- 請求項2または3に記載の画素回路において、データ信号線ならびに前記駆動トランジスタおよび前記第4のトランジスタのとの間の第3のノードの間に接続された第5のトランジスタをさらに含む画素回路。
- 請求項4に記載の画素回路において、前記第5のトランジスタはn型トランジスタであり、前記第2の制御信号を受け取るゲート端子を含む画素回路。
- 請求項2から5のいずれかに記載の画素回路において、前記第5のトランジスタおよび前記発光装置素子の間に直列に接続された第6のトランジスタをさらに含み、ここで前記第6のトランジスタは、前記第1のトランジスタとは逆の型であり、前記第1の制御信号を受け取るゲート端子を備える画素回路。
- 請求項1から6のいずれかに記載の画素回路において、前記駆動トランジスタの前記ゲート端子および前記第1のノードの間に直列に接続された第7のトランジスタと、前記電源線ならびに前記第7のトランジスタの一つの端子および前記駆動トランジスタの前記ゲート端子の間の第4のノードの間に接続された第8のトランジスタとをさらに含み、ここで前記第8のトランジスタは前記第1のトランジスタと同じ型であり、前記第7のトランジスタは前記第1のトランジスタとは逆の型であり、前記第7および第8のトランジスタのゲート端子は前記第1の制御信号を受け取るよう配置される画素回路。
- 請求項1から6のいずれかに記載の画素回路において、前記第1のノード、および前記駆動トランジスタの前記ゲート端子に接続された前記第2のトランジスタの前記端子の間に接続された第9のトランジスタと、前記第1のノード、および前記駆動トランジスタの第2の端子に接続された前記第2のトランジスタのもう一方の端子の間に接続された第10のトランジスタとをさらに含み、ここで前記第9のトランジスタはp型トランジスタであり、前記第10のトランジスタはn型トランジスタであり、前記第9および第10のトランジスタのゲート端子は、それぞれ前記第1および第2の制御信号を受け取るよう配置される画素回路。
- 電流駆動素子を駆動する画素回路であって、
伝導状態導電状態が前記電流駆動素子に供給される駆動電流の電流レベルに対応する第1のトランジスタと、ここで前記第1のトランジスタは、第1のゲート端子と、第1の端子と、第2の端子とを備え、
第2のゲート端子を備える第2のトランジスタと、
前記第1のゲート端子ならびに前記第1の端子および前記第2の端子の一方の間の電気接続を制御するよう配置された第3のトランジスタと、ここで前記第3のトランジスタは第3のゲート端子を備え、を含み、
前記第1の端子は、前記第2のトランジスタを介してデータ信号を受け取るよう配列され、ここで前記データ信号は前記第1のトランジスタの前記伝導状態導電状態を決定するものであり、
前記第1のトランジスタの伝導型導電型は、前記第2のトランジスタの伝導型導電型とは異なるものである画素回路。 - 電流駆動素子を駆動する画素回路であって、
伝導導電状態が前記電流駆動素子に供給される駆動電流の電流レベルに対応する第1のトランジスタと、ここで前記第1のトランジスタは、第1のゲート端子と、第1の端子と、第2の端子とを備え、
第2のゲート端子を備える第2のトランジスタと、
前記第1のゲート端子ならびに前記第1の端子および前記第2の端子の一方の間の電気接続を制御するよう配置された第3のトランジスタと、ここで前記第3のトランジスタは第3のゲート端子を備え、を含み、
前記第1の端子は、前記第2のトランジスタを介してデータ信号を受け取るよう配列され、ここで前記データ信号は前記第1のトランジスタの前記導電伝導状態を決定するものであり、
前記第1のトランジスタの伝導型導電型は、前記第3のトランジスタの伝導型導電型とは異なるものである画素回路。 - 請求項9または10に記載の画素回路において、
前記電流駆動素子および前記第1のトランジスタの間に直列に接続され、第4のゲート端子を備える第4のトランジスタをさらに含む画素回路。 - 請求項11に記載の画素回路において、
前記第4のトランジスタの伝導型導電型は、前記第2のトランジスタの伝導型導電型とは異なるものである画素回路。 - 請求項11または12に記載の画素回路において、
前記第1のトランジスタおよび前記駆動電流が前記第1のトランジスタを介して前記電流駆動素子に供給される電源線の間に直列に接続され、第5のゲート端子を備える第5のトランジスタをさらに含む画素回路。 - 請求項13に記載の画素回路において、
前記第4のトランジスタの伝導型導電型は、前記第5のトランジスタの伝導型導電型と同じである画素回路。 - 請求項9または10に記載の画素回路において、前記第1のトランジスタの伝導型導電型はp型である画素回路。
- 請求項11に記載の画素回路において、
前記第4のゲート端子、前記第2のゲート端子、および前記第3のゲート端子は、一つの信号線に接続される画素回路。 - 請求項13に記載の画素回路において、
前記第5のゲート端子、前記第2のゲート端子、および前記第3のゲート端子は、一つの信号線に接続される画素回路。 - 請求項13に記載の画素回路において、
前記第4のトランジスタおよび前記電流駆動素子の間に直列に接続された第6のトランジスタをさらに含む画素回路。 - 請求項9から18のいずれかに記載の画素回路において、前記第1のゲートがコンデンサ容量素子を介して電源供給線に接続された画素回路。
- 請求項19に記載の画素回路において、前記第1のゲートおよび前記第1のコンデンサ容量素子の間に接続された第7のトランジスタをさらに含む画素回路。
- 請求項20に記載の画素回路において、前記電源線および前記第1のゲートの間に直接接続された第8のトランジスタをさらに含む画素回路。
- 請求項20に記載の画素回路において、前記コンデンサ容量素子および前記第2の端子の間に接続された第9のトランジスタをさらに含む画素回路。
- 請求項1から22のいずれかに記載の画素回路を複数含む、表示装置。
- 請求項23に記載の表示装置において、少なくとも、マトリクス状の第1の信号線と、第2の信号線と、第3の信号線と、データ信号線とからなり、前記第1の制御信号線は第1の画素回路に第1の制御信号を供給し、前記第2の制御信号線は前記第1の画素回路に第2の制御信号を供給し、ここで第2の画素回路への第1の制御信号は前記第2の制御線によって供給される前記第1の画素回路への前記第2の制御信号であり、前記第3の制御線は前記第2の画素回路に第2の制御信号を供給する表示装置。
- 画素回路の駆動方法であって、
第1の制御信号を印加することにより、電源線および基準線の間に接続され、第1のコンデンサ容量素子に直列に接続された第1のトランジスタをオンにし、
第2の制御信号を印加することにより、第2のトランジスタをオンにし駆動トランジスタをダイオード接続し、ここで前記第2のトランジスタはn型トランジスタであり、前記駆動トランジスタは前記電源供給線およびもう一つの線の間の発光装置発光素子に直列に接続され、前記駆動トランジスタのゲート端子は前記第1のトランジスタおよび前記第1のコンデンサ容量素子の間の第1のノードに接続され、前記駆動トランジスタの第1の端子はデータ信号を受け取るよう配置され、
前記第1の制御信号を印加することにより、前記第1のトランジスタをオフにし、
前記データ信号を前記駆動トランジスタの前記第1の端子に印加し、
前記第2の制御信号を印加することにより、前記第2のトランジスタをオフにすることを含む、画素回路の駆動方法。 - 請求項25に記載の方法において、
前記第2の制御信号を、前記電源線および前記駆動トランジスタの間に直列に接続された第3のトランジスタに印加し、前記発光装置発光素子および前記駆動トランジスタの間に直列に接続された第4のトランジスタに印加することにより、前記第2のトランジスタをオンにする間は前記第3および第4のトランジスタをオフにし、前記第2のトランジスタをオフにする間は前記第3および第4のトランジスタをオンにすることをさらに含み、ここで前記駆動トランジスタおよび前記第3のトランジスタの間の第2のノードにおいて、前記第2のトランジスタの一つの端子が前記駆動トランジスタの一つの端子に接続される方法。 - 請求項26に記載の方法において、前記第3および第4のトランジスタはp型トランジスタである方法。
- 請求項26または27に記載の方法において、
前記第2の制御信号を、データ信号線ならびに前記駆動トランジスタおよび前記第4のトランジスタの間の第3のノードの間に接続された、第5のトランジスタに印加することにより、前記第2のトランジスタをオンにする間は前記第5のトランジスタをオンにし、前記第2のトランジスタをオフにする間は前記第5のトランジスタをオフにすることをさらに含む方法。 - 請求項26から28のいずれかに記載の方法において、
前記第1の制御信号を、前記第4のトランジスタおよび前記発光装置発光素子の間に直列に接続された、第6のトランジスタに印加することにより、前記第1のトランジスタをオンにする間は前記第6のトランジスタをオフにすることをさらに含み、ここで前記第6のトランジスタは前記第1のトランジスタとは逆の型である方法。 - 請求項25から29のいずれかに記載の方法において、
前記第1の制御信号を、前記駆動トランジスタの前記ゲート端子および前記第1のノードの間に直列に接続された、第7のトランジスタに印加し、前記電源供給線ならびに前記第7のトランジスタの一つの端子および前記駆動トランジスタの前記ゲート端子の間の第4のノードの間に接続された、第8のトランジスタに印加することにより、前記第1のトランジスタをオンにする間は前記第7のトランジスタをオフにし前記第8のトランジスタをオンにすることをさらに含み、ここで前記第8のトランジスタは前記第1のトランジスタと同じ型であり、前記第7のトランジスタは前記第1のトランジスタとは逆の型である方法。 - 請求項25から30のいずれかに記載の方法において、
前記第1の制御信号を、前記第1のノードおよび前記駆動トランジスタの前記ゲート端子に接続された前記第2のトランジスタの前記端子の間に接続された、第9のトランジスタに印加し、前記第2の制御信号を、前記第1のノードおよび前記駆動トランジスタの第2の端子に接続された前記第2のトランジスタのもう一方の端子との間に接続された、第10のトランジスタに印加することにより、前記第1のトランジスタをオンにする間は前記第9のトランジスタをオフにし、前記第2のトランジスタをオンにする間は前記第10のトランジスタをオンにすることをさらに含み、ここで前記第9のトランジスタはp型トランジスタであり、前記第10のトランジスタはn型トランジスタである方法。 - 請求項25から27のいずれかに記載の方法において、前記基準線はデータ信号線であり、または請求項28または29に記載の方法において、前記第1のトランジスタは前記第5のトランジスタおよび前記コンデンサ容量素子の間に直列に接続され、これにより前記データ信号線は前記基準線であり、
前記第1の制御信号を印加することにより前記第1のトランジスタをオンにした後に、また前記第1の制御信号を印加することにより前記第1のトランジスタをオフにする前に、前記データ信号線にプリチャージ信号を印加することをさらに含み、ここで前記プリチャージ信号は前記データ信号より低い値を有する方法。 - 第1のゲート端子と第1の端子と第2の端子とを備える第1のトランジスタと、第2のゲート端子を備える第2のトランジスタと、第3のゲート端子を備え前記第1のゲート端子および前記第2の端子の間の電気接続を制御する第3のトランジスタと、電流駆動素子および前記第1のトランジスタの間の電気接続を制御する第4の端子と、前記第2の端子および所定の電圧の間の電気接続を制御する第5の端子とを含む、画素回路を駆動する方法であり、
前記第5のトランジスタをオン状態にすることにより前記第2の端子が所定の電圧に設定される、前記画素回路の第1の状態を生成し、
前記第1の端子が前記第2のトランジスタを介してデータ信号を受け取る第1の期間の少なくとも一部において、前記第1の端子が前記第3のトランジスタを介して前記第2の端子に電気的に接続される、前記画素回路の第2の状態を生成し、
電流レベルが前記第2の状態において設定される伝導状態導電状態に対応する駆動電流が、前記第1のトランジスタ及び前記第4のトランジスタを介して電流駆動素子に供給される、前記画素回路の第3の状態を生成することを含み、
前記第2の端子は、前記第2の状態において、前記所定の電圧から電気的に分離され、
前記第1の端子は、前記第2の状態において、前記電流駆動素子から電気的に分離され、
一つの制御信号が、前記第2のゲート端子、前記第3の端子、前記第4の端子、および前記第5の端子に共通に供給される方法。
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