JP2009010322A - 半導体素子の化学的機械的研磨方法 - Google Patents

半導体素子の化学的機械的研磨方法 Download PDF

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Abstract

【課題】エッジ領域の不均一研磨による異常を予防し得る半導体素子の化学的機械的研磨方法を提供する。
【解決手段】半導体基板１０上に拡散防止膜１２と金属層１３を形成する段階と、上記金属層上に保護膜１４を形成する段階と、エッジ領域に設けた禁止領域Ｘ上において上記保護膜と上記金属層と上記拡散防止膜をエッチングして除去する段階と、禁止領域Ｘ以外の保護膜、金属層、拡散防止層を化学的機械的研磨工程で平坦化し金属配線を形成する段階とを含む。
【選択図】図６

Description

本発明は、半導体素子の化学的機械的研磨方法に関するものであり、特に、ウエハのエッジ領域に残存する残留物を除去する半導体素子の化学的機械的研磨方法に関するものである。
化学的機械的研磨(Chemical MechanicalPolishing :以下、CMP)方法は、スラリー(slurry)による化学反応と研磨パッド(polishing pad)による機械的加工が同時になされる平坦化工程である。このようなCMP方法は、表面平坦化のために、これまで用いられてきたリフロー(reflow)またはエッチ-バック(etch-back)工程などと比較してグローバル平坦化を得ることができ、また、低温で行われるという利点がある。
特に、上記CMP方法は、平坦化工程で提案されたものであるが、最近は、自己整列コンタクト(selfaligned contact)工程における素子分離膜(Isolation)の形成のための絶縁膜のエッチング工程と、ビットラインコンタクトプラグ及びストレージノードコンタクトプラグ形成のためのポリシリコン膜のエッチング工程にも用いられるところ、その適用分野が次第に拡大されている趨勢である。
ここで、CMP方法で用いられる装置(以下、CMP装置)を詳察すれば、大きく、表面に研磨パッドを備えたプラテン(platen)と、ウエハ研磨がなされる時に研磨パッドにスラリーを供給するスラリー供給装置と、研磨パッドを含むプラテン上にウエハを押して支持する研磨ヘッド、及び研磨パッド面を再生するための研磨パッドコンディショナで構成される。しかし、従来のCMP方法は、研磨パッド(pad)の摩耗特性及びプラテン(platen)とパッド間の組合わせによるウエハ内の研磨速度の差によりウエハ内の研磨不均一をもたらすことがある。このような研磨不均一は、ウエハの中央部(center)と縁部(edge)で甚だしく示される。
図1は、従来技術によるCMP進行時に発生する問題を示すための素子の写真である。
ダマシン工程を用いた半導体素子の金属配線形成時に半導体基板上にタングステン膜を形成した後、CMP工程を用いて金属配線を形成する。この時、研磨パッドとウエハの接触が終わるウエハの縁部10mm付近でウエハに加えられるパッド圧力が一定でないため、タングステン膜がウエハの縁部に不均一に残る。このような状態で後続の熱工程や互いに薄膜(film)ストレスが大きい酸化膜または窒化膜の蒸着エッチング工程時に不均一に残っているタングステンが原因となり、リフティング現象(lifting)やパーティクル残留、アークリング現象(arcing)などの工程異常が発生することがある。
本発明がなそうとする技術的課題は、半導体基板上に金属層及び保護膜を順次積層した後、半導体基板を回転させながらエッチング液を噴射するノズルを用いて半導体基板エッジ領域の保護膜を除去した後、エッチバック工程を実施してエッジ領域上に形成された金属層を除去することにより、後続の平坦化工程時にエッジ領域の不均一研磨による工程異常を予防し得る半導体素子の化学的機械的研磨方法を提供することにある。
本発明の実施例による半導体素子の化学的機械的研磨方法は、エッジ領域に禁止領域が設定された半導体基板上に金属層を形成する段階と、上記金属層上に保護膜（保護層）を形成する段階と、上記禁止領域上に形成された上記保護膜（保護層）をエッチングして上記金属層を露出させる段階と、露出された上記金属層をエッチングして除去する段階、及び化学的機械的研磨工程を実施して上記金属層を平坦化して金属配線を形成する段階を含む。
上記金属層を形成する段階は、絶縁膜が形成された上記半導体基板上にハードマスクパターンを形成する段階と、上記ハードマスクパターンを用いたエッチング工程を実施してダマシンパターンを形成する段階と、上記ハードマスクパターンを除去する段階、及び上記ダマシンパターンを含む全体構造上に上記金属層を形成する段階を含む。
上記金属層を形成する前に上記ダマシンパターンを含む全体構造上に拡散防止膜を形成する段階をさらに含む。上記金属層はタングステン、TiSix、TiN、Cu、またはAlで形成する。上記拡散防止膜はTi/TiN膜またはWN膜で形成する。
上記禁止領域は、上記半導体基板のエッジ領域の1〜10mmである。
上記保護膜（保護層）は、上記金属層とのエッチング選択比が5:1〜10:1であり、上記保護膜（保護層）は、SOG(Spin On Glass)膜で形成する。上記SOG膜は、有機(Organic)または無機(Inorganic)タイプを用いてシリケート、シロキサン、シルセスキオキサン、パーヒドロキシシラザン構造を用いて形成する。
上記保護膜（保護層）を形成した後、ベーク工程及びキュアリング工程を行う段階をさらに含む。上記ベーク工程は100〜250℃の温度範囲とN2の雰囲気で進行し、上記キュアリング工程は350〜450℃の温度範囲とN2の雰囲気で進行する。
上記保護膜（保護層）をエッチングする段階は、禁止領域上に噴射ノズルを用いてエッチング液を噴射し、上記半導体基板を回転させてエッチング工程を行う。
上記噴射ノズルは、上記禁止領域にSOGソルベントを噴射する。
上記金属層を除去する段階は、SF6を用いたエッチング工程を行う。
上記化学的機械的研磨工程は、pH2〜8において、パーティクルサイズ(Particle Size)50-150nmの乾式(Fumed) SiO2や球形(Spherical)のAl2O3を用いて行う。
本発明の実施例によれば、半導体基板上に金属層及び保護膜（保護層）を順次積層した後、半導体基板を回転させながらエッチング液を噴射するノズルを用いて半導体基板エッジ領域の保護膜（保護層）を除去した後、エッチバック工程を実施してエッジ領域上に形成された金属層を除去することにより、後続の平坦化工程時、エッジ領域の不均一研磨によるリフティング現象(lifting)やパーティクル残留、アークリング現象(arcing)などの工程異常を予防することができる。
以下、添付した図面を参照し、本発明の望ましい実施例を説明する。しかし、本発明は、以下で開示される実施例により限定されるものではなく、互いに異なる多様な形態で具現することができ、本発明の範囲が次に詳述する実施例により限定されるものではない。単に、本実施例は、本発明の開示が完全であるようにし、通常の知識を有する者に発明の範疇を完全に知らせるために提供されるものであり、本発明の範囲は本願の特許請求の範囲により理解されなければならない。
図2〜図8は、本発明の実施例による半導体素子の化学的機械的研磨方法を説明するための素子の断面図である。本発明の実施例は、ダマシン工程を用いた金属配線形成方法を例として説明する。
図2を参照すれば、絶縁膜が形成された半導体基板(10)をエッチングして金属配線を形成するためのダマシンパターン(11)を形成する。ダマシンパターン(11)は、半導体基板(10)上にハードマスクパターン(図示せず)を形成した後、これをマスクとして用いたエッチング工程を実施して形成することができる。ハードマスクパターンは、シリコン窒化膜またはシリコン酸化膜で形成することが望ましい。その後、ハードマスクパターンを除去する。
この時、半導体基板(10)のエッジ領域の1〜10mmを禁止領域(X)として設定する。禁止領域(X)は、ウエハ上のダイ(Die)の配置や工程装備の構造などを考慮して設定する。
図3を参照すれば、ダマシンパターンを含む全体構造上に拡散防止膜(12)及び金属層(13)を順次積層して形成する。拡散防止膜(12)は、Ti/TiN膜またはWN膜で形成することが望ましい。拡散防止膜(12)は、CVDまたはPVD方式で形成することができる。金属層(13)は、タングステンで形成することが望ましい。金属層(13)は、タングステンの代わりにTiSix、TiN、Cu、Alで形成することができる。金属層(13)は、1000Å〜5000Åの厚さで形成することが望ましい。金属層(13)は、ダマシンパターンが完全に満たされるように形成することが望ましい。
図4を参照すれば、金属層(13)を含む全体構造上に保護膜(14)を形成する。保護膜(14)は、金属層(13)とのエッチング選択比が5:1〜10:1であることが望ましい。保護膜(14)は、1000Å〜5000Åの厚さで形成することが望ましい。保護膜(14)は、SOG(SpinOn Glass)膜で形成することが望ましい。SOG膜は、有機(Organic)または無機(Inorganic)タイプを用いてシリケート、シロキサン、シルセスキオキサン、パーヒドロキシシラザン構造を用いて形成することが望ましい。
その後、保護膜(14)の膜質の改善、即ち、保護膜(14)内の水分及びソルベント成分の除去及び密度の改善のためにベーク工程及びキュアリング工程を追加で行うことができる。ベーク工程は、100〜250℃の温度範囲とN2の雰囲気で進行することが望ましい。キュアリング工程は、350〜450℃の温度範囲とN2の雰囲気で進行することが望ましい。
図5を参照すれば、禁止領域(X)上に形成された保護膜(14)をエッチングして除去する。この時、エッチング工程は半導体基板(10)を回転させると共にエッチング液を噴射する噴射ノズル(15)が半導体基板(10)の禁止領域(X)上に位置させて行う。この時、噴射ノズル(15)は、SOGソルベントを噴射して禁止領域(X)上に形成された保護膜(14)を除去する。
図6を参照すれば、半導体基板(10)のエッジ領域上に露出された金属層(13)及び拡散防止膜(12)をエッチングして除去する。エッチング工程はSF6を用いて行うことが望ましい。
図7を参照すれば、半導体基板(10)が露出されるように化学的機械的研磨工程(CMP)を実施して金属配線(13)を形成する。化学的機械的研磨工程(CMP)は、pH2〜8で、パーティクルサイズ(Particle Size)50-150nmの乾式(Fumed) SiO2や球形(Spherical)のAl2O3を用いて行うことが望ましい。
図8を参照すれば、金属配線(13)を含む全体構造上に層間絶縁膜(16)を形成する。層間絶縁膜(16)はBPSG、PSG、FSG、PE-TEOS、PE-SiH4、HDPUSG、HDP PSG、APL酸化膜などの酸化膜で形成することが望ましい。層間絶縁膜(16)は、2000〜6000Å 厚さで形成することが望ましい。
本発明の技術思想は、上記望ましい実施例により具体的に記述されたが、上記実施例はその説明のためのものであり、その制限のためのものではないことに周知しなければならない。また、本発明の技術分野において通常の専門家であれば、本発明の技術思想の範囲内で多様な実施例が可能であることを理解することができるものである。
従来技術によるCMP進行時に発生する問題を示すための素子の写真である。 本発明の実施例による半導体素子の化学的機械的研磨方法を説明するための素子の断面図である。 本発明の実施例による半導体素子の化学的機械的研磨方法を説明するための素子の断面図である。 本発明の実施例による半導体素子の化学的機械的研磨方法を説明するための素子の断面図である。 本発明の実施例による半導体素子の化学的機械的研磨方法を説明するための素子の断面図である。 本発明の実施例による半導体素子の化学的機械的研磨方法を説明するための素子の断面図である。 本発明の実施例による半導体素子の化学的機械的研磨方法を説明するための素子の断面図である。 本発明の実施例による半導体素子の化学的機械的研磨方法を説明するための素子の断面図である。
符号の説明
10 :半導体基板
11 :ダマシンパターン
12 :拡散防止膜
13 :金属層
14 :保護膜
15 :噴射ノズル
16 :層間絶縁膜

Claims (16)

  1. エッジ領域に禁止領域が設定された半導体基板上に金属層を形成する段階;
    上記金属層上に保護膜を形成する段階;
    上記禁止領域上に形成された上記保護膜をエッチングして上記金属層を露出させる段階;
    露出された上記金属層をエッチングして除去する段階;及び
    化学的機械的研磨工程を実施し、上記金属層を平坦化して金属配線を形成する段階を含む半導体素子の化学的機械的研磨方法。
  2. 上記金属層を形成する段階は、
    絶縁膜が形成された上記半導体基板上にハードマスクパターンを形成する段階;
    上記ハードマスクパターンを用いたエッチング工程を実施してダマシンパターンを形成する段階;
    上記ハードマスクパターンを除去する段階;及び
    上記ダマシンパターンを含む全体構造上に上記金属層を形成する段階を含む請求項1に記載の半導体素子の化学的機械的研磨方法。
  3. さらに、上記金属層を形成する前に上記ダマシンパターンを含む全体構造上に拡散防止膜を形成する段階を含む請求項2に記載の半導体素子の化学的機械的研磨方法。
  4. 上記金属層は、タングステン、TiSix、TiN、Cu、またはAlで形成する請求項1に記載の半導体素子の化学的機械的研磨方法。
  5. 上記拡散防止膜は、Ti/TiN膜またはWN膜で形成する請求項3に記載の半導体素子の化学的機械的研磨方法。
  6. 上記禁止領域は、上記半導体基板のエッジ領域の1〜10mmである請求項1に記載の半導体素子の化学的機械的研磨方法。
  7. 上記保護膜は、上記金属層とのエッチング選択比が5:1〜10:1である請求項1に記載の半導体素子の化学的機械的研磨方法。
  8. 上記保護膜は、SOG(Spin On Glass)膜で形成する請求項1に記載の半導体素子の化学的機械的研磨方法。
  9. 上記SOG膜は、有機(Organic)または無機(Inorganic)タイプを用いてシリケート、シロキサン、シルセスキオキサン、パーヒドロキシシラザン構造を用いて形成する請求項8に記載の半導体素子の化学的機械的研磨方法。
  10. さらに、上記保護膜を形成した後、ベーク工程及びキュアリング工程を行う段階を含む請求項1に記載の半導体素子の化学的機械的研磨方法。
  11. 上記ベーク工程は、100〜250℃の温度範囲とN2の雰囲気で進行する請求項10に記載の半導体素子の化学的機械的研磨方法。
  12. 上記キュアリング工程は、350〜450℃の温度範囲とN2の雰囲気で進行する請求項10に記載の半導体素子の化学的機械的研磨方法。
  13. 上記保護膜をエッチングする段階は、禁止領域上に噴射ノズルを用いてエッチング液を噴射し、上記半導体基板を回転させてエッチング工程を行う請求項1に記載の半導体素子の化学的機械的研磨方法。
  14. 上記噴射ノズルは、上記禁止領域にSOGソルベントを噴射する請求項13に記載の半導体素子の化学的機械的研磨方法。
  15. 上記金属層を除去する段階は、SF6を用いたエッチング工程を行う請求項1に記載の半導体素子の化学的機械的研磨方法。
  16. 上記化学的機械的研磨工程は、pH2〜8で、パーティクルサイズ(Particle Size)50-150nmの乾式(Fumed) SiO2や球形(Spherical)のAl2O3を用いて行う請求項1に記載の半導体素子の化学的機械的研磨方法。
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101103729B1 (ko) * 2009-07-23 2012-01-11 (주)공영디비엠 회사명 데이터 표준화 관리 장치 및 방법
US9064770B2 (en) * 2012-07-17 2015-06-23 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for minimizing edge peeling in the manufacturing of BSI chips
CN104882407B (zh) * 2014-02-27 2018-08-21 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制造方法
US20150371956A1 (en) * 2014-06-19 2015-12-24 Globalfoundries Inc. Crackstops for bulk semiconductor wafers
US9892971B1 (en) * 2016-12-28 2018-02-13 Globalfoundries Inc. Crack prevent and stop for thin glass substrates
KR102492733B1 (ko) 2017-09-29 2023-01-27 삼성디스플레이 주식회사 구리 플라즈마 식각 방법 및 디스플레이 패널 제조 방법
US10777424B2 (en) * 2018-02-27 2020-09-15 Kabushiki Kaisha Toshiba Method for manufacturing semiconductor device
CN111312656A (zh) * 2020-03-03 2020-06-19 西安微电子技术研究所 Tsv盲孔电镀铜硬翘曲晶圆化学机械抛光前的预处理方法
KR20220040124A (ko) * 2020-09-23 2022-03-30 삼성전자주식회사 반도체 소자 제조 방법 및 상기 제조 방법을 통해 제조된 반도체 메모리 장치

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6433436B1 (en) * 1999-05-26 2002-08-13 International Business Machines Corporation Dual-RIE structure for via/line interconnections
KR100578223B1 (ko) * 1999-06-28 2006-05-12 주식회사 하이닉스반도체 반도체소자의 듀얼대머신 형성방법
CN1193408C (zh) * 1999-11-04 2005-03-16 清美化学股份有限公司 含肽半导体用研磨剂
US7053005B2 (en) * 2000-05-02 2006-05-30 Samsung Electronics Co., Ltd. Method of forming a silicon oxide layer in a semiconductor manufacturing process
US20020106905A1 (en) * 2001-02-07 2002-08-08 Advanced Micro Devices, Inc. Method for removing copper from a wafer edge
CN1224091C (zh) * 2002-06-12 2005-10-19 南亚科技股份有限公司 浅沟道隔离物的制造方法及部分去除氧化层的方法
KR20040072446A (ko) * 2003-02-12 2004-08-18 삼성전자주식회사 반도체 기판의 가장자리 상의 금속막을 선택적으로제거하는 방법
US7030023B2 (en) * 2003-09-04 2006-04-18 Taiwan Semiconductor Manufacturing Co., Ltd. Method for simultaneous degas and baking in copper damascene process
CN1293613C (zh) * 2004-04-20 2007-01-03 西安交通大学 一种硅半导体台面器件的复合钝化工艺
KR20060018374A (ko) * 2004-08-24 2006-03-02 삼성전자주식회사 반도체소자의 금속배선 형성방법
CN1604317A (zh) * 2004-11-04 2005-04-06 上海华虹（集团）有限公司 一种钨塞阻挡层淀积工艺及其结构
CN1290962C (zh) * 2004-12-22 2006-12-20 中国科学院上海微系统与信息技术研究所 高介电材料钛酸锶钡化学机械抛光用的纳米抛光液
KR20060072500A (ko) * 2004-12-23 2006-06-28 동부일렉트로닉스 주식회사 반도체 소자의 제조를 위한 도금 공정의 에지 비드 제거장치
KR100734690B1 (ko) * 2005-08-02 2007-07-02 동부일렉트로닉스 주식회사 반도체 소자의 제조방법

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