JP2008541454A - 高フィルファクタ多方向共有ピクセル - Google Patents

Abstract

共有されるピクセルセルコンポーネントを有する多数のピクセルセルを有するピクセルセルアレイアーキテクチャである。個々のピクセルセルアーキテクチャは、ピクセルセルのフィルファクタ及び量子効率を増加する。共通のピクセルセルコンポーネントは、アレイにおける多数のピクセルによって共有されてもよく、ピクセルセルからの信号の読み出しに関連するいくつかのコンポーネントを含んでいてもよい。アレイにおけるピクセルの改良されたフィルファクタを有するピクセルアレイアーキテクチャのその他の例は、角を成す転送ゲート、及び、効率的に配置され且つ共有されるキャパシタを含む。
【選択図】図４

Description

本発明は、広くデジタル画像センサに関し、特に、アレイのピクセルセル間で共有されるコンポーネントを有するピクセルセルアレイアーキテクチャに関する。

典型的には、デジタルイメージャアレイは、ピクセルセルの焦点面アレイを含み、当該セルの各々は、フォトセンサ、例えば、フォトゲート、フォトコンダクタ、又はフォトダイオードを含む。ＣＭＯＳイメージャにおいて、読み出し回路は、典型的にソースフォロワ出力トランジスタを含む各ピクセルセルに接続される。フォトセンサは、光子を電子へと変換し、電子は、典型的に、ソースフォロワ出力トランジスタのゲートに接続された浮遊拡散領域へ転送される。電荷転送デバイス（例えば、トランジスタ）が含まれることが出来、フォトセンサから浮遊拡散領域へと電荷を転送する。加えて、そのようなイメージャセルは、典型的に、電荷転送に先立って所定の帯電レベルへ浮遊拡散領域をリセットするためのトランジスタを有する。ソースフォロワトランジスタの出力は、行選択トランジスタによってピクセル出力信号としてゲートで制御される。

模範的なＣＭＯＳ撮像回路、その処理ステップ、及び撮像回路の様々なＣＭＯＳ素子の機能の詳細な説明は、例えば、米国特許第６，１４０，６３０号、米国特許第６，３７６，８６８号、米国特許第６，３１０，３６６号、米国特許第６，３２６，６５２号、米国特許第６，２０４，５２４号、及び米国特許第６，３３３，２０５号に記述されており、これらの各特許は、マイクロン・テクノロジー社（Ｍｉｃｒｏｎ Ｔｅｃｈｎｏｌｏｇｙ，Ｉｎｃ．）に譲渡されている。前述の特許の各々の開示は、それらの全体を参照することによりここに含まれる。

図１、図２及び図３を参照するが、それらの図面は、従来のＣＭＯＳピクセルセンサセル１００の、上面図、断面図、及び電気回路図を夫々表しており、入射光線１８７がフォトダイオードフォトセンサ１２０の表面に当たった際に、電子／ホールの対が、フォトダイオードのｐｎ接合（ｎ−蓄積領域１２２及びｐ＋表面層１２３の境界に表される）において発生する。発生した電子（光電荷）は、フォトダイオード１２０のｎ−型蓄積領域１２２に集められる。光電荷は、初期電荷蓄積領域１２２から浮遊拡散領域１１０へ転送トランジスタ１０６を介して移動する。浮遊拡散領域１１０の電荷は、典型的に、ソースフォロワトランジスタ１０８によってピクセル出力電圧へ変換され、その次に、列出力ライン１１１へ行選択トランジスタ１０９を介して出力される。

ピクセルセル１００のための図１及び図２に示すような、従来のＣＭＯＳイメージャの設計は、略５０パーセントのフィルファクタ（ｆｉｌｌ ｆａｃｔｏｒ）のみを提供し、これは、ピクセル１００の半分のみが、光を電荷キャリアに変換する際に利用されることを意味する。図示のように、セル１００のごく一部のみが、フォトセンサ（フォトダイオード）１２０を有する。ピクセルセル１００の残りの部分は、基板１０１におけるＳＴＩ領域として示される分離領域１０２、転送トランジスタ１０６の転送ゲート１０６’に結合された浮遊拡散領域１１０、ならびに、夫々がゲート１０７’、１０８’、及び１０９’を有するリセットトランジスタ１０７、ソースフォロワトランジスタ１０８、及び行選択トランジスタ１０９のためのソース／ドレイン領域１１５、を含む。更に総ピクセル面積が（所望のスケーリングによって）減少し続けてゆくのにつれて、最少量の表面積を利用する高感度フォトセンサを開発すること、又は、ピクセルセルの非感光性コンポーネントのピクセルアレイ上のより効果的なレイアウトを発見し、増大したフォトセンサの面積を提供することは、ますます重要になる。

加えて、浮遊拡散領域１１０等の、従来の蓄積ノードは、限られた量の電荷蓄積容量を有する。一旦この容量に達すると、ピクセルセルは効率が悪くなる。一旦この電荷蓄積容量を超えると、望ましくない現象が発生し、それによって、“過剰容量の”電荷が、ピクセルセル１００の望ましくない部分に漏れるか、又は隣接するピクセルセルに漏れる。この限られた電荷蓄積容量に対処するための一つの提案された解決策は、浮遊拡散領域と接続されたキャパシタを利用することである。しかしながら、この解決策の問題は、そうでなければ、そのスペースを使用して、フォトセンサの大きさを増大することができたピクセルセル上のキャパシタがスペースを取ってしまうことであり、それによってピクセルセル及び全体的なアレイのポテンシャルフィルファクタを減少してしまうということである。

従って、改良されたフィルファクタ及び電荷蓄積容量を有する効果的なピクセルセルアレイアーキテクチャへの要望が存在する。

本発明は、様々な実施形態において、共有されるピクセルセルコンポーネントを有する多数のピクセルセルを有するピクセルセルアレイアーキテクチャを提供する。当該ピクセルセルアーキテクチャは、ポテンシャルフィルファクタ、言い換えると、ピクセルセルアレイの量子効率を増大する。共通のピクセルセルコンポーネントは、アレイにおける多数のピクセルによって共有されてもよく、ピクセルセルからの信号の読み出しと関連するいくつかのコンポーネントを含んでもよい。

本発明の実施形態に従うと、ピクセルセルアーキテクチャは、ピクセルセルのフォトセンサに対して角を成す転送ゲートを含む。更に別の実施形態では、蓄積キャパシタを、適切に配置し、蓄積キャパシタが、多数のピクセルセルによって共有されて、ピクセルセルの電荷容量を増大し、一方で高フィルファクタを維持することが出来るようにする。

本発明の前述及びその他の様態は、本発明の以下の詳細な説明からより良く理解され、その詳細な説明は、添付の図面と関連して提供される。

以下の詳細な説明では、添付の図面に言及し、その図面は、詳細な説明の一部を形成し、本発明が実施される具体的な実施形態を例示する目的で示す。これらの実施形態は、十分に詳細に記述され、当業者が本発明を実施できるようにし、その他の実施形態を利用してもよいこと、及び、構造的、論理的、及び電気的変更が、本発明の精神及び範囲から逸脱することなく行われてもよいことは、理解されるべきである。記述された処理ステップの進行は、本発明の実施形態の模範であり；しかしながら、ステップのシーケンスは、ここで説明されたものに限定されず、当技術分野で周知のように、ある順序で必然的に起こるステップの例外をもって、変更されてもよい。

“ウエハ”及び“基板”という用語は、ここで使用されるように、シリコン、エピタキ
シャル、シリコンオンインシュレータ（ＳＯＩ）又はシリコンオンサファイア（ＳＯＳ）技術、ドープ又は非ドープ半導体、及びその他の半導体構造を含むものとして理解されるべきである。更に、以下の説明において“ウエハ”又は“基板”に言及する際、先行の処理ステップを利用して、領域、接合、又は材料層を、ベースの半導体構造又は基盤内に、又はその一面に形成してもよい。加えて、半導体は、シリコンベースである必要はないが、シリコンゲルマニウム、ゲルマニウム、砒化ガリウム、又はその他の半導体をベースとしてもよい。

“ピクセル”という用語は、ここで使用されるように、光子を電気信号に変換するためのフォトセンサ及び関連するトランジスタを収容しているフォトエレメントユニットセルを指す。例示の目的で、少数の代表ピクセルが、ここにおいて図面及び説明で例示されるが；典型的には、多数の類似ピクセルの製造が、同時に進行する。従って、以下の詳細な説明は、限定する意味で受け取られるべきでなく、本発明の範囲は、添付の請求項によってのみ画定される。

“ある角度を成す”、“角を成す”、及び“傾斜した”という用語は、ここで使用されるように、いくつかの規定された基準点に対して、どんな角度でも、という意味として解釈されるべきであり、厳密に平行又は厳密に垂直ではない。従って、ある物体の少なくとも一部といくつかの基準点が交差して、０°、９０°、又は１８０°ではない角度を形成した際、当該物体は、基準点に対して“角を成す”、“ある角度を成す”、又は“斜めになって”いると見なされる。

さて、図面を参照すると、同様の数字は同様の要素を指し、図４は、本発明の第１の実施形態に従う、ピクセルレイアウト設計のシリコン基板内及びその一面に構成されたピクセルアレイ４５０の一部の上面図を表す。図５は、図４のピクセルアレイ４５０の部分を表す回路図である。

ピクセルアレイ４５０の例示された部分において、アレイ４５０の一行における２個の隣接するピクセル４１２、４１３は、共通のピクセルコンポーネントを共有する。加えて、各ピクセルセル４１２、４１３は、それぞれ個別のフォトセンサ４０１、４０３を有する。フォトセンサ４０１、４０３は、光量子を電子（光電荷）に変換するためのどのような感光構造でもよく、好適な実施形態では、フォトセンサ４０１、４０３は、フォトダイオード領域である。ピクセルセル４１２は転送トランジスタ４０２'の部分としての転送ゲート４０２を、ピクセルセル４１３は転送トランジスタ４０４'の部分としての転送ゲート４０４をそれぞれ有してもよく、ここで転送トランジスタ４０２'、４０４'のそれぞれは、蓄積された光電荷を、フォトセンサ４０１、４０３から、浮遊拡散領域４１０として示される共通の蓄積ノードへ転送する。

好ましくは、転送ゲート４０２、４０３は、フォトセンサ４０１、４０３から角を成す。例えば、転送ゲート４０２、４０３の長手方向は、関連するフォトセンサ４０１、４０３の長さＬ及び幅Ｗに対して斜めになっているように示される。転送ゲート４０２のこの好適な角を成す配置が、転送ゲートの長さＬ及び幅Ｗの効果的なレイアウトを可能にし、ピクセル４１２（４１３）の漏出及び遅延性能を向上する。加えて、この角を成すレイアウトは、各ピクセル４１２（４１３）のフォトセンサ４０１の面積を最大化することによって、ピクセルセル４１２（４１３）のフィルファクタを最大化する際にも有益である。

残りのピクセルコンポーネントは、図４及び図５に示すように隣接するピクセル４１２、４１３間で共有される。これらのコンポーネントは、共有されるトランク４９０上にあるように例示され、このトランク４９０は、アレイの次のピクセル列における２個の行隣接したフォトセンサ４０１、４０３間に配置される。トランク４９０上の共有されるコンポーネントは、浮遊拡散領域４１０を含み、この浮遊拡散領域４１０は、転送ゲート４０２、４０４によってフォトセンサ４０１、４０３から電荷を受け取る、ピクセル４１２、４１３の共通蓄積ノードとして働く。ゲート４０７を有するリセットトランジスタが、浮遊拡散領域４１０のフォトセンサ４０１、４０３に対向する側に配置される。ソース／ドレイン領域４０６は、供給電圧Ｖ_{ａａ−ｐｉｘ}を受け取ることが可能なリセットトランジスタのゲート４０７の第２の側に配置される。浮遊拡散領域４１０は、ソースフォロワトランジスタのゲート４０９にも電気的に接続され、ソースフォロワトランジスタは、供給電圧Ｖ_{ａａ−ｐｉｘ}に結合されたドレインを有する。ソースフォロワトランジスタは、浮遊拡散領域４１０上の蓄積された電荷に基づいて電圧出力信号を生成する。ゲート４１１を有する行選択トランジスタは、ソースフォロワトランジスタのソースに接続されたドレインを有し、ピクセル信号を列ライン４２０へ選択的に読み出す。

図５における電気回路形態に示すように、共有キャパシタ４０８は、第１の電極４０８’を含み、第１の電極４０８’は、Ｖ_{ａａ−ｐｉｘ}に結合されてもよく、浮遊拡散領域４１０に対して第２の電極４０８”で電気的に接続される。キャパシタ４０８は、浮遊拡散領域４１０の電荷蓄積容量及びピクセル４１２、４１３の量子効率を増大する。キャパシタ４０８は、ピクセルアレイ４５０の表面の上方でメタライズ層（図示せず）を介して浮遊拡散領域４１０及びＶ_{ａａ−ｐｉｘ}に電気的に接続されることが好ましい。或いは、キャパシタ４０８は、基板の表面の真下に配置される埋め込み導電相互接続層を介して拡散領域４１０及び／又はＶ_{ａａ−ｐｉｘ}に接続されることができる。ピクセルアレイ４５０の好適なレイアウトは、例示されるように、２個の列隣接するフォトセンサ領域４０１、４０３の角部に配置される共有キャパシタ４０８を有する。フォトセンサの対４０１、４０３の角部４９１は、僅かに端折られた角度に形成されてこのアーキテクチャを可能にする。第１の対のフォトセンサ４０１、４０３に隣接する第２の対のフォトセンサ（図示せず）も、端折られたエッジを有し、それによってキャパシタ４０８は４個のフォトセンサの間のエリアに形成される。図に示すように、フォトセンサ４０１、４０３の角部は、フォトセンサ４０１、４０３の長さＬ及び幅Ｗが交差する直角とはならない。より正確に言えば、フォトセンサのエッジ４９１は、感光性エリアの狭いエリアを取り除いてキャパシタ４０８を割り当てる端折られた角度を成す。この好適な設計は、キャパシタの面積を最大化し、一方でフォトセンサ４０１（４０３）の面積の損失を最小化する。適切な分離方法、例えば、浅いトレンチ分離を使用して、分離領域４９３を形成し、キャパシタ４０８を４個のフォトセンサから分離する。図４に示される２個のキャパシタ４０８があるが、一方のキャパシタ４０８のみが、図５に示すように、ピクセル４１２、４１３によって共有され；他方のキャパシタ４０８は、アレイ４５０における２個のその他の行隣接するピクセル（図示せず）間で共有される。

図６を参照し、ピクセルアレイ４５０を作動する模範的方法を、更に図１０を参照してここで記述するが、ＣＭＯＳイメージャ３００のブロック図は、模範的アレイ４５０に基づくピクセルアレイ２００を組み込んでいる。模範的作動方法は、ローリングシャッタの機能を採用するが、本発明が、ここに記述されるような模範的作動方法には決して限定されないことは、理解されるべきである。図６において表される方法に関して、アレイ４５０の露光（積分）時間は５行である。従って、第１の行（Ｒｏｗ０００）の積分期間の終了時点及び第６の行（Ｒｏｗ００５）の積分期間の開始時点を、ローリングシャッタの行アドレスを示す破線によって分離して図６に示してある。

積分期間の終了時に、Ｒｏｗ０００におけるピクセルに対して読み出し動作を開始する。この読み出しプロセスを、模範的ピクセル４１２について記述するが、この読み出しプロセスは、この行における各ピクセルに対して同時に起こっていることは理解されるべきである。この読み出しは、リセット信号（ＲＥＳＥＴ）をハイにパルス化してリセットトランジスタ４０７を活性化するタイミング及び制御回路２５０（図１０）によって開始される。タイミング及び制御回路２５０は、行選択トランジスタのゲート４１１を起動する行選択信号（ＲＳ）ハイも送信する。サンプルホールドリセット信号（ＳＨＲ）のパルス化は、ソースフォロワトランジスタ４０９及び起動された行選択トランジスタ４１１を介して列ライン上のサンプルホールド回路２６６（図１０）でリセット電圧Ｖ_ｒｓｔのサンプリング及びホールディングを開始する。結果的に、リセット電圧Ｖ_ｒｓｔが、列ライン上にピクセル出力として現れる。次に、タイミング及び制御回路２５０は、転送信号（ＴＸ_０）をパルス化して転送トランジスタ４０２‘を起動する。ＴＸ_０がハイの間、積分期間中に、印加された光に応じてフォトセンサ４０１に蓄積するどの電荷も、転送トランジスタ４０２’を通って浮遊拡散領域４１０上へ転送される。従って、浮遊拡散領域４１０内（及び関連するキャパシタ４０８上）に蓄積された電荷量は、ピクセルセル４１２上に入射する外部光の量を表す。タイミング及び制御回路２５０は、サンプルホールド光信号（ＳＨＳ）をハイにパルス化して、サンプルホールド回路２６５に、ピクセルセル４１２に対する結果として生じる光信号出力電圧Ｖ_ｓｉｇを読み出させる。ピクセルセル４１２の差分（差動）信号（Ｖ_ｒｓｔ−Ｖ_ｓｉｇ）が、差動増幅器２６７（図１０）によって発生され、以下に説明するようなその他の回路によって処理される。

この時の、第６の行、即ち、Ｒｏｗ００５におけるピクセルの動作は、積分期間の開始を含む。タイミング及び制御回路２５０（図１０）は、適切な行選択信号を適用することによってこの第６の行（Ｒｏｗ００５）におけるピクセルを起動し、この行選択信号は、ＲＳとして図６に示され、上記の第１の行の信号とは異なる信号であることが理解されるべきである。フォトセンサ４０１等の、フォトセンサで電荷をリセットするために、Ｒｏｗ００５におけるフォトセンサと関連する転送ゲートが、この行のＴＸ_１としてここに示される転送ゲート信号を送信するタイミング及び制御回路によってハイへ起動される。加えて、転送ゲート信号ＴＸ_１がハイのままであるので、この行におけるリセットゲートも、制御回路２５０からの適切な信号（ＲＥＳＥＴ）によって作動される。これによって、フォトセンサにおけるあらゆる残留電荷も、リセット電圧源に排出される。これらの信号（ＴＸ_１及びＲＥＳＥＴ）はローに戻り、この行のピクセルの積分期間が開始する。

Ｒｏｗ００１の読み出しプロセスは、転送制御信号ＴＸ_１がＴＸ_０の代わりにハイになること以外、図６に示すようなＲｏｗ０００の読み出しプロセスと同じであり、Ｒｏｗ００１の転送ゲートをオンにする。Ｒｏｗ００１のピクセルの読み出しが完了すると、積分期間を開始するためにＲｏｗ００６のピクセルをリセットすることが開始し、ＴＸ_１の代わりに転送制御信号ＴＸ_０がハイになりＲｏｗ００６のフォトセンサをリセットすること以外、これは、Ｒｏｗ００５に関して記述されたプロセスに倣う。

図７及び図８を参照して、本発明の第２の実施形態をここで記述する。図７は、ピクセルアレイ５５０の一部の上面図であり、一方、図８は、模範的な電子回路形態における模範的なピクセルアレイ５５０の部分を表す回路図である。本発明の第２の実施形態に従って、ピクセルアレイ５５０のアーキテクチャは、各フォトセンサ５０１、５０２、５０３、５０４を有する個別のピクセルセル間のピクセルコンポーネントを４方向で共有することを含む。これら４個のピクセルは、図７において点線のエリア７１０によって示される共有されるアーキテクチャを有する。共有されるアーキテクチャは、フォトセンサ５０１、５０３の対とフォトセンサ５０２、５０４の対との間のエリア内に配置される直線的に延出するトランクを含む。

図８に例示するように、各ピクセルセルは、関連するゲート５０５、５０６、５０７、５０８を有する転送トランジスタ５０５’、５０６’、５０７’、５０８’を有する。転送トランジスタゲート５０５、５０６、５０７、５０８の少なくとも一部は、図７において示されるようにフォトセンサ５０１、５０２、５０３、５０４に対してある角度４８１を成すことが好ましい。本実施形態の転送トランジスタゲート５０５、５０６、５０７、５０８は、夫々、一列における２個の隣接するピクセル間で共有されることも注意すべきである。例えば、列隣接するピクセルのフォトセンサ５０１、５２１は、それぞれ転送ゲート５０５を共有し、列隣接したピクセル５０３、５２３は転送トランジスタゲート５０７を共有する。しかしながら、転送トランジスタゲート（５０５）を共有する（関連するフォトセンサ５０１、５２１を有する）２個の例示されたピクセルは、浮遊拡散領域や読み出し回路を共有しない。より正確には、本実施形態は、第１の浮遊拡散領域５１０を共有するフォトセンサ５０１及び５０２を有する２個の行隣接ピクセル及び第２の浮遊拡散領域５２０を共有する２個の行隣接フォトセンサ５０３及び５０４を有する。２個の浮遊拡散領域５１０、５２０は、互いに電気的に接続され、且つ、ピクセルアレイ５５０の表面の上方に形成された第１のメタライズ層を介して関連するキャパシタ５１８の一つの電極５１８”に電気的に接続される。図７及び図８に示すように、各キャパシタ５１８は、第２のメタライズ層を介してソース／ドレイン領域５１３で、例えばＶ_{ａａ−ｐｉｘ}の電源電圧を受け取る接点に他方側５１８’で接続される。

ゲート５１２を有する一つのリセットトランジスタ５１２’を利用して、両浮遊拡散領域５１０、５２０及び関連するキャパシタ５１８の電荷をリセットする。リセットゲート５１２の一方の側には、供給電圧Ｖ_{ａａ−ｐｉｘ}を受け取ることが可能なソース／ドレイン領域５１３がある。関連するフォトセンサ５０１、５０２、５０３、５０４を有する４個のピクセルセルは、ゲート５１４を有するソースフォロワトランジスタ及びゲート５１６を有する行選択トランジスタを含む共通の読み出し回路を共有する。４個のピクセルは、２個の関連する浮遊拡散領域５１０、５２０の蓄積容量を増加することが出来るキャパシタ５１８も共有する。

ここに例示として記述された４方向に共有されるピクセルレイアウトは、各フォトセンサ５０１、５０２（図７）を有する２個の行隣接するピクセル、及び一組の読み出し回路７１０を共有する各フォトセンサ５０３、５０４を有する２個の列隣接するピクセルを有する。従って、その他の列毎に、本実施形態に従って、列出力ライン７１１のみが必要である。加えて、２個の列隣接するピクセルは、図８において見られるように、共通の転送ゲート信号を共有するので、隣接する行の２個の列隣接するピクセルは、略同時に同一の出力ライン７１１上に読み出される。これらのピクセルからの夫々の信号は、ピクセルアレイ５５０の最高分解能を維持するために別々に扱われる必要がある。図８に示すように、これは、各列出力ライン７１１が、２組のサンプルホールドキャパシタ７１５、７１６、又は合計で４個のキャパシタを利用することを意味する。ｉｎ＿ｓｅｌ信号（図９）によって作動されるスイッチ７１２を利用して、入力信号Ｖ_ｒｓｔ又はＶ_ｓｉｇが第１の組のキャパシタ７１５の内の一つ又は第２の組のキャパシタ７１６の内の一つに入るべきか否かを決定する。残りの制御回路（図１０を参照して以下に詳細に記述される）は、次に更なる処理へ出力される２組のキャパシタ７１５、７１６に格納された信号から、各ピクセルに対して、異なる信号を生成する。

例示された、４方向に共有されるピクセルアレイ構成は、少なくとも２個の明確な利点を有する：当該構造は、列方向の周囲におけるより大きなピッチ回路を可能にし、当該構造は、ピクセルアレイ５５０の表面の上方の層において必要なメタライズ層を減少し、一方で、従来のピクセルアレイ以上に感光領域面積ひいては量子効率を増大する。加えて、各キャパシタ５１８は、フォトセンサ５０２、５０４の端折られたエッジ７１１に示されるように、４個のフォトセンサの角部に効率的に配置される。この配置が、感光性面積を犠牲にすることなく最大化されたキャパシタ面積を可能にし、それによって、ピクセルアレイ５５０のフィルファクタを減少する。

図９を参照して、ピクセルアレイ５５０を作動する模範的方法を、更に図８及び図１０を参照してここで記述するが、ＣＭＯＳイメージャ３００のブロック図は、模範的なアレイ５５０に基づくピクセルアレイ２００を有する。図９は、図６を参照して上述されたようなローリングシャッタ動作を使用する模範的アレイ５５０を作動するための模範的方法の一部を実行するためのタイミング図を例示する。具体的には、図９は、ピクセルアレイ５５０の２行（Ｒｏｗ〈００１〉及びＲｏｗ〈００２〉）からの信号の読み出しを例示しており、各行は、４行の積分時間を有する。加えて、図９は、アレイ５５０におけるその他の２行の積分期間の開始を示す。図８に示す、転送ゲート信号ラインＴＸ＿ＯＤＤ〈０〉、ＴＸ＿ＥＶＥＮ〈０〉、ＴＸ＿ＯＤＤ〈１〉、ＴＸ＿ＥＶＥＮ〈１〉等は、ＯＤＤ又はＥＶＥＮが、アレイにおける奇数又は偶数のピクセル列を表し、一方、指定“〈番号〉”は、アレイにおける特定の信号ライン行番号を表すという命名法を使用する。

図９では左から右へと読み、読み出し動作は、Ｒｏｗ００１におけるピクセルに対して行われ、この行の適切な積分期間の後に行われていることが理解されるべきである。タイミング及び制御回路２５０（図１０）は、適切な行選択信号（ＲＳ）をハイにパルス化して特定の行の行選択トランジスタを使用可能にする、例えば、Ｒｏｗ〈０００〉又はＲｏｗ〈００１〉のどちらかの行選択信号ＲＳが行選択ゲート５１６（図８）を“オン”する。Ｒｏｗ００１における、浮遊拡散領域５２０等の、浮遊拡散領域は、ハイにパルス化されて当該行におけるリセットトランジスタのリセットゲート５１２を起動するリセット信号（ＲＥＳＥＴ）の活性化によってリセットされる。ハイにパルス化された行選択信号（ＲＳ）によって、サンプルホールドリセット信号（ＳＨＲ）は、パルス化されて、リセット条件、即ち、Ｖ_ｒｓｔを表すピクセル信号の読み出しを開始するが、Ｖ_ｒｓｔは、ソースフォロワトランジスタ（５１４）及び行選択トランジスタ（５１６）を介して浮遊拡散領域（５２０）から取られる。追加信号“ｉｎ＿ｓｅｌ”は、奇数と偶数の行のどちらが読み出されているかによって、活性化、言い換えれば、ハイにパルス化されるか、又は、活性化されないで、上記されたように、適切なサンプルホールド回路７１５、７１６における当該信号の格納を制御する。Ｒｏｗ〈００１〉の各活性化された信号は、ローにまで戻る。

Ｒｏｗ〈００２〉に対し、同様な読み出し動作が行われる。具体的には、適切な行選択信号（ＲＳ）は、タイミング及び制御回路２５０（図１０）によってハイに変化し、この行の行選択トランジスタ５４９を作動する。浮遊拡散領域５３０、５４０（図８）等の、行００２における浮遊拡散領域は、ハイにパルス化されて当該行におけるリセットトランジスタのリセットゲート５４７を活性化するリセット信号（Ｒｅｓｅｔ）の活性化によってリセットされる。行選択信号（ＲＳ）のハイによって、サンプルホールドリセット信号（ＳＨＲ）は、パルス化されて、ソースフォロワトランジスタ５４８及び行選択トランジスタ５４９を介して浮遊拡散領域５４０から取られるリセット条件、即ち、Ｖ_ｒｓｔを表すピクセル信号の読み出しを開始する。もし“ｉｎ＿ｓｅｌ”信号が、行〈００１〉の前回の読み出し中にローであれば、“ｉｎ＿ｓｅｌ”信号は、この読み出し中にハイに切替えられるべきであり、逆の場合も同じである。リセット信号（Ｒｅｓｅｔ）及びリセットされたサンプルホールド信号（ＳＨＲ）は、行選択ゲート活性化信号（ＲＳ）と同様に、ローになる。

次に、Ｒｏｗ〈００１〉及びＲｏｗ〈００２〉における適切な転送トランジスタの転送ゲートは、適切な転送ゲート信号（ＲＯＷ_ｏｄｄＴＸ）をハイにパルス化することによって、全ての奇数列について“オン”にされる。図８に示すように、ラインＴＸ＿ｏｄｄ〈１〉上の信号がパルス化されると、転送ゲート５０６及び５２６は、“オン”に変わり、フォトセンサ５０２、５２２からの電荷を浮遊拡散領域５１０、５４０に夫々転送する。

図９における第２の破線を参照し、ピクセルセルは、ここで、Ｒｏｗ〈００１〉において各奇数列のピクセルから読み出される。適切な行選択トランジスタ信号（ＲＳ）がハイである間、サンプルホールド信号（ＳＨＳ）は、パルス化されて、ピクセル信号Ｖ_ｓｉｇを、浮遊拡散領域５１０からソースフォロワ５１４及び行選択トランジスタ５１６を介して列ライン７１１上に読み出す。上述したように、“ｉｎ＿ｓｅｌ”信号を活性化するか或いはしないことにより、適切なサンプルホールド回路のキャパシタ７１５、７１６（図８）によってピクセル信号の格納を制御する。Ｒｏｗ〈００２〉に対し、同一の読み出しステップを次に行い、サンプルホールド信号（ＳＨＳ）及び行選択信号（ＲＳ）を活性化し、行における一つ置きのピクセルからピクセル信号Ｖ_ｓｉｇを読み出す。しかしながら、Ｒｏｗ〈００２〉に対し、“ｉｎ＿ｓｅｌ”信号が、そのまま反対の位置にあり、Ｒｏｗ〈００１〉において浮遊拡散領域５１０から列ライン７１１上に信号を読み出す。この時点で、奇数列におけるＲｏｗ〈００１〉及びＲｏｗ〈００２〉におけるフォトセンサ５０２及び５２２によって発生するピクセル信号が読み出されている。

今記述されたステップを繰り返すことにより、Ｒｏｗ〈００１〉及び〈００２〉において偶数列のピクセルから一対の信号Ｖ_ｒｓｔ及びＶ_ｓｉｇを読み出すことが理解されるべきである。具体的には、信号Ｖ_ｒｓｔ及びＶ_ｓｉｇは、次に列ライン７１１上に読み出されて、フォトセンサ５０４、５４２及び各浮遊拡散領域５２０、５３０のサンプルホールドキャパシタ７１５、７１６に別々に蓄積される。フォトセンサ５０４、５４２の読み出し動作は、移送ゲート５０８、５３６が、Ｒｏｗ〈００１〉及びＲｏｗ〈００２〉の偶数列の転送ゲート信号によって作動されることは除いて、フォトセンサ５０２、５２２に対する今記述されたステップと等しい。

最後に、図９上の第４の破線の後に示すように、Ｒｏｗ〈００１〉及び〈００２〉の読み出しプロセスが完了したと仮定すれば、新たな積分期間が、Ｒｏｗ〈００５〉及び〈００６〉に対して開始される。具体的には、これらの行におけるフォトセンサ及び浮遊拡散領域は、両方とも、リセット信号（Ｒｅｓｅｔ）を抑制してリセットトランジスタのゲートを起動することによって、及び、適切な転送ゲート信号（奇数列のピクセルのＲｏｗ_ｏｄｄＴＸ及び偶数列のピクセルのＲｏｗ_ｅｖｅｎＴＸ）をパルス化することによって転送トランジスタの関連する転送ゲートを“オン”にすることによって、リセットされる。これらの行の積分期間の後に、Ｒｏｗ〈００５〉及び〈００６〉における光トランジスタによって発生される信号を、上述のように読み出してもよい。

今述べた動作方法は、アレイの行及び列の各々に対して繰り返すことが可能であって、また、当該方法は個別のピクセルに対してのみ記述されているが、これは単純化のためであり、これらのステップは、行における一つ置きのピクセルに対して同時に発生し、次に、行の対毎のローリング方法によってアレイにおけるピクセルの残りに対して繰り返すことができる、ということは理解されるべきである。加えて、この方法は、単に模範であり、本発明は、記述された方法による動作に決して限定されない。

図１０は、上述された実施形態の一つに従って構成されているピクセルアレイ２００を有する模範的ＣＭＯＳイメージャ３００のブロック図を例示する。ピクセルアレイ２００は、所定数の列及び行（図示せず）に配置された複数のピクセルからなる。信号処理回路は、ここに記述するように、アレイ２００へ取り付けられ、その信号処理回路の少なくとも一部は、基板に形成されてもよい。アレイ２００における各行のピクセルは、全て行選択ラインによって同時にオンにされ、各列のピクセルは、各列選択ラインによって選択的に出力される。複数の行及び列のラインが、アレイ２００の全体に対して提供される。行ラインは、行アドレスデコーダ２２０に応答して行ドライバ２１０によって選択的に起動される。列選択ラインは、列アドレスデコーダ２７０に応答して列ドライバ２６０によって選択的に起動される。このように、行及び列アドレスは、各ピクセルに対して提供される。

ＣＭＯＳイメージャ３００は、タイミング及び制御回路２５０によって作動されるが、タイミング及び制御回路２５０は、ピクセル読み出しのための適切な行及び列ラインを選択するためのアドレスデコーダ２２０、２７０を制御する。また、制御回路２５０は、行及び列駆動回路２１０、２６０が選択された行及び列のラインの駆動トランジスタに駆動電圧を印加するように行及び列駆動回路２１０、２６０を制御する。典型的にはピクセルリセット信号（Ｖ_ｒｓｔ）及びピクセル画像信号（Ｖ_ｓｉｇ）を含むピクセル列信号は、列デバイス２６０と関連するサンプルホールド回路２６５によって読み出される。差分（差動）信号（Ｖ_ｒｓｔ−Ｖ_ｓｉｇ）は、アナログ／デジタル変換器２７５（ＡＤＣ）によってデジタル化される各ピクセルに対して差動増幅器２６７によって生成される。アナログ／デジタル変換器２７５は、デジタル画像を形成する画像処理プロセッサ２８０に、デジタル化されたピクセル信号を供給する。

図１１は、プロセッサシステム３０８を示し、そのプロセッサシステム３０８は、本発明の実施形態に従って構成されたイメージャ３００を含む。プロセッサシステム３０８は、デジタルカメラ又はその他のイメージングシステムの一部であってもよい。イメージャ３００は、システム３０８から制御又はその他のデータを受け取ってもよい。システム３０８は、画像処理又は他の画像処理動作のための中央演算処理装置（ＣＰＵ）を有するプロセッサ３０２を含む。プロセッサ３０２は、バス３０４を介して様々なデバイスと通信を行う。バス３０４に接続されたデバイスのいくつかは、システム３０８への、及びシステム３０８からの通信を提供し；入力／出力（Ｉ／Ｏ）デバイス３０６及びイメージャ３００は、そのような通信デバイスである。バス３０４に接続された他のデバイスは、メモリ、例えば、ランダムアクセスメモリ（ＲＡＭ）３１０又は取り外し可能メモリ３１５を提供する。

上述したプロセス及びデバイスは、使用され且つ生成されることが可能な多くのものの内の好適な方法及び典型的なデバイスを例示する。上記の説明及び図面は、実施形態を例示し、それは、本発明の目的、特徴、及び利益を達成する。しかしながら、本発明は、上述及び例示された実施形態に厳密に制限されることは意図していない。例えば、本発明は、コンポーネント部品の２方向又は４方向の共有を有するピクセルアレイを参照するだけで記述されるが、その他の多方向共有ピクセルアレイも、本発明の範囲内であることが意図される。加えて、本発明の、現在は予測不可能ではあっても、以下の請求項の本質及び範囲内に入るあらゆる変形例についても、本発明の一部として見なされるべきである。

従来のＣＭＯＳピクセルセルの上面図である。 線１−１’に沿った、図１のピクセルセルの断面図である。 図１及び図２の従来のピクセルセルの回路図である。 本発明の第１の実施形態に従って構成されたピクセルセルアレイの一部の上面図である。 本発明の第１の実施形態に従って構成されたピクセルセルアレイの一部の回路図である。 本発明の第１の実施形態に従って構成されたピクセルセルアレイを作動するための模範的方法を表すタイミング図である。 本発明の第２の実施形態に従って構成されたピクセルセルアレイの一部の上面図である。 第１の模範的作動方法に従って動作させられる、本発明の第２の実施形態に従って構成されたピクセルセルアレイの一部の回路図である。 本発明の第２の実施形態に従って構成されたピクセルセルアレイを作動するための第２の模範的方法を表すタイミング図である。 本発明に従って構成されたピクセルセルのアレイを有するＣＭＯＳイメージャチップのブロック図である。 本発明に従って構成されたＣＭＯＳイメージャを採用している処理システムの概略図である。

好ましくは、転送ゲート４０２、４０４は、フォトセンサ４０１、４０３から角を成す。例えば、転送ゲート４０２、４０４の長手方向は、関連するフォトセンサ４０１、４０３の長さＬ及び幅Ｗに対して斜めになっているように示される。転送ゲート４０２のこの好適な角を成す配置が、転送ゲートの長さＬ及び幅Ｗの効果的なレイアウトを可能にし、ピクセル４１２（４１３）の漏出及び遅延性能を向上する。加えて、この角を成すレイアウトは、各ピクセル４１２（４１３）のフォトセンサ４０１の面積を最大化することによって、ピクセルセル４１２（４１３）のフィルファクタを最大化する際にも有益である。

積分期間の終了時に、Ｒｏｗ０００におけるピクセルに対して読み出し動作を開始する。この読み出しプロセスを、模範的ピクセル４１２について記述するが、この読み出しプロセスは、この行における各ピクセルに対して同時に起こっていることは理解されるべきである。この読み出しは、リセット信号（ＲＥＳＥＴ）をハイにパルス化してリセットトランジスタ４０７を活性化するタイミング及び制御回路２５０（図１０）によって開始される。タイミング及び制御回路２５０は、行選択トランジスタのゲート４１１を起動する行選択信号（ＲＳ）ハイも送信する。サンプルホールドリセット信号（ＳＨＲ）の脈動は、ソースフォロワトランジスタ４０９及び起動された行選択トランジスタ４１１を介して列ライン上のサンプルホールド回路２６５（図１０）でリセット電圧Ｖ_ｒｓｔのサンプリング及びホールディングを開始する。結果的に、リセット電圧Ｖ_ｒｓｔが、列ライン上にピクセル出力として現れる。次に、タイミング及び制御回路２５０は、転送信号（ＴＸ_０）を脈動して転送トランジスタ４０２’を起動する。ＴＸ_０がハイの間、適用された光に応じてフォトセンサ４０１に蓄積するどの電荷も、積分期間中に、転送トランジスタ４０２’を通って浮遊拡散領域４１０上へ転送される。従って、浮遊拡散領域４１０内（及び関連するキャパシタ４０８上）に蓄積された電荷量は、ピクセルセル４１２上に入射する外部光の量を表す。タイミング及び制御回路２５０は、サンプルホールド光信号（ＳＨＳ）をハイにパルス化して、サンプルホールド回路２６５に、ピクセルセル４１２に対する結果として生じる光信号出力電圧Ｖ_ｓｉｇを読み出させる。ピクセルセル４１２の差分（差動）信号（Ｖ_ｒｓｔ−Ｖ_ｓｉｇ）が、差動増幅器２６７（図１０）によって発生され、以下に説明するようなその他の回路によって処理される。

Claims (48)

1. 複数の行及び複数の列に配列された複数のピクセルを含むピクセルアレイであって：
   光電荷を発生するための、第１のフォトセンサを有する第１のピクセル、第２のフォトセンサを有する第２のピクセル、第３のフォトセンサを有する第３のピクセル、及び第４のフォトセンサを有する第４のピクセル；
   前記第１、第２、第３、及び第４のピクセルによって共有される、発生した前記光電荷を蓄積するための共通蓄積ノード；
   キャパシタのキャパシタンスを増大するために、前記共通蓄積ノードに結合された当該キャパシタ；及び
   前記共通蓄積ノードに接続された共有される読み出し回路
   を備える、ピクセルアレイ。
2. 前記共通蓄積ノードで蓄積された電荷をリセットするためのリセットトランジスタを更に備える、請求項１に記載のピクセルアレイ。
3. 前記読み出し回路は、前記共通蓄積ノードに接続されたゲートを有する共通ソースフォロワトランジスタ、及び前記ソースフォロワトランジスタの出力をゲートで制御するための共通行選択トランジスタ、の内の少なくとも一つを含む、請求項１に記載のピクセルアレイ。
4. 前記読み出し回路は、前記第１、第２、第３、及び第４のフォトセンサによって発生される夫々の電荷の量を表す第１、第２、第３、及び第４の出力信号を生成するように構成される、請求項３に記載のピクセルアレイ。
5. 前記第１、第２、第３、及び第４のピクセルの内の２個は、アレイの行における２個の隣接するピクセルである、請求項１に記載のピクセルアレイ。
6. 前記第１、第２、第３、及び第４のピクセルの内の２個は、アレイの列における隣接するピクセルである、請求項５に記載のピクセルアレイ。
7. 前記共有される読み出し回路は、第１のフォトセンサ対と第２のフォトセンサ対との間に配置される活性領域内に配置される、請求項１に記載のピクセルアレイ。
8. 前記第１のフォトセンサ対は、前記第１及び第２のフォトセンサを備え、第２のフォトセンサ対は、前記第３及び第４のフォトセンサを備える、請求項７に記載のピクセルアレイ。
9. 前記キャパシタは、前記フォトセンサ対の内の一方の端折られたエッジに配置される、請求項７に記載のピクセルアレイ。
10. 前記第１、第２、第３、及び第４のフォトセンサの夫々から前記共通蓄積ノードへと電荷を転送するための各第１、第２、第３、及び第４の転送トランジスタを更に備える、請求項１に記載のピクセルアレイ。
11. 前記第１、第２、第３、及び第４の転送トランジスタの各々は、関連するフォトセンサに対して少なくとも部分的にある角度を成す転送ゲートを備える、請求項１０に記載のピクセルアレイ。
12. 複数の行及び複数の列に配列された複数のピクセルを含むピクセルアレイであって：
    光電荷を発生するための第１のフォトセンサを有する第１のピクセル、及び光電荷を発生するための第２のフォトセンサを有する第２のピクセル；
    前記第１の及び第２のピクセルから発生した光電荷を蓄積するための第１の浮遊拡散領域；
    光電荷を発生するための第３のフォトセンサを有する第３のピクセル、及び光電荷を発生するための第４のフォトセンサを有する第４のピクセル；
    前記第３の及び第４のフォトセンサによって発生した光電荷を蓄積し、前記第１の浮遊拡散領域に相互接続される、第２の浮遊拡散領域；及び
    前記第１、第２、第３、又は第４のフォトセンサのうちの少なくとも一つに隣接して配置され、前記第１及び第２の浮遊拡散領域に電気的に接続される、キャパシタ
    を備える、ピクセルアレイ。
13. 前記第１及び第２の浮遊拡散領域で電荷をリセットするための共通リセットトランジスタを更に備える、請求項１２に記載のピクセルアレイ。
14. 前記キャパシタは、前記フォトセンサの内の一つの端折られたエッジに隣接して配置される、請求項１２に記載のピクセルアレイ。
15. 前記キャパシタは、金属の相互接続層によって前記第１及び第２の浮遊拡散領域に接続される、請求項１２に記載のピクセルアレイ。
16. 前記第１、第２、第３、及び第４のピクセルから少なくとも１個の信号を読み出すための共通出力回路を更に備える、請求項１２に記載のピクセルアレイ。
17. 前記出力回路は、前記第１及び第２の浮遊拡散領域にそれぞれ転送される電荷の量を表す少なくとも２個の読み出し信号を発生するように構成される、請求項１６に記載のピクセルアレイ。
18. 前記出力回路は、前記第１、第２、第３、及び第４のフォトセンサの各々によって発生する電荷の量を表す４個の読み出し信号を発生するように構成される、請求項１７に記載のピクセルアレイ。
19. 前記出力回路は、第１のフォトセンサ対と第２のフォトセンサ対との間に配置されるリニアトランク上に少なくとも部分的に配置される、請求項１６に記載のピクセルアレイ。
20. 複数の行及び複数の列に配列された複数のピクセルを備え、
    印加された光に応じて光電荷を発生するための、第１、第２、第３、及び第４のフォトセンサ；
    前記第１、第２、第３、及び第４のフォトセンサによって共有される共通蓄積ノード；
    前記共通蓄積ノードで電荷をリセットするための共通リセットトランジスタ；及び
    前記共通蓄積ノードで蓄積された電荷量を表す少なくとも１個の信号を生成するための少なくとも１個の共通トランジスタを備える読み出し回路であって、前記読み出し回路の少なくとも一部が、前記第１、第２、第３、及び第４のフォトセンサの間の活性領域に配置される、読み出し回路を含んだアレイ
    を含むことを特徴とする、イメージャ。
21. 前記第１、第２、第３、又は第４のフォトセンサの各々は、フォトダイオードを含む、請求項２０に記載のイメージャ。
22. 前記読み出し回路は、前記第１、第２、第３、及び第４のフォトセンサの各々によって夫々発生する電荷の量を表す４個の読み出し信号を発生するように構成される、請求項２０に記載のイメージャ。
23. 前記読み出し回路は、サンプルホールド回路に結合され、当該サンプルホールド回路は：
    列ライン上に出力される信号を蓄積するための第１の組のサンプルホールドキャパシタ；及び
    前記列ライン上に出力される信号を蓄積するための第２の組のサンプルホールドキャパシタ
    を備える、請求項２０に記載のイメージャ。
24. サンプルホールド回路は、入力信号の、前記第１又は第２の組のキャパシタのどちらかへの蓄積を制御するためのスイッチを更に備える、請求項２３に記載のイメージャ。
25. 複数の列及び複数の行に配列された複数のピクセルを備えるイメージャアレイにおける第１の複数のピクセルの各々から、信号を読み出すための第１の読み出しトランジスタを含む第１の読み出し回路；
    前記イメージャアレイにおける第２の複数のピクセルの各々から信号を読み出すための第２の読み出しトランジスタを含む第２の読み出し回路；
    前記第１及び第２の複数のピクセルの各々において少なくとも１個の転送ゲートに第１の転送ゲート信号を印加するための第１の転送ゲート信号ライン；及び
    前記第１及び第２の複数のピクセルの各々において少なくとも１個の転送ゲートに第２の転送ゲート信号を印加するための第２の転送ゲート信号ライン
    を備え、ここで前記第１の転送ゲート信号は、奇数番号列において転送ゲートの各々に印加され、また、前記第２の転送ゲート信号は、偶数番号列において転送ゲートの各々に印加される
    ことを特徴とする、イメージャ回路。
26. 前記第１の複数のピクセルは、第１の行における少なくとも１個のピクセル、及び、第２の、隣接する行における少なくとも１個のピクセルを含む、請求項２５に記載の回路。
27. 前記第１及び第２の複数のピクセルは、少なくとも２個の行隣接するピクセルを備える、請求項２５に記載の回路。
28. 前記第１及び第２の読み出しトランジスタの各々からピクセル信号を読み出すための列出力ラインを更に備える、請求項２５に記載の回路。
29. 前記列出力ラインからの前記ピクセル信号を受け入れるための少なくとも２個のキャパシタを更に備え、そのうちの第１のキャパシタは、前記第１の複数のピクセルからの信号を受け入れ、第２のキャパシタは、前記第２の複数のピクセルからの信号を受け入れる、請求項２８に記載の回路。
30. 前記少なくとも２個のキャパシタにおいてピクセル信号の蓄積を制御するためのスイッチを更に備える、請求項２９に記載の回路。
31. ピクセルアレイの動作方法であって：
    ソースフォロワトランジスタを利用して、積分期間中に、第１、第２、第３、及び第４のフォトセンサによって発生する電荷の量を表すための第１、第２、第３、及び第４のピ
    クセル信号を発生して出力するステップ；
    行選択トランジスタを利用して、前記ソースフォロワトランジスタの出力をゲートで制御するステップ；及び
    スイッチを作動して、前記第１、第２、第３、及び第４のピクセル信号の、第１の組のサンプルホールドキャパシタ又は第２の組のサンプルホールドキャパシタのいずれかへの蓄積を制御するステップ
    を備える、ピクセルアレイの動作方法。
32. 前記第１、第２、第３、及び第４のフォトセンサから発生した電荷を、第１又は第２の蓄積領域の一方へと転送するステップを更に備える、請求項３１に記載の方法。
33. 前記第１及び第２の蓄積領域が、おのおのがキャパシタに電気的に接続される浮遊拡散領域を備える、請求項３２に記載の方法。
34. 前記第１及び第２の蓄積領域で蓄積された電荷をリセットしてリセット状態を創出するステップを更に備える、請求項３２に記載の方法。
35. 前記リセット状態を表す前記アレイから信号を読み出すステップを更に備える、請求項３４に記載の方法。
36. 蓄積を制御する前記ステップは、第１及び第２の組のサンプルホールドキャパシタのうちの一方へ出力信号を導くステップをさらに備える、請求項３１に記載の方法。
37. 複数の行及び複数の列に配列された複数のピクセルを備えるピクセルアレイを動作する方法であって：
    第１の行における第１のフォトセンサ及び第２の行における第２のフォトセンサに印加された光に応じて電荷を発生させるステップ；
    第１の共通転送信号を印加し、前記第１の行における第１の転送トランジスタゲート及び前記第２の行における第２の転送トランジスタゲートを起動し、前記第１の転送トランジスタゲートが、前記第１のフォトセンサによって発生した電荷を第１の蓄積ノードへ転送し、且つ前記第２の転送トランジスタゲートが、前記第２のフォトセンサによって発生した電荷を第２の蓄積ノードへ転送するステップ；
    前記第１及び第２の蓄積ノードへ夫々転送される電荷の量を表す第１及び第２の信号を発生するステップ；及び
    夫々の行選択信号の制御下において列ライン上へ前記第１及び第２の信号を出力するステップ
    を備える、ピクセルアレイの動作方法。
38. 前記第１の信号を第１の組のサンプルホールドキャパシタの内の一個のキャパシタへ、及び、前記第２の信号を第２の組のサンプルホールドキャパシタの内の一個のキャパシタへ選択的に切替えるステップを更に備える、請求項３７に記載の方法。
39. 前記第１及び第２のフォトセンサでの電荷をリセットして積分期間を開始する動作を更に備える、請求項３７に記載の方法。
40. 前記第１及び第２のフォトセンサをリセットする前記ステップは、夫々の第１及び第２のリセットゲートの起動及び前記共通転送信号の印加を備える、請求項３９に記載の方法。
41. 前記第１及び第２の信号を出力する前記ステップは、行の対のそれぞれに対して同時に
    行われる、請求項３７に記載の方法。
42. 各フォトセンサへ印加される光は、ローリングシャッタによって制御される、請求項３７に記載の方法。
43. 前記ローリングシャッタは、所定数の行を読み出す時間に等しいように前記フォトセンサの各々の積分期間を制御する、請求項４２に記載の方法。
44. 前記所定数の行は、４行である、請求項４３に記載の方法。
45. 前記第１及び第２のフォトセンサは、列隣接するフォトセンサである、請求項３７に記載の方法。
46. 前記第１の行における第３のフォトセンサ及び前記第２の行における第４のフォトセンサに印加された光に応じて電荷を発生させるステップ；
    第２の共通転送信号を印加して第３及び第４の転送トランジスタゲートを起動し、前記第３の転送トランジスタゲートが、前記第３のフォトセンサによって発生した電荷を前記第１の蓄積ノードへと転送し、且つ、前記第４の転送トランジスタゲートが、前記第４のフォトセンサによって発生した電荷を前記第２の蓄積ノードへと転送するステップ；
    前記第１及び第２の蓄積ノードへ夫々転送される電荷の量を表す第３及び第４の信号を発生するステップ；及び
    夫々の行選択信号の制御下において前記列ライン上へ前記第３及び第４の信号を出力するステップ
    を更に備える、請求項４５に記載の方法。
47. 前記第３及び第４のフォトセンサは、列隣接するフォトセンサである、請求項４６に記載の方法。
48. 前記第１及び第３のフォトセンサは、行隣接するフォトセンサであり、また、前記第２及び第４のフォトセンサは、行隣接するフォトセンサである、請求項４７に記載の方法。